CN105932064A - 沟槽栅功率mosfet及制造方法 - Google Patents
沟槽栅功率mosfet及制造方法 Download PDFInfo
- Publication number
- CN105932064A CN105932064A CN201610485408.1A CN201610485408A CN105932064A CN 105932064 A CN105932064 A CN 105932064A CN 201610485408 A CN201610485408 A CN 201610485408A CN 105932064 A CN105932064 A CN 105932064A
- Authority
- CN
- China
- Prior art keywords
- groove
- region
- power mosfet
- dielectric layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 37
- 230000001965 increasing effect Effects 0.000 claims abstract description 11
- 230000005684 electric field Effects 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 155
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 50
- 229920005591 polysilicon Polymers 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 42
- 239000004065 semiconductor Substances 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 26
- 238000001259 photo etching Methods 0.000 claims description 25
- 238000005516 engineering process Methods 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 230000000737 periodic effect Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 238000001459 lithography Methods 0.000 abstract 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种沟槽栅功率MOSFET，位于内部区域的沟槽中的第一栅介质层和位于边缘区域的沟槽中的第二栅介质层的厚度独立设置，且第二栅介质层的厚度大于第一栅介质层的厚度，通过第一栅介质层的厚度调节器件的阈值电压；通过增加第二栅介质层的厚度来降低边缘区域中的电场强度并提高边缘区域的耐压能力且要求使器件的击穿发生于内部区域中，改善器件的抗冲击能力。本发明还公开了一种沟槽栅功率MOSFET的制造方法。本发明能提高器件的击穿电压并改善器件的抗UIS冲击能力；本发明的第一和二栅介质层的厚度分开独立调节采用源注入光刻实现，不用额外的光刻工艺，所以不会增加工艺成本。
Description
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率MOSFET。本发明还涉及一种沟槽栅功率MOSFET的制造方法。
背景技术
如图1A所示，是现有沟槽栅功率MOSFET的边缘区域的结构示意图；如图1B所示，是现有沟槽栅功率MOSFET的内部区域的结构示意图；器件结构包括：
半导体衬底如硅衬底101，形成于半导体衬底101表面的外延层102，漂移区由该外延层102组成。
沟槽栅的沟槽形成于外延层102中，其中内部区域中的沟槽都用标记201标示，边缘区域中有一个较宽的沟槽202，也即沟槽202的宽度会大于沟槽201的宽度。在沟槽201和202的内侧表面形成有栅介质层如栅氧化层103以及在内部填充有多晶硅并形成多晶硅栅104。
各沟槽201和202都互相连通，各沟槽201和202中的多晶硅栅104也互相连接在一起。
体区105形成于外延层即漂移区102的表面，体区105一般由阱区组成，被多晶硅栅104侧面覆盖的体区105表面用于形成沟道。
源区106形成于内部区域的体区105表面，在边缘区域中的体区105的表面没有形成源区106。
层间膜107覆盖在外延层102的表面。接触孔108穿过层间膜107和底部掺杂区连接。在层间膜107的顶部形成有正面金属层110，正面金属层110图形化后形成栅极和源极。可以看出，栅极通过接触孔108和底部的形成于沟槽202中的多晶硅栅104连接，其它各多晶硅栅4都通过沟槽202中的多晶硅栅4连接到栅极。
源极通过接触孔108和底部的源区106连接。而且为了实现源极和体区105的连接，源区106对应的接触孔108的底部需要穿过所述源区106和体区105实现连接，且在该接触孔108的底部形成有体区接触区109，体区接触区109用于和接触孔108形成良好的欧姆接触。
沟槽202的宽度之所以设置为大于沟槽201的宽度，是因为在沟槽202的顶部需要形成接触孔108，宽的沟槽202更容易实现和接触孔108之间的套准。现有工艺中，沟槽201和202都是采用相同的工艺形成，由于沟槽202的宽度大于沟槽201的宽度，相应相同的刻蚀工艺之后，沟槽202的深度也会大于沟槽201的深度。在器件反向耐压时，沟槽202的底部电场会大于器件内部电场，故击穿多发生于此即边缘区域的沟槽202的底部。如图1A中的标记203所示，为边缘击穿后的电流通路分布；如图1B中的标记204所示，为内部击穿后的电流通路分布，可以看出，边缘击穿后的电流通路的均匀性弱于器件内部击穿。而现有结构中由于沟槽202的深度较深而使得器件都为边缘击穿，边缘击穿后的电流通路分布的较差的均匀性容易导致寄生NPN管的开启，从而降低器件的抗非箝位感应开关(Unclamped Inductive Switching，UIS)冲击能力，抗UIS冲击能力为器件在雪崩击穿下负载能量的能力。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率MOSFET，能提高器件的击穿电压并改善器件的抗UIS冲击能力。为此，本发明还提供一种沟槽栅功率MOSFET的制造方法。
为解决上述技术问题，本发明提供一种的沟槽栅功率MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅功率MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区和第二导电类型的体区，所述体区位于所述漂移区的表面；所述漂移区形成于半导体衬底表面。
所述内部区域和所述边缘区域中都形成有第一沟槽，在所述边缘区域中还形成有宽度大于所述第一沟槽的第二沟槽；各所述第一沟槽和所述第二沟槽采用相同工艺同时形成且互相连通。
在所述内部区域的各所述第一沟槽的内侧表面形成有第一栅介质层，在所述边缘区域的各所述第一沟槽的内侧表面和所述第二沟槽的内侧表面形成有第二栅介质层。
在各所述第一沟槽和所述第二沟槽中都填充有多晶硅栅且各所述多晶硅栅相互连接，各所述多晶硅栅通过在所述第二沟槽的所述多晶硅栅的顶部形成的接触孔连接到栅极。
在所述内部区域中，在所述体区表面形成有由第一导电类型重掺杂区组成的源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道。
在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道。
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过所述第一栅介质层的厚度调节器件的阈值电压；通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且要求使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
进一步的改进是，还包括：
源极，所述栅极和所述源极都是由正面金属层图形化形成；所述源区和所述体区通过顶部的所述接触孔连接到所述源极。
在所述漂移区背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一栅介质层为氧化层，所述第二栅介质层为氧化层。
进一步的改进是，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的制造方法中沟槽栅功率MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅功率MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；沟槽栅功率MOSFET的形成步骤包括：
步骤一、提供一半导体衬底，所述半导体衬底表面具有第一导电类型掺杂区并由该掺杂区组成漂移区；在半导体衬底表面形成硬质掩模层；采用光刻工艺定义出沟槽形成区域，依次对所述沟槽形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽。
所述沟槽包括第一沟槽和第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述内部区域和所述边缘区域中都形成有所述第一沟槽，在所述边缘区域中还形成有所述第二沟槽；各所述第一沟槽和所述第二沟槽互相连通。
步骤二、进行第一次氧化工艺在所述第一沟槽和所述第二沟槽的内侧表面形成第一氧化层。
步骤三、采用光刻工艺形成第一光刻胶图形将所述边缘区域覆盖以及将所述内部区域打开。
步骤四、以所述第一光刻胶图形为掩模依次去除所述内部区域的所述第一氧化层和所述硬质掩模层；之后去除所述第一光刻胶图形。
步骤五、进行第二次氧化工艺，所述第二次氧化工艺在所述内部区域的各所述第一沟槽的内侧表面形成第二氧化层并由该第二氧化层组成第一栅介质层，所述第二次氧化工艺使所述边缘区域的各所述第一沟槽的内侧表面和所述第二沟槽的内侧表面在第一氧化层的基础上加厚并由加厚的所述第一氧化层组成第二栅介质层。
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过所述第一栅介质层的厚度调节器件的阈值电压；通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且要求使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
步骤六、采用多晶硅淀积和回刻工艺在各所述第一沟槽和所述第二沟槽中完全填充多晶硅栅。
步骤七、以所述硬质掩模层为掩模进行第一导电类型重掺杂的源注入，所述源注入在所述内部区域的所述漂移区表面形成源区，所述源注入未穿过所述硬质掩模层而使所述边缘区域的所述漂移区表面未形成源区。
步骤八、去除所述硬质掩模层，进行第二导电类型的体结注入在所述漂移区表面形成体区，所述体区的结深大于所述源区的结深。
在所述内部区域中，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道；在所述边缘区域中，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道。
步骤九、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述体区表面覆盖。
步骤十、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区以及所述第二沟槽内的所述多晶硅栅暴露出来。
之后，在所述接触孔的开口中填充金属。
进一步的改进是，步骤十一、形成正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述第二沟槽内的所述多晶硅栅接触，各所述第一沟槽和所述第二沟槽中的所述多晶硅栅相互连接并通过在所述第二沟槽的所述多晶硅栅的顶部形成的所述接触孔连接到所述栅极。
进一步的改进是，步骤十一之后，还包括如下背面工艺步骤：
步骤十二、对所述半导体衬底进行减薄。
步骤十三、进行第一导电类型重掺杂离子注入在所述漂移区的背面形成由第一导电类型重掺杂区组成的漏区。
步骤十四、形成背面金属层，所述背面金属层和所述漏区接触引出漏极。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一栅介质层为氧化硅层，所述第二栅介质层为氧化硅层。
进一步的改进是，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明通过在内部区域和边缘区域的沟槽内侧表面设置不同厚度的栅介质层，且将边缘区域的第二栅介质层的厚度设置为大于内部区域的第一栅介质层的厚度，通过第一栅介质层的厚度调节器件的阈值电压；通过增加第二栅介质层的厚度来降低边缘区域中的电场强度并提高边缘区域的耐压能力且要求使器件的击穿发生于内部区域中，也即本发明通过对第二栅介质层的厚度的设置能够提高边缘区域的耐压能力并使器件的击穿发生内部区域，这样不仅能够提高器件的击穿电压；而且，击穿发生于器件的内部区域后，击穿后的电流通路会更加均匀，这能够改善器件的抗UIS冲击能力。
另外，由于第一栅介质层和第二栅介质层的厚度互相独立，对第二栅介质层的厚度的增加并不会影响到第一栅介质层的厚度，使得器件阈值电压仅会受到第一栅介质层的厚度的影响、而不会受到第二栅介质层的厚度的影响，所以本发明能够实现对阈值电压的独立调节，使器件的阈值电压不因第二栅介质层的厚度而受到影响。
本发明方法中第一栅介质层和第二栅介质层的厚度分开独立调节采用源注入光刻实现，不用额外的光刻工艺，所以不会增加工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有沟槽栅功率MOSFET的边缘区域的结构示意图；
图1B是现有沟槽栅功率MOSFET的内部区域的结构示意图；
图2是本发明实施例沟槽栅功率MOSFET的结构示意图；
图3A-图3O是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图。
具体实施方式
如图2所示，是本发明实施例沟槽栅功率MOSFET的结构示意图；本发明实施例沟槽栅功率MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅功率MOSFET的导通区，由多个原胞即单元结构(cell)周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区2和第二导电类型的体区5，所述体区5位于所述漂移区2的表面；所述漂移区2形成于半导体衬底1表面。较佳为，所述半导体衬底1为硅衬底。
所述内部区域和所述边缘区域中都形成有第一沟槽301，在所述边缘区域中还形成有宽度大于所述第一沟槽301的第二沟槽302；各所述第一沟槽301和所述第二沟槽302采用相同工艺同时形成且互相连通。
在所述内部区域的各所述第一沟槽301的内侧表面形成有第一栅介质层3a，在所述边缘区域的各所述第一沟槽301的内侧表面和所述第二沟槽302的内侧表面形成有第二栅介质层3b。较佳为，所述第一栅介质层3a为氧化层如氧化硅层，所述第二栅介质层3b为氧化层如氧化硅层。
在各所述第一沟槽301和所述第二沟槽302中都填充有多晶硅栅4且各所述多晶硅栅4相互连接，各所述多晶硅栅4通过在所述第二沟槽302的所述多晶硅栅4的顶部形成的接触孔8连接到由正面金属层10形成的栅极。
在所述内部区域中，在所述体区5表面形成有由第一导电类型重掺杂区组成的源区6，被所述多晶硅栅4侧面覆盖的所述体区5表面用于形成连接所述源区6和底部漂移区2的沟道。
在所述边缘区域中，所述源区6不形成于所述体区5表面，被所述多晶硅栅4侧面覆盖的所述体区5表面也不形成沟道。
所述第二栅介质层3b的厚度大于所述第一栅介质层3a的厚度，通过所述第一栅介质层3a的厚度调节器件的阈值电压；通过增加所述第二栅介质层3b的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且要求使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力即抗UIS冲击能力。
还包括：
源极，所述栅极和所述源极都是由正面金属层10图形化形成；所述源区6和所述体区5通过顶部的所述接触孔8连接到所述源极。在所述源区6所对应的接触孔8的底部形成有体区接触区9，体区接触区9和所述体区5相接触并用于和接触孔8形成良好的欧姆接触。所述接触孔8穿过层间膜7。
在所述漂移区2背面形成有第一导电类型重掺杂的漏区，本发明实施例中，所述漏区由对所述半导体衬底1进行掺杂形成或直接由已掺杂好的所述所述半导体衬底1组成；在所述漏区的背面形成有背面金属层，该背面金属层和所述漏区接触并作为漏极。
本发明实施例中，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中，也能为：所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例中第一栅介质层3a和第二栅介质层3b独立设置，且通过增厚所述第二栅介质层3b提高边缘区域的耐压能力并使器件的击穿发生内部区域，这样不仅能够提高器件的击穿电压；而且，击穿发生于器件的内部区域后，击穿后的电流通路会更加均匀，这能够改善器件的抗UIS冲击能力。
同时，本发明实施例器件的阈值电压仅会受到第一栅介质层3a的厚度的影响、而不会受到第二栅介质层3b的厚度的影响，所以本发明实施例能够实现对阈值电压的独立调节，使器件的阈值电压不因第二栅介质层3b的厚度而受到影响。
如图3A至图3O所示，是本发明实施例沟槽栅功率MOSFET的制造方法各步骤的器件结构意图；本发明实施例沟槽栅功率MOSFET的制造方法中沟槽栅功率MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅功率MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；沟槽栅功率MOSFET的形成步骤包括：
步骤一、如图3A所示，提供一半导体衬底1，所述半导体衬底1表面具有第一导电类型掺杂区并由该掺杂区组成漂移区2。较佳为，所述半导体衬底1为硅衬底。
如图3B所示，在半导体衬底1表面形成硬质掩模层303。
如图3B所示，采用光刻工艺形成光刻胶图形304定义出沟槽形成区域。如图3C所示，以所述光刻胶图形304为掩模对所述沟槽形成区域的所述硬质掩模层303进行刻蚀形成所述硬质掩模层303的图形结构。
如图3D所示，以所述硬质掩模层303为掩模对所述半导体衬底1进行刻蚀形成沟槽。
所述沟槽包括第一沟槽301和第二沟槽302，所述第二沟槽302的宽度大于所述第一沟槽301的宽度，所述内部区域和所述边缘区域中都形成有所述第一沟槽301，在所述边缘区域中还形成有所述第二沟槽302；各所述第一沟槽301和所述第二沟槽302互相连通。
步骤二、如图3E所示，进行第一次氧化工艺在所述第一沟槽301和所述第二沟槽302的内侧表面形成第一氧化层305。
步骤三、如图3F所示，采用光刻工艺形成第一光刻胶图形306将所述边缘区域覆盖以及将所述内部区域打开。形成第一光刻胶图形306的光刻工艺采用源注入光刻实现，此次光刻之后，之后所述第一栅介质层3a和所述第二栅介质层3b的厚度分开独立调节直至步骤七的源注入都采用本次光刻进行定义，故本发明实施例方法不需要为实现所述第一栅介质层3a和所述第二栅介质层3b的厚度独立调节而增加额外的光刻工艺，所以不会增加工艺成本。
步骤四、如图3G所示，以所述第一光刻胶图形306为掩模去除所述内部区域的所述第一氧化层305；如图3H所示，以所述第一光刻胶图形306为掩模去除所述内部区域的所述硬质掩模层303；如图3I所示，之后去除所述第一光刻胶图形306。
步骤五、如图3J所示，进行第二次氧化工艺，所述第二次氧化工艺在所述内部区域的各所述第一沟槽301的内侧表面形成第二氧化层并由该第二氧化层组成第一栅介质层3a，所述第二次氧化工艺使所述边缘区域的各所述第一沟槽301的内侧表面和所述第二沟槽302的内侧表面在第一氧化层305的基础上加厚并由加厚的所述第一氧化层305组成第二栅介质层3b。本发明实施例中，第一氧化层和第二氧化层都是通过对硅氧化后形成，故，所述第一栅介质层3a为氧化硅层，所述第二栅介质层3b为氧化硅层。
所述第二栅介质层3b的厚度大于所述第一栅介质层3a的厚度，通过所述第一栅介质层3a的厚度调节器件的阈值电压；通过增加所述第二栅介质层3b的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且要求使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
步骤六、如图3J所示，采用多晶硅淀积工艺在各所述第一沟槽301和所述第二沟槽302中完全填充多晶硅栅4。如图3K所示，对多晶硅进行回刻使各所述多晶硅栅4的表面和所述半导体衬底1的顶部表面相平，由于在所述半导体衬底1的表面形成有所述漂移区2，故此时所述半导体衬底1的顶部表面也即为所述漂移区2的顶部表面。
步骤七、如图3L所示，以所述硬质掩模层303为掩模进行第一导电类型重掺杂的源注入，所述源注入在所述内部区域的所述漂移区2表面形成源区6，所述源注入未穿过所述硬质掩模层303而使所述边缘区域的所述漂移区2表面未形成源区6。
步骤八、如图3M所示，去除所述硬质掩模层303。
如图3N所示，进行第二导电类型的体结注入在所述漂移区2表面形成体区5，所述体区5的结深大于所述源区6的结深。
如图3O所示，对所述体区5进行退火激活，该退火激活采用快速热退火工艺进行，防止所述源区6的杂质扩散太多而影响到沟道的长度。
在所述内部区域中，被所述多晶硅栅4侧面覆盖的所述体区5表面用于形成连接所述源区6和底部漂移区2的沟道；在所述边缘区域中，被所述多晶硅栅4侧面覆盖的所述体区5表面也不形成沟道。
步骤九、如图2所示，在所述半导体衬底1的正面淀积层间膜7，所述层间膜7将所述源区6、所述多晶硅栅4和所述体区5表面覆盖。
步骤十、如图2所示，对所述层间膜7进行光刻刻蚀形成穿过所述层间膜7的接触孔8的开口，所述接触孔8的开口将底部对应的所述源区6以及所述第二沟槽302内的所述多晶硅栅4暴露出来。
之后，在所述接触孔8的开口中填充金属。
较佳为，在所述接触孔8的开口打开后以及填充金属前还包括进行第二导电类型重掺杂注入在所述源区6所对应的接触孔8的底部形成体区接触区9的步骤，体区接触区9和所述体区5相接触并用于和接触孔8形成良好的欧姆接触。
步骤十一、如图2所示，形成正面金属层10，对所述正面金属层10进行光刻刻蚀形成源极和栅极，所述源极通过对应的接触孔8和底部的所述源区6接触，所述栅极通过对应的接触孔8和底部的所述第二沟槽302内的所述多晶硅栅4接触，各所述第一沟槽301和所述第二沟槽302中的所述多晶硅栅4相互连接并通过在所述第二沟槽302的所述多晶硅栅4的顶部形成的所述接触孔8连接到所述栅极。
还包括如下背面工艺步骤：
步骤十二、对所述半导体衬底1进行减薄。
步骤十三、进行第一导电类型重掺杂离子注入在所述漂移区2的背面形成由第一导电类型重掺杂区组成的漏区。在其它实施例中，所述漏区也能直接采用已经掺杂好的所述半导体衬底1组成。
步骤十四、形成背面金属层，所述背面金属层和所述漏区接触引出漏极。
本发明实施例方法中，所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中，也能为：所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种沟槽栅功率MOSFET，包括内部区域和边缘区域，所述内部区域为沟槽栅功率MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于：
在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区和第二导电类型的体区，所述体区位于所述漂移区的表面；所述漂移区形成于半导体衬底表面；
所述内部区域和所述边缘区域中都形成有第一沟槽，在所述边缘区域中还形成有宽度大于所述第一沟槽的第二沟槽；各所述第一沟槽和所述第二沟槽采用相同工艺同时形成且互相连通；
在所述内部区域的各所述第一沟槽的内侧表面形成有第一栅介质层，在所述边缘区域的各所述第一沟槽的内侧表面和所述第二沟槽的内侧表面形成有第二栅介质层；
在各所述第一沟槽和所述第二沟槽中都填充有多晶硅栅且各所述多晶硅栅相互连接，各所述多晶硅栅通过在所述第二沟槽的所述多晶硅栅的顶部形成的接触孔连接到栅极；
在所述内部区域中，在所述体区表面形成有由第一导电类型重掺杂区组成的源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道；
在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道；
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过所述第一栅介质层的厚度调节器件的阈值电压；通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且要求使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
2.如权利要求1所述的沟槽栅功率MOSFET，其特征在于：还包括：
源极，所述栅极和所述源极都是由正面金属层图形化形成；所述源区和所述体区通过顶部的所述接触孔连接到所述源极；
在所述漂移区背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
3.如权利要求1所述的沟槽栅功率MOSFET，其特征在于：所述半导体衬底为硅衬底。
4.如权利要求1所述的沟槽栅功率MOSFET，其特征在于：所述第一栅介质层为氧化层，所述第二栅介质层为氧化层。
5.如权利要求1-4中任一权利要求所述的沟槽栅功率MOSFET，其特征在于：所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
6.一种沟槽栅功率MOSFET的制造方法，沟槽栅功率MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅功率MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于，沟槽栅功率MOSFET的形成步骤包括：
步骤一、提供一半导体衬底，所述半导体衬底表面具有第一导电类型掺杂区并由该掺杂区组成漂移区；在半导体衬底表面形成硬质掩模层；采用光刻工艺定义出沟槽形成区域，依次对所述沟槽形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽；
所述沟槽包括第一沟槽和第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述内部区域和所述边缘区域中都形成有所述第一沟槽，在所述边缘区域中还形成有所述第二沟槽；各所述第一沟槽和所述第二沟槽互相连通；
步骤二、进行第一次氧化工艺在所述第一沟槽和所述第二沟槽的内侧表面形成第一氧化层；
步骤三、采用光刻工艺形成第一光刻胶图形将所述边缘区域覆盖以及将所述内部区域打开；
步骤四、以所述第一光刻胶图形为掩模依次去除所述内部区域的所述第一氧化层和所述硬质掩模层；之后去除所述第一光刻胶图形；
步骤五、进行第二次氧化工艺，所述第二次氧化工艺在所述内部区域的各所述第一沟槽的内侧表面形成第二氧化层并由该第二氧化层组成第一栅介质层，所述第二次氧化工艺使所述边缘区域的各所述第一沟槽的内侧表面和所述第二沟槽的内侧表面在第一氧化层的基础上加厚并由加厚的所述第一氧化层组成第二栅介质层；
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过所述第一栅介质层的厚度调节器件的阈值电压；通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且要求使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力；
步骤六、采用多晶硅淀积和回刻工艺在各所述第一沟槽和所述第二沟槽中完全填充多晶硅栅；
步骤七、以所述硬质掩模层为掩模进行第一导电类型重掺杂的源注入，所述源注入在所述内部区域的所述漂移区表面形成源区，所述源注入未穿过所述硬质掩模层而使所述边缘区域的所述漂移区表面未形成源区；
步骤八、去除所述硬质掩模层，进行第二导电类型的体结注入在所述漂移区表面形成体区，所述体区的结深大于所述源区的结深；
在所述内部区域中，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道；在所述边缘区域中，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道；
步骤九、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述体区表面覆盖；
步骤十、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区以及所述第二沟槽内的所述多晶硅栅暴露出来；
之后，在所述接触孔的开口中填充金属；
步骤十一、形成正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述第二沟槽内的所述多晶硅栅接触，各所述第一沟槽和所述第二沟槽中的所述多晶硅栅相互连接并通过在所述第二沟槽的所述多晶硅栅的顶部形成的所述接触孔连接到所述栅极。
7.如权利要求6所述的沟槽栅功率MOSFET的制造方法，其特征在于：步骤十一之后，还包括如下背面工艺步骤：
步骤十二、对所述半导体衬底进行减薄；
步骤十三、进行第一导电类型重掺杂离子注入在所述漂移区的背面形成由第一导电类型重掺杂区组成的漏区；
步骤十四、形成背面金属层，所述背面金属层和所述漏区接触引出漏极。
8.如权利要求6所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述半导体衬底为硅衬底。
9.如权利要求8所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述第一栅介质层为氧化硅层，所述第二栅介质层为氧化硅层。
10.如权利要求6-9中任一权利要求所述的沟槽栅功率MOSFET的制造方法，其特征在于：所述沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610485408.1A CN105932064B (zh) | 2016-06-28 | 2016-06-28 | 沟槽栅功率mosfet及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610485408.1A CN105932064B (zh) | 2016-06-28 | 2016-06-28 | 沟槽栅功率mosfet及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105932064A true CN105932064A (zh) | 2016-09-07 |
| CN105932064B CN105932064B (zh) | 2019-01-04 |
Family
ID=56829253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610485408.1A Active CN105932064B (zh) | 2016-06-28 | 2016-06-28 | 沟槽栅功率mosfet及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105932064B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148588A (zh) * | 2018-08-28 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 沟槽栅mosfet及制造方法 |
| CN111785779A (zh) * | 2020-06-30 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率mosfet器件及工艺方法 |
| CN113594042A (zh) * | 2021-07-28 | 2021-11-02 | 上海华虹宏力半导体制造有限公司 | Mosfet的制作方法 |
| CN113675078A (zh) * | 2021-08-24 | 2021-11-19 | 江苏东海半导体科技有限公司 | Mos器件的形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080315303A1 (en) * | 2007-06-22 | 2008-12-25 | Infineon Technologies Austria Ag | Method of forming a semiconductor structure comprising insulating layers with different thicknesses |
| CN102017103A (zh) * | 2006-01-05 | 2011-04-13 | 飞兆半导体公司 | 利用化学机械抛光的功率器件 |
| CN102097323A (zh) * | 2009-12-09 | 2011-06-15 | 半导体元件工业有限责任公司 | 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法 |
| US20130307066A1 (en) * | 2009-11-20 | 2013-11-21 | Force Mos Technology Co., Ltd. | Trench mosfet with trenched floating gates having thick trench bottom oxide as termination |
| CN105470307A (zh) * | 2015-12-22 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
| CN105551965A (zh) * | 2016-01-15 | 2016-05-04 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及其制造方法 |
-
2016
- 2016-06-28 CN CN201610485408.1A patent/CN105932064B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102017103A (zh) * | 2006-01-05 | 2011-04-13 | 飞兆半导体公司 | 利用化学机械抛光的功率器件 |
| US20080315303A1 (en) * | 2007-06-22 | 2008-12-25 | Infineon Technologies Austria Ag | Method of forming a semiconductor structure comprising insulating layers with different thicknesses |
| US20130307066A1 (en) * | 2009-11-20 | 2013-11-21 | Force Mos Technology Co., Ltd. | Trench mosfet with trenched floating gates having thick trench bottom oxide as termination |
| CN102097323A (zh) * | 2009-12-09 | 2011-06-15 | 半导体元件工业有限责任公司 | 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法 |
| CN105470307A (zh) * | 2015-12-22 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
| CN105551965A (zh) * | 2016-01-15 | 2016-05-04 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及其制造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148588A (zh) * | 2018-08-28 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 沟槽栅mosfet及制造方法 |
| CN111785779A (zh) * | 2020-06-30 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率mosfet器件及工艺方法 |
| CN113594042A (zh) * | 2021-07-28 | 2021-11-02 | 上海华虹宏力半导体制造有限公司 | Mosfet的制作方法 |
| CN113594042B (zh) * | 2021-07-28 | 2023-08-18 | 上海华虹宏力半导体制造有限公司 | Mosfet的制作方法 |
| CN113675078A (zh) * | 2021-08-24 | 2021-11-19 | 江苏东海半导体科技有限公司 | Mos器件的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105932064B (zh) | 2019-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103247681B (zh) | 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet | |
| JP2018186270A (ja) | トレンチ下部にオフセットを有するＳｉＣ半導体デバイス | |
| US20090140327A1 (en) | Semiconductor device and manufacturing method of the same | |
| CN103035721B (zh) | 超级结器件及其制造方法 | |
| US20160190307A1 (en) | Silicon carbide semiconductor device and manufacturing method for same | |
| US9018701B2 (en) | Avalanche capability improvement in power semiconductor devices using three masks process | |
| CN106024630B (zh) | 沟槽栅功率器件的制造方法及结构 | |
| CN104347722A (zh) | 功率半导体器件和方法 | |
| CN105932064A (zh) | 沟槽栅功率mosfet及制造方法 | |
| CN111081779A (zh) | 一种屏蔽栅沟槽式mosfet及其制造方法 | |
| CN103165604A (zh) | 具有节省空间的边缘结构的半导体部件 | |
| CN106024894A (zh) | 沟槽栅功率mosfet结构及其制造方法 | |
| CN107994076A (zh) | 沟槽栅超结器件的制造方法 | |
| CN106129105B (zh) | 沟槽栅功率mosfet及制造方法 | |
| CN105513971A (zh) | 具有屏蔽栅的沟槽栅功率器件的制造方法 | |
| CN107768442A (zh) | 超结器件及其制造方法 | |
| CN106057905A (zh) | 沟槽栅场效应晶体管及制造方法 | |
| CN110534576B (zh) | 一种分裂栅4H-SiC VDMOS器件 | |
| CN109148588A (zh) | 沟槽栅mosfet及制造方法 | |
| CN105895533A (zh) | 超结结构的制造方法 | |
| CN102723278B (zh) | 半导体结构形成方法 | |
| CN106876439B (zh) | 超结器件及其制造方法 | |
| CN103594377A (zh) | 一种集成肖特基分裂栅型功率mos器件的制造方法 | |
| CN102214561A (zh) | 超级结半导体器件及其制造方法 | |
| CN105957897B (zh) | 沟槽栅超结mosfet的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |