CN109148588A - 沟槽栅mosfet及制造方法 - Google Patents
沟槽栅mosfet及制造方法 Download PDFInfo
- Publication number
- CN109148588A CN109148588A CN201810984538.9A CN201810984538A CN109148588A CN 109148588 A CN109148588 A CN 109148588A CN 201810984538 A CN201810984538 A CN 201810984538A CN 109148588 A CN109148588 A CN 109148588A
- Authority
- CN
- China
- Prior art keywords
- groove
- dielectric layer
- region
- gate
- gate dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 229920005591 polysilicon Polymers 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims description 157
- 239000000758 substrate Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 230000005684 electric field Effects 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种沟槽栅MOSFET，包括内部区域和边缘区域，边缘区域位于导通区的边缘，用于将导通区中各原胞的栅极结构引出；内部区域中形成有第一沟槽，在边缘区域中形成有宽度大于等于第一沟槽的第二沟槽。在各第一沟槽的内侧表面形成有第一栅介质层，在第二沟槽的内侧表面形成有厚度大于第一栅介质层的第二栅介质层；在第一和二沟槽中都填充有多晶硅栅，各多晶硅栅通过在第二沟槽的多晶硅栅的顶部形成的接触孔连接到栅极。本发明还公开了一种沟槽栅MOSFET的制造方法。本发明能提高边缘区域的耐压能力且使器件的击穿发生于内部区域中，改善器件的抗冲击能力。
Description
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅MOSFET。本发明还涉及一种沟槽栅MOSFET的制造方法。
背景技术
如图1所示，是现有沟槽栅MOSFET的结构示意图；现有沟槽栅MOSFET包括内部区域和边缘区域，图1的剖面图中用虚线AA将内部区域和边缘区域分割开来，内部区域用标记201表示，边缘区域用标记202表示。所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；现有沟槽栅MOSFET的器件结构包括：
半导体衬底如硅衬底101，形成于半导体衬底101表面的外延层102，漂移区由该外延层102组成。
沟槽栅的沟槽形成于外延层102中，其中内部区域中的沟槽都用标记111a标示，边缘区域中有一个较宽的沟槽111b，也即沟槽111b的宽度会大于沟槽111a的宽度。在沟槽111a和111b的内侧表面形成有栅介质层如栅氧化层103以及在内部填充有多晶硅并形成多晶硅栅104。
各沟槽111a和202都互相连通，各沟槽111a和202中的多晶硅栅104也互相连接在一起。
体区105形成于外延层即漂移区102的表面，体区105一般由阱区组成，被多晶硅栅104侧面覆盖的体区105表面用于形成沟道。
源区106形成于内部区域的体区105表面，在边缘区域中的体区105的表面没有形成源区106。
层间膜107覆盖在外延层102的表面。接触孔108穿过层间膜107和底部掺杂区连接。在层间膜107的顶部形成有正面金属层110，正面金属层110图形化后形成栅极和源极。可以看出，栅极通过接触孔108和底部的形成于沟槽111b中的多晶硅栅104连接，其它各多晶硅栅4都通过沟槽111b中的多晶硅栅4连接到栅极。
源极通过接触孔108和底部的源区106连接。而且为了实现源极和体区105的连接，源区106对应的接触孔108的底部需要穿过所述源区106和体区105实现连接，且在该接触孔108的底部形成有体区接触区109，体区接触区109用于和接触孔108形成良好的欧姆接触。
沟槽111b的宽度之所以设置为大于沟槽111a的宽度，是因为在沟槽111b的顶部需要形成接触孔108，宽的沟槽111b更容易实现和接触孔108之间的套准。现有工艺中，沟槽111a和202都是采用相同的工艺形成，由于沟槽111b的宽度大于沟槽111a的宽度，相应相同的刻蚀工艺之后，沟槽111b的深度也会大于沟槽111a的深度。在器件反向耐压时，沟槽111b的底部电场会大于器件内部电场，故击穿多发生于此即边缘区域的沟槽111b的底部。由于器件内部区域的击穿电流的分布会更加均匀，故边缘击穿后的电流通路的均匀性会弱于器件内部击穿。而现有结构中由于沟槽111b的深度较深而使得器件都为边缘击穿，边缘击穿后的电流通路分布的均匀性较差，会降低器件的性能。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅MOSFET，能提高器件的击穿电压并提高器件的性能。为此，本发明还提供一种沟槽栅MOSFET的制造方法。
为解决上述技术问题，本发明提供一种的沟槽栅MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出。
在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区和第二导电类型的体区，所述体区位于所述漂移区的表面；所述漂移区形成于半导体衬底表面。
所述内部区域中形成有第一沟槽，在所述边缘区域中形成有宽度大于等于所述第一沟槽的第二沟槽；各所述第一沟槽和所述第二沟槽采用相同工艺同时形成且互相连通。
在各所述第一沟槽的内侧表面形成有第一栅介质层，所述第一栅介质层还延伸到所述内部区域的所述第一沟槽的外部表面上；在所述第二沟槽的内侧表面形成有第二栅介质层，所述第二栅介质层还延伸到所述边缘区域的所述第二沟槽的外部表面上。
在各所述第一沟槽和所述第二沟槽中都填充有多晶硅栅且各所述多晶硅栅相互连接，各所述多晶硅栅通过在所述第二沟槽的所述多晶硅栅的顶部形成的接触孔连接到栅极。
在所述内部区域中，在所述体区表面形成有由第一导电类型重掺杂区组成的源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道。
在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道。
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
进一步的改进是，在所述内部区域的最外侧的数个和所述第二沟槽相邻的所述第一沟槽的内侧表面也形成有所述第二栅介质层，所述第二栅介质层还延伸到对应的所述第一沟槽的外部表面，使所述边缘区域的耐压能力进一步提高。
进一步的改进是，还包括：
源极，所述栅极和所述源极都是由正面金属层图形化形成；所述源区和所述体区通过顶部的所述接触孔连接到所述源极。
在所述漂移区背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一栅介质层为氧化层，所述第二栅介质层为氧化层。
进一步的改进是，所述第二沟槽的数量为一个。
进一步的改进是，所述第二栅介质层的厚度为
进一步的改进是，所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的沟槽栅MOSFET的制造方法中的沟槽栅MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于，沟槽栅MOSFET的形成步骤包括：
步骤一、提供一半导体衬底，所述半导体衬底表面具有第一导电类型掺杂区并由该掺杂区组成漂移区；在半导体衬底表面形成硬质掩模层；采用光刻工艺定义出沟槽形成区域，依次对所述沟槽形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽；在形成所述沟槽之后去除所述硬质掩模层。
所述沟槽包括位于所述内部区域中的第一沟槽和位于所述外部区域的第二沟槽，所述第二沟槽的宽度大于等于所述第一沟槽的宽度；各所述第一沟槽和所述第二沟槽互相连通。
步骤二、采用淀积工艺形成第二栅介质层，所述第二栅介质层形成于所述第一沟槽和所述第二沟槽的内侧表面并延伸到所述第一沟槽和所述第二沟槽的外部表面。
步骤三、采用光刻加刻蚀工艺将所述内部区域的所述第二栅介质层都去除，并使所述第二栅介质层保留在所述第二沟槽的内侧表面并延伸到所述边缘区域的所述第二沟槽的外部表面上。
步骤四、形成第一栅介质层，所述第一栅介质层形成在各所述第一沟槽的内侧表面并延伸到所述内部区域的所述第一沟槽的外部表面上。
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
步骤五、采用多晶硅淀积和回刻工艺在各所述第一沟槽和所述第二沟槽中完全填充多晶硅栅。
步骤六、依次第二导电类型的体区和第一导电类型重掺杂的源区；所述体区位于所述漂移区的表面；在所述内部区域中，在所述体区表面形成有所述源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道。
在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道。
步骤七、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述体区表面覆盖。
步骤八、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区以及所述第二沟槽内的所述多晶硅栅暴露出来。
之后，在所述接触孔的开口中填充金属。
步骤九、形成正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述第二沟槽内的所述多晶硅栅接触，各所述第一沟槽和所述第二沟槽中的所述多晶硅栅相互连接并通过在所述第二沟槽的所述多晶硅栅的顶部形成的所述接触孔连接到所述栅极。
进一步的改进是，步骤九之后，还包括如下背面工艺步骤：
步骤十、对所述半导体衬底进行减薄。
步骤十一、进行第一导电类型重掺杂离子注入在所述漂移区的背面形成由第一导电类型重掺杂区组成的漏区。
步骤十二、形成背面金属层，所述背面金属层和所述漏区接触引出漏极。
进一步的改进是，步骤三中，在所述内部区域的最外侧的数个和所述第二沟槽相邻的所述第一沟槽的内侧表面也形成有所述第二栅介质层，所述第二栅介质层还延伸到对应的所述第一沟槽的外部表面，使所述边缘区域的耐压能力进一步提高。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一栅介质层为氧化硅层,步骤四中采用热氧化工艺形成所述第一栅介质层；所述第二栅介质层为氧化硅层。
进一步的改进是，所述第二栅介质层的厚度为
进一步的改进是，所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明通过在内部区域和边缘区域的沟槽内侧表面设置不同厚度的栅介质层，且将边缘区域的第二栅介质层的厚度设置为大于内部区域的第一栅介质层的厚度，能通过增加第二栅介质层的厚度来降低边缘区域中的电场强度并提高边缘区域的耐压能力且要求使器件的击穿发生于内部区域中，也即本发明通过对第二栅介质层的厚度的设置能够提高边缘区域的耐压能力并使器件的击穿发生内部区域，这样不仅能够提高器件的击穿电压；而且，击穿发生于器件的内部区域后，击穿后的电流通路会更加均匀，这能够改善器件的抗UIS冲击能力。
另外，由于第一栅介质层和第二栅介质层的厚度互相独立，对第二栅介质层的厚度的增加并不会影响到第一栅介质层的厚度，使得器件阈值电压仅会受到第一栅介质层的厚度的影响、而不会受到第二栅介质层的厚度的影响，所以本发明能够实现对阈值电压的独立调节，使器件的阈值电压不因第二栅介质层的厚度而受到影响。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅MOSFET的结构示意图；
图2是本发明实施例沟槽栅MOSFET的结构示意图；
图3A-图3G是本发明实施例沟槽栅MOSFET的制造方法各步骤的器件结构意图。
具体实施方式
如图2所示，是本发明实施例沟槽栅MOSFET的结构示意图，本发明实施例沟槽栅MOSFET包括内部区域和边缘区域，图2的剖面图中用虚线BB将内部区域和边缘区域分割开来，内部区域用标记301表示，边缘区域用标记302表示。所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出。
在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区2和第二导电类型的体区5，所述体区5位于所述漂移区2的表面；所述漂移区2形成于半导体衬底1表面。
所述内部区域中形成有第一沟槽401，在所述边缘区域中形成有宽度大于等于所述第一沟槽401的第二沟槽401a；各所述第一沟槽401和所述第二沟槽401a采用相同工艺同时形成且互相连通。
在各所述第一沟槽401的内侧表面形成有第一栅介质层3b，所述第一栅介质层3b还延伸到所述内部区域的所述第一沟槽401的外部表面上；在所述第二沟槽401a的内侧表面形成有第二栅介质层3a，所述第二栅介质层3a还延伸到所述边缘区域的所述第二沟槽401a的外部表面上。
在各所述第一沟槽401和所述第二沟槽401a中都填充有多晶硅栅4且各所述多晶硅栅4相互连接，各所述多晶硅栅4通过在所述第二沟槽401a的所述多晶硅栅4的顶部形成的接触孔8连接到栅极。在图2所示的剖面结构中，并未显示位于所述第二沟槽401a的所述多晶硅栅4的顶部形成的接触孔8以及顶部的栅极。
在所述内部区域中，在所述体区5表面形成有由第一导电类型重掺杂区组成的源区6，被所述多晶硅栅4侧面覆盖的所述体区5表面用于形成连接所述源区6和底部漂移区2的沟道。
在所述边缘区域中，所述源区6不形成于所述体区5表面，被所述多晶硅栅4侧面覆盖的所述体区5表面也不形成沟道。
所述第二栅介质层3a的厚度大于所述第一栅介质层3b的厚度，通过增加所述第二栅介质层3a的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
本发明实施例中，在所述内部区域的最外侧的数个和所述第二沟槽401a相邻的所述第一沟槽401的内侧表面也形成有所述第二栅介质层3a，所述第二栅介质层3a还延伸到对应的所述第一沟槽401的外部表面，使所述边缘区域的耐压能力进一步提高。图2中显示了在所述内部区域301的一个所述第一沟槽401中具有较厚的所述第二栅介质层3a。
还包括：
源极，所述栅极和所述源极都是由正面金属层10图形化形成；所述源区6和所述体区5通过顶部的所述接触孔8连接到所述源极。
在所述漂移区2背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
所述半导体衬底1为硅衬底。
本发明实施例中，所述第一栅介质层3b为氧化层，所述第二栅介质层3a为氧化层。
所述第二沟槽401a的数量为一个。
所述第二栅介质层3a的厚度为
所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例通过在内部区域和边缘区域的沟槽内侧表面设置不同厚度的栅介质层，且将边缘区域的第二栅介质层3a的厚度设置为大于内部区域的第一栅介质层3b的厚度，能通过增加第二栅介质层3a的厚度来降低边缘区域中的电场强度并提高边缘区域的耐压能力且要求使器件的击穿发生于内部区域中，也即本发明实施例通过对第二栅介质层3a的厚度的设置能够提高边缘区域的耐压能力并使器件的击穿发生内部区域，这样不仅能够提高器件的击穿电压；而且，击穿发生于器件的内部区域后，击穿后的电流通路会更加均匀，这能够改善器件的抗UIS冲击能力。
另外，由于第一栅介质层3b和第二栅介质层3a的厚度互相独立，对第二栅介质层3a的厚度的增加并不会影响到第一栅介质层3b的厚度，使得器件阈值电压仅会受到第一栅介质层3b的厚度的影响、而不会受到第二栅介质层3a的厚度的影响，所以本发明实施例能够实现对阈值电压的独立调节，使器件的阈值电压不因第二栅介质层3a的厚度而受到影响。
如图3A至图3G所示，是本发明实施例沟槽栅MOSFET的制造方法各步骤的器件结构意图，本发明实施例沟槽栅MOSFET的制造方法中的沟槽栅MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；沟槽栅MOSFET的形成步骤包括：
步骤一、如图3A所示，提供一半导体衬底1，所述半导体衬底1表面具有第一导电类型掺杂区并由该掺杂区组成漂移区2；在半导体衬底1表面形成硬质掩模层402。
本发明实施例方法中，所述半导体衬底1为硅衬底。所述硬质掩模层402的材料为氧化层或氮化层。
如图3B所示，采用光刻工艺定义出沟槽形成区域，依次对所述沟槽形成区域的所述硬质掩模层402和所述半导体衬底1进行刻蚀形成沟槽401和401a。
如图3C所示，在形成所述沟槽之后去除所述硬质掩模层402。
所述沟槽包括位于所述内部区域中的第一沟槽401和位于所述外部区域的第二沟槽401a，所述第二沟槽401a的宽度大于等于所述第一沟槽401的宽度；各所述第一沟槽401和所述第二沟槽401a互相连通。
步骤二、如图3D所示，采用淀积工艺形成第二栅介质层3a，所述第二栅介质层3a形成于所述第一沟槽401和所述第二沟槽401a的内侧表面并延伸到所述第一沟槽401和所述第二沟槽401a的外部表面。
本发明实施例方法中，所述第二栅介质层3a为氧化硅层。
所述第二栅介质层3a的厚度为
步骤三、如图3E所示，采用光刻工艺形成光刻胶图形403，光刻胶图形403将所述内部区域中需要去除所述第二栅介质层3a的区域打开，其它区域都覆盖。
之后采用刻蚀工艺将所述内部区域的所述第二栅介质层3a都去除，并使所述第二栅介质层3a保留在所述第二沟槽401a的内侧表面并延伸到所述边缘区域的所述第二沟槽401a的外部表面上。去除所述第二栅介质层3a的刻蚀工艺能采用干法刻蚀或湿法刻蚀。
本发明实施例方法中，在所述内部区域的最外侧的数个和所述第二沟槽401a相邻的所述第一沟槽401的内侧表面也形成有所述第二栅介质层3a，所述第二栅介质层3a还延伸到对应的所述第一沟槽401的外部表面，使所述边缘区域的耐压能力进一步提高。
之后，如图3F所示，去除所述光刻胶图形403。
步骤四、如图3G所示，形成第一栅介质层3b，所述第一栅介质层3b形成在各所述第一沟槽401的内侧表面并延伸到所述内部区域的所述第一沟槽401的外部表面上。
本发明实施例方法中，所述第一栅介质层3b为氧化硅层,采用热氧化工艺形成所述第一栅介质层3b。
所述第二栅介质层3a的厚度大于所述第一栅介质层3b的厚度，通过增加所述第二栅介质层3a的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
步骤五、如图3G所示，采用多晶硅淀积和回刻工艺在各所述第一沟槽401和所述第二沟槽401a中完全填充多晶硅栅4。
步骤六、如图2所示，依次第二导电类型的体区5和第一导电类型重掺杂的源区6；所述体区5位于所述漂移区2的表面；在所述内部区域中，在所述体区5表面形成有所述源区6，被所述多晶硅栅4侧面覆盖的所述体区5表面用于形成连接所述源区6和底部漂移区2的沟道。
在所述边缘区域中，所述源区6不形成于所述体区5表面，被所述多晶硅栅4侧面覆盖的所述体区5表面也不形成沟道。
步骤七、如图2所示，在所述半导体衬底1的正面淀积层间膜7，所述层间膜7将所述源区6、所述多晶硅栅4和所述体区5表面覆盖。
步骤八、如图2所示，对所述层间膜7进行光刻刻蚀形成穿过所述层间膜7的接触孔8的开口，所述接触孔8的开口将底部对应的所述源区6以及所述第二沟槽401a内的所述多晶硅栅4暴露出来。
之后，在所述接触孔8的开口中填充金属。
步骤九、如图2所示，形成正面金属层10，对所述正面金属层10进行光刻刻蚀形成源极和栅极，所述源极通过对应的接触孔8和底部的所述源区6接触，所述栅极通过对应的接触孔8和底部的所述第二沟槽401a内的所述多晶硅栅4接触，各所述第一沟槽401和所述第二沟槽401a中的所述多晶硅栅4相互连接并通过在所述第二沟槽401a的所述多晶硅栅4的顶部形成的所述接触孔8连接到所述栅极。
步骤九之后，还包括如下背面工艺步骤：
步骤十、对所述半导体衬底1进行减薄。
步骤十一、进行第一导电类型重掺杂离子注入在所述漂移区2的背面形成由第一导电类型重掺杂区组成的漏区。
步骤十二、形成背面金属层，所述背面金属层和所述漏区接触引出漏极。
本发明实施例方法中，所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种沟槽栅MOSFET，包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于：
在所述内部区域和所述边缘区域中都形成有第一导电类型的漂移区和第二导电类型的体区，所述体区位于所述漂移区的表面；所述漂移区形成于半导体衬底表面；
所述内部区域中形成有第一沟槽，在所述边缘区域中形成有宽度大于等于所述第一沟槽的第二沟槽；各所述第一沟槽和所述第二沟槽采用相同工艺同时形成且互相连通；
在各所述第一沟槽的内侧表面形成有第一栅介质层，所述第一栅介质层还延伸到所述内部区域的所述第一沟槽的外部表面上；在所述第二沟槽的内侧表面形成有第二栅介质层，所述第二栅介质层还延伸到所述边缘区域的所述第二沟槽的外部表面上；
在各所述第一沟槽和所述第二沟槽中都填充有多晶硅栅且各所述多晶硅栅相互连接，各所述多晶硅栅通过在所述第二沟槽的所述多晶硅栅的顶部形成的接触孔连接到栅极；
在所述内部区域中，在所述体区表面形成有由第一导电类型重掺杂区组成的源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道；
在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道；
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力。
2.如权利要求1所述的沟槽栅MOSFET，其特征在于：在所述内部区域的最外侧的数个和所述第二沟槽相邻的所述第一沟槽的内侧表面也形成有所述第二栅介质层，所述第二栅介质层还延伸到对应的所述第一沟槽的外部表面，使所述边缘区域的耐压能力进一步提高。
3.如权利要求1所述的沟槽栅MOSFET，其特征在于：还包括：
源极，所述栅极和所述源极都是由正面金属层图形化形成；所述源区和所述体区通过顶部的所述接触孔连接到所述源极；
在所述漂移区背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
4.如权利要求1所述的沟槽栅MOSFET，其特征在于：所述半导体衬底为硅衬底。
5.如权利要求4所述的沟槽栅MOSFET，其特征在于：所述第一栅介质层为氧化层，所述第二栅介质层为氧化层。
6.如权利要求1所述的沟槽栅MOSFET，其特征在于：所述第二沟槽的数量为一个。
7.如权利要求1所述的沟槽栅MOSFET，其特征在于：所述第二栅介质层的厚度为
8.如权利要求1-7中任一权利要求所述的沟槽栅MOSFET，其特征在于：所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种沟槽栅MOSFET的制造方法，沟槽栅MOSFET包括内部区域和边缘区域，所述内部区域为沟槽栅MOSFET的导通区，由多个原胞周期性排列组成；所述边缘区域位于所述导通区的边缘，用于将所述导通区中各原胞的栅极结构引出；其特征在于，沟槽栅MOSFET的形成步骤包括：
步骤一、提供一半导体衬底，所述半导体衬底表面具有第一导电类型掺杂区并由该掺杂区组成漂移区；在半导体衬底表面形成硬质掩模层；采用光刻工艺定义出沟槽形成区域，依次对所述沟槽形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽；在形成所述沟槽之后去除所述硬质掩模层；
所述沟槽包括位于所述内部区域中的第一沟槽和位于所述外部区域的第二沟槽，所述第二沟槽的宽度大于等于所述第一沟槽的宽度；各所述第一沟槽和所述第二沟槽互相连通；
步骤二、采用淀积工艺形成第二栅介质层，所述第二栅介质层形成于所述第一沟槽和所述第二沟槽的内侧表面并延伸到所述第一沟槽和所述第二沟槽的外部表面；
步骤三、采用光刻加刻蚀工艺将所述内部区域的所述第二栅介质层都去除，并使所述第二栅介质层保留在所述第二沟槽的内侧表面并延伸到所述边缘区域的所述第二沟槽的外部表面上；
步骤四、形成第一栅介质层，所述第一栅介质层形成在各所述第一沟槽的内侧表面并延伸到所述内部区域的所述第一沟槽的外部表面上；
所述第二栅介质层的厚度大于所述第一栅介质层的厚度，通过增加所述第二栅介质层的厚度来降低所述边缘区域中的电场强度并提高所述边缘区域的耐压能力且使器件的击穿发生于所述内部区域中，改善器件的抗冲击能力；
步骤五、采用多晶硅淀积和回刻工艺在各所述第一沟槽和所述第二沟槽中完全填充多晶硅栅；
步骤六、依次第二导电类型的体区和第一导电类型重掺杂的源区；所述体区位于所述漂移区的表面；在所述内部区域中，在所述体区表面形成有所述源区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成连接所述源区和底部漂移区的沟道；
在所述边缘区域中，所述源区不形成于所述体区表面，被所述多晶硅栅侧面覆盖的所述体区表面也不形成沟道；
步骤七、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述体区表面覆盖；
步骤八、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区以及所述第二沟槽内的所述多晶硅栅暴露出来；
之后，在所述接触孔的开口中填充金属；
步骤九、形成正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述第二沟槽内的所述多晶硅栅接触，各所述第一沟槽和所述第二沟槽中的所述多晶硅栅相互连接并通过在所述第二沟槽的所述多晶硅栅的顶部形成的所述接触孔连接到所述栅极。
10.如权利要求9所述的沟槽栅MOSFET的制造方法，其特征在于：步骤九之后，还包括如下背面工艺步骤：
步骤十、对所述半导体衬底进行减薄；
步骤十一、进行第一导电类型重掺杂离子注入在所述漂移区的背面形成由第一导电类型重掺杂区组成的漏区；
步骤十二、形成背面金属层，所述背面金属层和所述漏区接触引出漏极。
11.如权利要求9所述的沟槽栅MOSFET的制造方法，其特征在于：步骤三中，在所述内部区域的最外侧的数个和所述第二沟槽相邻的所述第一沟槽的内侧表面也形成有所述第二栅介质层，所述第二栅介质层还延伸到对应的所述第一沟槽的外部表面，使所述边缘区域的耐压能力进一步提高。
12.如权利要求9所述的沟槽栅MOSFET的制造方法，其特征在于：所述半导体衬底为硅衬底。
13.如权利要求12所述的沟槽栅MOSFET的制造方法，其特征在于：所述第一栅介质层为氧化硅层,步骤四中采用热氧化工艺形成所述第一栅介质层；所述第二栅介质层为氧化硅层。
14.如权利要求13所述的沟槽栅MOSFET的制造方法，其特征在于：所述第二栅介质层的厚度为
15.如权利要求9-14中任一权利要求所述的沟槽栅MOSFET的制造方法，其特征在于：所述沟槽栅MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810984538.9A CN109148588A (zh) | 2018-08-28 | 2018-08-28 | 沟槽栅mosfet及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810984538.9A CN109148588A (zh) | 2018-08-28 | 2018-08-28 | 沟槽栅mosfet及制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109148588A true CN109148588A (zh) | 2019-01-04 |
Family
ID=64828566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810984538.9A Pending CN109148588A (zh) | 2018-08-28 | 2018-08-28 | 沟槽栅mosfet及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109148588A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111128853A (zh) * | 2019-12-27 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 沟槽的集成结构及其制造方法 |
| CN112382571A (zh) * | 2020-11-13 | 2021-02-19 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法和半导体芯片 |
| CN113594042A (zh) * | 2021-07-28 | 2021-11-02 | 上海华虹宏力半导体制造有限公司 | Mosfet的制作方法 |
| CN113675078A (zh) * | 2021-08-24 | 2021-11-19 | 江苏东海半导体科技有限公司 | Mos器件的形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080203398A1 (en) * | 2007-02-28 | 2008-08-28 | Christopher Harris | Silicon carbide self-aligned epitaxial MOSFET and method of manufacturing thereof |
| CN102593175A (zh) * | 2011-12-08 | 2012-07-18 | 苏州硅能半导体科技股份有限公司 | 栅总线加强的沟槽mos器件及其制造方法 |
| CN105932064A (zh) * | 2016-06-28 | 2016-09-07 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及制造方法 |
-
2018
- 2018-08-28 CN CN201810984538.9A patent/CN109148588A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080203398A1 (en) * | 2007-02-28 | 2008-08-28 | Christopher Harris | Silicon carbide self-aligned epitaxial MOSFET and method of manufacturing thereof |
| EP1965436A2 (en) * | 2007-02-28 | 2008-09-03 | Cree, Inc. | Silicon carbide self-aligned epitaxial mosfet and method of manufacturing thereof |
| CN102593175A (zh) * | 2011-12-08 | 2012-07-18 | 苏州硅能半导体科技股份有限公司 | 栅总线加强的沟槽mos器件及其制造方法 |
| CN105932064A (zh) * | 2016-06-28 | 2016-09-07 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及制造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111128853A (zh) * | 2019-12-27 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 沟槽的集成结构及其制造方法 |
| CN111128853B (zh) * | 2019-12-27 | 2022-04-05 | 华虹半导体(无锡)有限公司 | 沟槽的集成结构及其制造方法 |
| CN112382571A (zh) * | 2020-11-13 | 2021-02-19 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法和半导体芯片 |
| CN112382571B (zh) * | 2020-11-13 | 2022-03-15 | 深圳市汇德科技有限公司 | 一种半导体芯片的制造方法和半导体芯片 |
| CN113594042A (zh) * | 2021-07-28 | 2021-11-02 | 上海华虹宏力半导体制造有限公司 | Mosfet的制作方法 |
| CN113594042B (zh) * | 2021-07-28 | 2023-08-18 | 上海华虹宏力半导体制造有限公司 | Mosfet的制作方法 |
| CN113675078A (zh) * | 2021-08-24 | 2021-11-19 | 江苏东海半导体科技有限公司 | Mos器件的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI524521B (zh) | 溝槽底部氧化物屏蔽以及三維p-本體接觸區的奈米金氧半導體場效電晶體 及其製造方法 | |
| CN109148588A (zh) | 沟槽栅mosfet及制造方法 | |
| CN102468337B (zh) | 半导体器件 | |
| CN105702739B (zh) | 屏蔽栅沟槽mosfet器件及其制造方法 | |
| CN105593996B (zh) | 碳化硅半导体装置 | |
| TWI469348B (zh) | 自對準方法製備的半導體功率裝置以及更加可靠的電接觸 | |
| US8432013B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US8907415B2 (en) | High switching trench MOSFET | |
| CN103456791B (zh) | 沟槽功率mosfet | |
| CN105742185B (zh) | 屏蔽栅功率器件及其制造方法 | |
| CN108807548A (zh) | 带有改良fom的可扩展的sgt结构 | |
| CN109659351A (zh) | 绝缘栅双极晶体管 | |
| US20090032865A1 (en) | Semiconductor component and method for producing it | |
| US10332967B2 (en) | Semiconductor device and method for manufacturing the same | |
| WO2015053805A1 (en) | Mos-based power semiconductor device having increased current carrying area and method of fabricating same | |
| CN107895737A (zh) | 沟槽栅功率晶体管及其制造方法 | |
| CN105957892B (zh) | 屏蔽栅功率器件及其制造方法 | |
| CN106711191A (zh) | 具有终端保护区的超结半导体器件及其制造方法 | |
| CN105932064B (zh) | 沟槽栅功率mosfet及制造方法 | |
| CN106129105A (zh) | 沟槽栅功率mosfet及制造方法 | |
| CN105551965B (zh) | 沟槽栅功率mosfet及其制造方法 | |
| EP0961325B1 (en) | High integration density MOS technology power device | |
| JPH08213613A (ja) | たて型半導体素子およびその製造方法 | |
| CN103137689B (zh) | 一种具有超结沟槽mos结构的半导体装置及其制造方法 | |
| CN111916502B (zh) | 一种具有高掺杂层的分裂栅功率mosfet器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190104 |
|
| RJ01 | Rejection of invention patent application after publication |