CN110970495A - 用于中压装置的凹槽栅极 - Google Patents

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Abstract

在一些实施例中，本公开涉及一种半导体装置，所述半导体装置包括布置于衬底内的源极区和漏极区。导电栅极设置于衬底的掺杂区上方。栅极介电层设置于源极区与漏极区之间且使导电栅极与掺杂区分离。栅极介电层的最底部表面位于衬底的最顶部表面下方。第一侧壁间隔物和第二侧壁间隔物分别沿导电栅极的第一侧和第二侧布置。第一侧壁间隔物的内部部分和第二侧壁间隔物的内部部分分别覆盖栅极介电层的第一顶部表面和第二顶部表面。漏极延伸区和源极延伸区分别使漏极区和源极区与栅极介电层分离。

Description

用于中压装置的凹槽栅极
技术领域
本发明的实施例是有关于一种电子装置及其制造方法，特别是有关于一种用于中压装置的凹槽栅极及其制造方法。
背景技术
许多电子装置含有众多的金属氧化物半导体场效应晶体管(metal oxidesemiconductor field-effect transistor，MOSFET)。MOSFET包含布置于源极与漏极之间的栅极。根据施加到栅极以接通MOSFET的电压的量值，MOSFET可被分类为高压(highvoltage，HV)、中压(medium voltage，MV)或低压(low voltage，LV)装置。电子装置中的每个MOSFET的结构设计参数取决于所需的电气特性而变化。
发明内容
根据一些实施例，一种半导体装置包括掺杂区及衬底。源极区和漏极区布置于掺杂区的相对侧上的衬底内。导电栅极设置于掺杂区上方。栅极介电层设置在源极区与漏极区之间的掺杂区上且使导电栅极与掺杂区分离。栅极介电层的最底部表面位于衬底的最顶部表面下方。第一侧壁间隔物沿导电栅极的第一侧布置且包含第一内部部分和第一外围部分，所述第一内部部分接触导电栅极的第一侧，所述第一外围部分通过第一内部部分与导电栅极的第一侧间隔开。第一内部部分覆盖栅极介电层的第一顶部表面。漏极延伸区布置在第一侧壁间隔物之下且使漏极区与栅极介电层分离。第二侧壁间隔物沿导电栅极的第二侧布置且包含第二内部部分和第二外围部分，所述第二内部部分接触导电栅极的第二侧，所述第二外围部分通过第二内部部分与导电栅极的第二侧间隔开。第二内部部分覆盖栅极介电层的第二顶部表面。源极延伸区布置在第二侧壁间隔物之下且使源极区与栅极介电层分离。
根据一些实施例，一种半导体装置包含衬底内的掺杂区以及掺杂区内的源极区和漏极区。栅极布置于源极区与漏极区之间且具有最底部表面，所述最底部表面位于衬底的最顶部表面下方。另外，栅极具有最顶部表面，所述最顶部表面位于衬底的最顶部表面上方。栅极介电层布置在栅极下方且使栅极与掺杂区分离。侧壁空间包围栅极的最外表面且覆盖栅极介电层的顶部表面。侧壁间隔物具有大于栅极介电层的最大厚度的最大宽度，以使得源极区和漏极区的内部边缘与栅极介电层的外部边缘间隔开。第一硅化物层和第二硅化物层分别布置在源极区和漏极区上方。另外，第一硅化物层和第二硅化物层与栅极介电层的外部边缘间隔开。
根据一些实施例，一种形成半导体装置的方法。所述方法包含通过将衬底选择性地暴露于第一刻蚀剂来执行第一刻蚀工艺以产生凹槽。凹槽由侧壁和底部表面限定，凹槽的底部表面位于衬底的最顶部表面下方。栅极介电层随后形成于凹槽的侧壁和底部表面上方。将栅极层沉积在衬底上方。栅极层具有中心部分，所述中心部分位于凹槽上方且与栅极介电层接触并包围栅极层的外部部分。通过在栅极层的中心部分上方使用图案化硬掩模来对栅极层执行第二刻蚀工艺以去除栅极层的外部部分。侧壁间隔物沿栅极层的侧壁和在栅极介电层上方形成。侧壁间隔物形成为具有最大宽度，所述最大宽度大于栅极介电层的最大厚度。使用侧壁间隔物作为掩模形成源极区/漏极区，以使得源极区/漏极区的最内边缘与栅极介电层的最外边缘间隔开。随后执行平坦化工艺以去除图案化硬掩模，以使得侧壁间隔物和栅极层的顶部表面基本上为平面的。
附图说明
根据结合附图阅读的以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。
图1示出包括凹陷衬底的顶部表面下方的栅极结构的MOSFET的一些实施例的剖视图。
图2示出包括凹陷衬底的顶部表面下方的栅极结构的MOSFET的一些其他实施例的剖视图。
图3示出集成半导体装置的一些实施例的剖视图，所述集成半导体装置包括凹陷栅极结构MOSFET和非凹槽栅极结构MOSFET。
图4到图17示出形成MOSFET的方法的一些实施例的剖视图，所述MOSFET包括凹陷衬底的顶部表面下方的栅极结构。
图18示出形成MOSFET的方法的一些实施例的流程图，所述MOSFET包括凹陷衬底的顶部表面下方的栅极结构。
附图标号说明
100、200：金属氧化物半导体场效应晶体管；
102：衬底；
103：掺杂区；
104：隔离结构；
106：源极延伸区/漏极延伸区；
108a：源极区；
108b：漏极区；
109：硅化物层；
110、110'：栅极介电层；
112：栅极；
112'：图案化栅极层；
112″：导电栅极层；
114、114'：侧壁间隔物；
114i：内部部分；
114p：外围部分；
116：接触件；
118：互连金属层；
120：层间介电层；
123：线；
300：半导体装置；
302：凹槽栅极MOSFET区；
304：非凹槽栅极MOSFET区；
306：LV源极延伸区/LV漏极延伸区；
308a：LV源极区；
308b：LV漏极区；
310：LV栅极介电层；
312：LV栅极；
314：互连金属通孔；
315：LV侧壁间隔物；
318、320：钝化层；
322：电接触垫；
400、500、600、700、800、900、1000、1000a、1000b、1000c、1100、1200、1300、1400、1500、1600、1700：剖视图；
402：凹槽；
502：掩模；
802、802'：硬掩模；
1002、1004、1006：外部侧壁；
1800：方法；
1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828、1830、1832：动作；
h1：深度；
h2：高度；
t1、t2：最大厚度；
w1：最大宽度。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间以使得第一特征与第二特征可以不直接接触的实施例。另外，本公开可能在各个实例中重复附图标记和/或字母。此重复是出于简化和清晰的目的，且本身并不指示所论述的各个实施例和/或配置之间的关系。
另外，本文中为易于描述可使用如“在…下面(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等等空间相对术语，来描述如图中所示出的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向之外，空间相对术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)且本文中所使用的空间相对描述词同样可相应地进行解释。
金属氧化物半导体场效应晶体管(metal oxide semiconductor field-effecttransistor，MOSFET)的栅极结构可通过将栅极介电层沉积在半导体衬底上方来形成。随后，将栅极层沉积在栅极介电层上方，并将栅极层和栅极介电层图案化以形成栅极结构。栅极介电层形成为防止栅极渗漏出现同时允许晶体管仍在所需的电压(称为阈值电压)下接通的厚度。具有高阈值电压的MOSFET通常包含厚栅极介电层，而具有低阈值电压的MOSFET通常包含薄栅极介电层。
在制造期间，多个MOSFET可同时形成于晶片上。一些MOSFET可为例如低压(lowvoltage，LV)装置，而其它MOSFET可为例如中压(medium voltage，MV)装置。制造LV和MV装置的集成甚至更具挑战性，这是因为临界尺寸变得更小(例如小于28纳米)。MV MOSFET利用比LV MOSFET更厚的栅极介电层。在一些情况下，MV装置的特征可在于阈值电压介于大致6伏特与大致32伏特之间的范围内。制造MOSFET利用平坦化工艺(例如化学机械平坦化)，尤其使栅极层平坦化。具有相同厚度的栅极层可同时沉积并图案化于每个MV MOSFET和LVMOSFET上。在使栅极层平坦化时，所得MV栅极具有比所得LV栅极的高度小的高度和可能不足的高度，这是因为MV栅极位于比LV MOSFET的栅极介电层厚的栅极介电层上方。在一些情况下，MV栅极可通过平坦化工艺在LV栅极实现平坦化之前完全去除。因此，可改进与一个晶片上的不同阈值电压相关联的许多MOSFET的制造工艺，以使得可将具有均一厚度的单个栅极层沉积并平坦化以在晶片表面上方形成具有相同高度的栅极结构。
在一些实施例中，本公开涉及一种新的栅极结构和产生可靠MOSFET的对应制造方法。新的栅极结构利用半导体衬底中的凹槽，使栅极介电层形成于凹槽内且栅极形成于栅极介电层上方。侧壁间隔物用于保护栅极介电层免受源极区/漏极区和硅化物层影响。凹槽容纳栅极介电层的不同的厚度且允许在晶片上制造多个MOSFET期间对栅极有更好的高度控制。用以产生新的栅极结构的制造方法通过简化步骤来提高效率且在不影响装置性能的情况下降低成本。利用所公开的栅极结构和制造方法的应用采用具有不同阈值电压且由此具有集成在一个晶片上的不同栅极介电层厚度的装置。此类应用的实例包含功率管理装置、嵌入式快闪存储器(或其它非易失性存储器(non-volatile memory))、图像感测装置以及用以驱动DC电动机的装置。
图1示出形成于衬底102上的示例性MOSFET 100的剖视图，所述衬底如单晶硅衬底、绝缘体上硅衬底或某一其它半导体衬底。衬底内嵌入掺杂区103(例如n型或p型)，所述掺杂区也可称为阱(well)。在一些实施例中，隔离结构104位于掺杂区103的外部边缘附近。隔离结构104可为例如由二氧化硅制成的浅沟槽隔离(shallow-trench isolation，STI)结构。在隔离结构之间的为轻掺杂漏极(lightly doped drain，LDD)区，也称为源极延伸区(source extension region)/漏极延伸区(drain extension region)106。源极延伸区/漏极延伸区106具有不同于掺杂区103的掺杂类型。源极延伸区/漏极延伸区106通过掺杂区103的一部分来间隔开。源极区108a和漏极区108b布置在源极延伸区/漏极延伸区106的外侧上的衬底102的顶部表面下方。源极区108a和漏极区108b具有与源极延伸区/漏极延伸区106相同的掺杂类型且具有比源极延伸区/漏极延伸区106更高的掺杂浓度。
栅极112布置在栅极介电层110上方且布置在源极区108a与漏极区108b之间。栅极介电层110位于衬底102中的凹槽内，以使得栅极介电层110位于衬底102的最顶部表面下方。在一些实施例中，栅极112也布置在凹槽内，如图1所示。因此，栅极112可具有最底部表面和最顶部表面，所述最底部表面位于衬底102的最顶部表面下方，所述最顶部表面位于衬底102的最顶部表面上方。衬底102中的凹槽允许在一个衬底102上同时对具有不同栅极介电层厚度的多个MOSFET进行处理。
侧壁间隔物114包围栅极112的部分。在一些实施例中，侧壁间隔物114的内部部分114i沿栅极112的外部侧壁设置且接触所述外部侧壁，所述外部侧壁位于衬底102的最顶部表面上方。侧壁间隔物114的内部部分114i还覆盖栅极介电层110的顶部表面。侧壁间隔物114的外围部分114p通过侧壁间隔物114的内部部分114i与栅极112的外部侧壁间隔开。侧壁间隔物114通常具有基本上平坦的上表面，所述基本上平坦的上表面与栅极112的上表面共面，这可表示在制造期间侧壁间隔物114和栅极112在一个步骤中被平坦化。侧壁间隔物114具有比栅极介电层110的最大厚度t1更宽的最大宽度w1。因为侧壁间隔物114较宽，所以侧壁间隔物114的内部部分114i覆盖栅极介电层110，并且侧壁间隔物114的外围部分114p覆盖源极延伸区/漏极延伸区106的一部分，以使得在处理期间，栅极介电层110通过源极延伸区/漏极延伸区106的部分来与源极区108a、漏极区108b以及硅化物层109分离。栅极介电层110与源极区108a、漏极区108b以及硅化物层109的分离保护栅极介电层110免于劣化(degradation)。接触件116将源极区108a、漏极区108b以及栅极112耦接到互连金属层118。接触件116和互连金属层118嵌入层间介电(inter-layer dielectric，ILD)层120。硅化物层109促进接触件116与源极区108a/漏极区108b之间的欧姆接触(ohmic contact)。
图2示出具有栅极介电层110的MOSFET 200的剖视图其他的实施例，所述栅极介电层110凹陷衬底102的顶部表面下方。
除了MOSFET 200呈现具有不同高度的侧壁间隔物114之外，MOSFET 200包括与MOSFET 100相同的元件。在一些实施例中，侧壁间隔物114可具有布置在栅极112的最顶部表面上方的顶部表面。栅极112的顶部表面基本上为平面的。此MOSFET 200可表示与先前所描述的MOSFET 100相比不同的制造顺序(尤其为平坦化步骤)。此MOSFET 200中的侧壁间隔物114仍实现其目的，其目的是作为具有比栅极介电层110的最大厚度t1更大的最大宽度w1的侧壁间隔物114。侧壁间隔物114可例如具有介于大致15纳米与大致100纳米之间的范围内的最大宽度w1。栅极介电层110可例如具有介于100埃与200埃之间的范围内的最大厚度t1。侧壁间隔物114具有覆盖栅极介电层110的顶部表面的内部部分(图1的内部部分114i)，并且侧壁间隔物114具有覆盖源极延伸区/漏极延伸区106的顶部表面的外围部分(图1的外围部分114p)，以使得硅化物层109与栅极介电层110间隔开以防止栅极介电层110劣化。在一些实施例中，侧壁间隔物具有如所示出为竖直的内部侧壁，但在其它实施例中，侧壁间隔物的内部侧壁为渐缩的(tapered；参见线123)。
图3示出半导体装置300的其他实施例，所述半导体装置300具有与非凹陷(non-recessed)栅极MOSFET区304相邻的凹陷栅极MOSFET区302。
当与非凹陷栅极MOSFET区304相比时，凹陷栅极MOSFET区302可例如为中压(MV)MOSFET。在将介于大致6伏特到大致32伏特范围内的电压施加到MOSFET时，MV装置可“接通”。由于较高的阈值电压，MV装置相较LV装置包含更厚的栅极介电层。因此，非凹陷栅极MOSFET区304可包括低压(LV)MOSFET，这是因为凹陷栅极MOSFET区302包括栅极介电层110，所述栅极介电层具有大于非凹陷栅极MOSFET区304中的LV栅极介电层310的最大厚度t2的最大厚度t1。栅极介电层110的最大厚度t1可在大致100埃与大致200埃之间的范围内。栅极112的最底部表面低于LV栅极312的最底部表面。然而，栅极112的最顶部表面与LV栅极312的最顶部表面大约为齐平的，这是因为栅极112凹陷以容纳比LV栅极介电层310更厚的栅极介电层110。另外，栅极112和LV栅极312的齐平表面表示栅极112和LV栅极312在制造期间同时被平坦化。通过使栅极112和LV栅极312在一个晶片上同时平坦化，制造更高效。
非凹陷栅极MOSFET区304的LV侧壁间隔物315具有覆盖LV源极延伸区/LV漏极延伸区306的内部部分和外部部分。LV源极延伸区/LV漏极延伸区306可如图3中所描绘布置在LV源极区308a和LV漏极区308b旁侧以及LV侧壁间隔物315下方。在其它实施例(未示出)中，LV源极延伸区/LV漏极延伸区306也可在LV源极区308a和LV漏极区308b下方延伸，与凹陷栅极MOSFET区302中的源极延伸区/漏极延伸区106类似。LV栅极介电层310位于LV侧壁间隔物315旁侧。LV侧壁间隔物315使在LV源极区308a和LV漏极区308b上的硅化物层109与LV栅极介电层310分离。在一些实施例中，LV侧壁间隔物315可具有与侧壁间隔物114相同的最大宽度，表示在制造期间LV侧壁间隔物315与侧壁间隔物114在相同的步骤中形成。在非凹陷栅极MOSFET区304中，LV源极区308a和LV漏极区308b具有最底部表面，所述最底部表面布置在LV栅极介电层310的最底部表面下方，而在凹陷栅极MOSFET区302中，源极区108a和漏极区108b具有最底部表面，所述最底部表面布置在栅极介电层110的最底部表面上方。在一些实施例(未示出)中，LV源极区308a、LV漏极区308b、源极区108a以及漏极区108b可具有到衬底102中的相同深度，表示LV源极区308a、LV漏极区308b、源极区108a以及漏极区108b在制造工艺中的一个步骤期间同时形成。
凹陷栅极MOSFET区302和非凹陷栅极MOSFET区304两者通过接触件116耦接到电接触垫322，所述接触件116耦接到交替的互连金属层118和互连金属通孔314。接触件116可耦接到在LV源极区308a/LV漏极区308b上和在源极区108a/漏极区108b上的硅化物层109。在一些实施例(未示出)中，硅化物层109也可位于栅极112和LV栅极312上。电接触垫322由例如铝和/或铜的导电材料制成。接触件116和互连金属层118嵌入于层间介电(ILD)层120中。电接触垫322由一个或多个钝化层包围以用于保护，所述一个或多个钝化层如钝化层318、钝化层320。
图4到图17示出形成具有MOSFET的集成芯片的方法的一些实施例的剖视图400到剖视图1700。尽管相对于方法描述图4到图17，但应了解，图4到图17中所公开的结构不限于此方法，但取而代之，可单独作为独立于方法的结构。
如剖视图400中所绘示，提供衬底102。在各种实施例中，衬底102可包括任何类型的半导体主体(例如硅/CMOS块体、SiGe、SOI等)以及任何其它类型的半导体材料，所述半导体主体如半导体晶片或晶片上的一个或多个管芯。在一些实施例中，隔离结构104可形成于衬底102内。隔离结构104可通过选择性地刻蚀衬底102以形成沟槽来形成，所述沟槽由衬底102的侧壁限定。随后，用一种或多种介电材料(例如二氧化硅)填充沟槽，从而形成隔离结构104。随后，通过对隔离结构之间的衬底102进行光刻和后续刻蚀到深度h1来形成凹槽402，所述深度介于例如大致700埃与大致1000埃之间的范围内。衬底102随后经历离子植入以在隔离结构104之间形成掺杂区103(例如n型或p型)。
如图5的剖视图500中所绘示，源极延伸区/漏极延伸区106通过使用掩模502形成于隔离结构104与凹槽402的部分之间。掩模502覆盖凹槽402的中心部分且选择性地覆盖隔离结构104。在一些实施例中，掩模502可包括光敏材料(例如光刻胶)，所述光敏材料由旋涂工艺形成且通过光刻工艺来图案化。在其它实施例中，掩模502可包括硬掩模层(例如氮化硅层、碳化硅层等等)。执行离子植入以将源极延伸区/漏极延伸区106掺杂成与掺杂区103相比不同的掺杂类型。举例来说，如果掺杂区103为n型，那么源极延伸区/漏极延伸区106将形成为p型。随后去除掩模502。
如图6的剖视图600中所绘示，随后将连续栅极介电层110'沉积在表面上方以覆盖凹槽402。在一些实施例中，连续栅极介电层110'可包括二氧化硅、高k介电质(例如二氧化铪(hafnium-dioxide)、二氧化锆(zirconium-dioxide))等等。在一些实施例中，连续栅极介电层110'通过热氧化工艺(thermal oxide process)在高温下生长，从而产生与在连续栅极介电层110'由化学气相沉积(CVD)工艺形成时相比孔隙更少且因此更可靠的连续栅极介电层110'。在一些实施例中，连续栅极介电层110'的厚度基本上均一且可介于大致100埃到大致200埃范围内。在其它实施例(未示出)中，凹槽402可具有小于或等于连续栅极介电层110'的厚度的深度(图4的深度h1)，以使得连续栅极介电层110'完全填充凹槽402。在一些实施例中，在连续栅极介电层110'完全填充凹槽402(未示出)时，凹槽402内的连续栅极介电层110'的部分可具有顶部表面，所述顶部表面在衬底102的最顶部表面上方。
如图7的剖视图700中所绘示，在一些实施例中，去除连续栅极介电层110'以使得栅极介电层110仅覆盖凹槽402的侧壁和下表面。去除可通过如化学机械平坦化(chemicalmechanical planarization，CMP)的平坦化工艺来进行，以使得栅极介电层110的最顶部表面与衬底102的最顶部表面相平。在其它实施例中，去除可通过刻蚀(例如在适当位置用光掩模湿式刻蚀或干式刻蚀)来进行。在去除之后，栅极介电层110覆盖凹槽402的所有表面，如图7中所示出。
如图8的剖视图800中所绘示，将导电栅极层112″沉积且填充凹槽402。栅极层112″可通过气相沉积工艺(例如CVD、PE-CVD、PVD或ALD)、溅镀或电镀的方式形成。在一些实施例中，栅极层112″可包括掺杂多晶硅。在一些实施例中，栅极层112″可包括牺牲栅极材料，所述牺牲栅极材料后续用金属栅极材料替换作为替换栅极工艺，所述金属栅极材料如铝、钴、钌(rhuthenium)等等。将硬掩模802'(例如氮化硅层、碳化硅层等等)沉积在栅极层112″上方。在一些实施例(未示出)中，可使栅极层112″平坦化(例如CMP工艺)，以使得后续沉积层(例如硬掩模802')具有平面上表面和平面下表面。
如图9的剖视图900中所绘示，硬掩模802'经历图案化工艺(例如选择性刻蚀之后的光刻)，以使得图案化硬掩模802位于凹槽402上方。
如图10A到图10C的剖视图中所绘示，栅极层112″使用图案化硬掩模802经历刻蚀以形成图案化栅极层112'。刻蚀可为湿式刻蚀或干式刻蚀。因为使图案化栅极层112'在栅极介电层110上方图案化，所以图案化栅极层112'可具有与栅极介电质的内部侧壁对准的外部侧壁(参见图10A的外部侧壁1002)、可具有通过凸缘(ledge)与栅极介电质的内部侧壁间隔开的外部侧壁(参见图10B的外部侧壁1004)、或可具有在栅极介电质上方向外突起的外部侧壁(参见图10C的外部侧壁1006)。
如图11的剖视图1100中所绘示，侧壁间隔物114'形成于图案化硬掩模802和图案化栅极层112'旁侧以及栅极介电层110和源极延伸/漏极延伸106的部分上方。为了形成侧壁间隔物114'，将材料层沉积在结构上方且随后竖直刻蚀以去除材料的基本上水平部分。侧壁间隔物114'的材料可为例如二氧化硅、氮化硅、某一其它介电质或前述的组合。在刻蚀之后，侧壁间隔物114'通常具有弯曲的外部侧壁。侧壁间隔物114'在衬底102处形成为具有最大宽度w1，所述最大宽度w1大于栅极介电层110的最大厚度t1，以使得侧壁间隔物114'覆盖栅极介电层110的顶部表面和源极延伸区/漏极延伸区106的部分。侧壁间隔物114'的最大宽度w1可为例如介于大致15纳米与大致100纳米之间的范围内。
如图12的剖视图1200中所绘示，经由离子植入形成源极区108a和漏极区108b。源极区108a和漏极区108b可由自对准工艺(self-aligned process)形成，其中图案化栅极层112'上方的图案化硬掩模802和侧壁间隔物114'在离子植入期间充当硬掩模。因此，侧壁间隔物114'和隔离结构104具有侧壁，所述侧壁与源极区108a和漏极区108b的外部边缘基本上对准。源极区108a和漏极区108b具有与源极延伸区/漏极延伸区106相同的掺杂类型，并且还具有比源极延伸区/漏极延伸区106更高的掺杂浓度。
如图13的剖视图1300中所绘示，硅化物层109可形成于源极区108a和漏极区108b上方。另外，在一些实施例中，额外硅化物层(未示出)形成于栅极层112'上。硅化物层109可例如为硅化镍、硅化钛、硅化钴、硅化铂、硅化钨或某一其它过渡金属硅化物。在一些实施例中，用于形成硅化物层109的工艺包括沉积覆盖图13的结构的过渡金属层，并且随后加热过渡金属层，如此使所述过渡金属层与所暴露的硅反应以形成硅化物层109。另外，在一些实施例中，所述工艺还包括通过刻蚀来去除过渡金属层的未反应材料。硅化物层109与栅极介电层110间隔开，这是因为侧壁间隔物114'覆盖栅极介电层110的顶部表面和源极延伸区/漏极延伸区106的一部分。如果侧壁间隔物114'不够宽使得硅化物层109接触栅极介电层110，那么栅极介电层110将劣化且未能防止栅极渗漏出现。
如图14的剖视图1400中所绘示，将层间介电(ILD)层120(例如氧化物、低k介电质或超低k介电质)设置于图13的结构上方以覆盖图案化硬掩模802。
如图15的剖视图1500中所绘示，在ILD层120上进行平坦化工艺(例如CMP工艺)以暴露侧壁间隔物114'的顶部和图14的图案化硬掩模802的顶部。取决于CMP的程度，侧壁间隔物可具有圆的上表面或可具有如图15中所示出的平坦化的上表面。随后进行选择性刻蚀以去除图案化硬掩模802。选择性刻蚀可保留具有如所示出的竖直侧壁的侧壁间隔物114'，或者如果例如在选择性刻蚀期间去除侧壁间隔物114'的内部部分，这可在侧壁间隔物114'和图案化硬掩模802由相同材料(例如氮化硅)制成时出现，那么选择性刻蚀可保留具有上部内部侧壁的侧壁间隔物，所述上部内部侧壁如所绘示通过线123形成角度(同时仍保留接触图案化栅极层112'的下部竖直侧壁)。为了在选择性刻蚀期间保护ILD层120，可在ILD层120上方使用另一图案化掩模(例如光掩模(photomask)和/或氮化物硬掩模)(未示出)。
如图16的剖视图1600中所绘示，进行另一任选的平坦化工艺(例如CMP工艺)以使栅极112的顶部表面平坦化。在平坦化工艺之后，栅极112的顶部部分以一高度h2高于衬底102的顶部表面，所述高度h2可测量为在大致0埃到大致200埃之间的范围内。侧壁间隔物114的顶部表面根据平坦化工艺也为平面的。ILD层120的一部分保持不变。在一些情况下，平坦化可停止，如此间隔物的上表面在栅极112的顶部表面上方间隔开，最终产生如图2中所绘示的结构。
如图17的剖视图1700中所绘示，执行后段(back end of line，BEOL)工艺以添加嵌入于额外ILD层120中的接触件116和互连金属层118，以使得MOSFET可耦接到更多装置(例如半导体装置300)。
图18示出用于形成具有凹陷栅极的MOSFET的方法1800的一些实施例的流程图。
虽然方法1800在下文示出且描述为一系列动作或事件，但应了解，不应以限制意义来解释此类动作或事件的所示出的排序。举例来说，除本文中所示出和/或所描述的动作或事件之外，一些动作可与其它动作或事件以不同次序及/或同时出现。另外，可能需要并非所有的所示出动作以实施本文中的描述的一个或多个方面或实施例。另外，本文中所描绘的动作中的一个或多个可以一个或多个单独动作及/或阶段执行。
在动作1802处，隔离结构和掺杂区形成于衬底内。
在动作1804处，执行刻蚀以在衬底中和隔离结构之间形成凹槽。图4示出对应于动作1802和动作1804的一些实施例的剖视图400。
在动作1806处，使用光刻使掩模在隔离结构上方和凹槽的中心图案化。使用掩模进行离子植入以形成源极延伸区/漏极延伸区。图5示出对应于动作1806的一些实施例的剖视图500。
在动作1808处，将连续栅极介电层沉积在凹槽的表面上方。图6示出对应于动作1808的一些实施例的剖视图600。
在动作1810处，平坦化工艺(例如CMP工艺)用于去除衬底的上表面上的连续栅极介电层。图7示出对应于动作1810的一些实施例的剖视图700。
在动作1812处，将栅极材料沉积在凹槽内。
在动作1814处，将硬掩模沉积在栅极材料上方。图8示出对应于动作1812和动作1814的一些实施例的剖视图800。
在动作1816处，使硬掩模图案化，以使图案化硬掩模上覆于凹槽。图9示出对应于动作1816的一些实施例的剖视图900。
在动作1818处，使用图案化硬掩模刻蚀栅极材料以在凹槽内形成图案化栅极。图10A到图10C示出对应于动作1818的一些实施例的剖视图1000a到剖视图1000c。
在动作1820处，形成侧壁间隔物以覆盖图案化栅极和硬掩模的侧面。图11示出对应于动作1820的一些实施例的剖视图1100。
在动作1822处，进行离子植入以形成源极区和漏极区。图12示出对应于动作1822的一些实施例的剖视图1200。
在动作1824处，使过渡金属层沉积且图案化以在源极区和漏极区上方形成硅化物层。图13示出对应于动作1824的一些实施例的剖视图1300。
在动作1826处，将ILD层沉积在衬底和图案化硬掩模上方。图14示出对应于动作1826的一些实施例的剖视图1400。
在动作1828处，执行平坦化工艺(例如CMP工艺)以暴露图案化硬掩模的顶部。随后执行选择性刻蚀以去除图案化硬掩模。图15示出对应于动作1828的一些实施例的剖视图1500。
在动作1830处，再次执行平坦化工艺(例如CMP工艺)以使栅极的顶部表面平坦化。图16示出对应于动作1830的一些实施例的剖视图1600。
在动作1832处，添加的额外ILD层，并使接触件和互连层在源极区/漏极区的硅化物层上和栅极上图案化。图17示出对应于动作1832的一些实施例的剖视图1700。
因此，在一些实施例中，本公开涉及一种半导体装置，所述半导体装置包括位于衬底内的掺杂区。源极区和漏极区布置于掺杂区的相对侧上的衬底内。导电栅极设置于掺杂区上方。栅极介电层设置在源极区与漏极区之间的掺杂区上且使导电栅极与掺杂区分离。栅极介电层的最底部表面位于衬底的最顶部表面下方。第一侧壁间隔物沿导电栅极的第一侧布置且包含第一内部部分和第一外围部分，所述第一内部部分接触导电栅极的第一侧，所述第一外围部分通过第一内部部分与导电栅极的第一侧间隔开。第一内部部分覆盖栅极介电层的第一顶部表面。漏极延伸区布置在第一侧壁间隔物之下且使漏极区与栅极介电层分离。第二侧壁间隔物沿导电栅极的第二侧布置且包含第二内部部分和第二外围部分，所述第二内部部分接触导电栅极的第二侧，所述第二外围部分通过第二内部部分与导电栅极的第二侧间隔开。第二内部部分覆盖栅极介电层的第二顶部表面。源极延伸区布置在第二侧壁间隔物之下且使源极区与栅极介电层分离。
在一些实施例中，所述导电栅极的最底部表面位于所述衬底的所述最顶部表面下方，其中所述导电栅极的最顶部表面位于所述衬底的所述最顶部表面上方。在一些实施例中，所述的半导体装置进一步包括第一硅化物层，位于所述源极区上方且通过所述源极延伸区与所述栅极介电层间隔开以及第二硅化物层，位于所述漏极区上方且通过所述漏极延伸区与所述栅极介电层间隔开。在一些实施例中，所述第一侧壁间隔物及所述第二侧壁间隔物的最顶部表面与所述导电栅极的最顶部表面共面。在一些实施例中，所述源极延伸区及所述漏极延伸区分别在所述源极区及所述漏极区的底部表面下方延伸，其中所述源极延伸区及所述漏极延伸区覆盖所述栅极介电层的最底部表面的部分。在一些实施例中，所述的半导体装置进一步包括低压金属氧化物半导体场效应晶体管，具有在低压栅极介电层上方的低压栅极，其中所述低压栅极介电层的最大厚度小于所述栅极介电层的最大厚度，其中所述低压栅极介电层具有位于所述衬底的所述最顶部表面上方的最顶部表面，其中所述低压栅极具有从所述衬底的所述最顶部表面到所述低压栅极的最顶部表面所测得的第一高度，以及其中所述导电栅极具有从所述衬底的所述最顶部表面到所述导电栅极的最顶部表面所测得的第二高度，所述第二高度与所述第一高度相同。在一些实施例中，所述导电栅极的最底部表面在距沿所述衬底的所述最顶部表面的线的第一距离处，其中所述低压栅极介电层的最底部表面在距沿所述衬底的所述最顶部表面的所述线的第二距离处，所述第二距离小于所述第一距离。在一些实施例中，所述低压金属氧化物半导体场效应晶体管进一步包括低压侧壁间隔物，其中所述低压侧壁间隔物覆盖所述低压栅极介电层的最外侧壁。
在其它实施例中，本公开涉及一种半导体装置。所述半导体装置包含衬底内的掺杂区以及掺杂区内的源极区和漏极区。栅极布置于源极区与漏极区之间且具有最底部表面，所述最底部表面位于衬底的最顶部表面下方。另外，栅极具有最顶部表面，所述最顶部表面位于衬底的最顶部表面上方。栅极介电层布置在栅极下方且使栅极与掺杂区分离。侧壁空间包围栅极的最外表面且覆盖栅极介电层的顶部表面。侧壁间隔物具有大于栅极介电层的最大厚度的最大宽度，以使得源极区和漏极区的内部边缘与栅极介电层的外部边缘间隔开。第一硅化物层和第二硅化物层分别布置在源极区和漏极区上方。另外，第一硅化物层和第二硅化物层与栅极介电层的外部边缘间隔开。
在一些实施例中，所述的半导体装置进一步包括源极延伸区，从所述栅极介电层的底部部分延伸到所述源极区的底部表面，以及漏极延伸区，从所述栅极介电层的底部部分延伸到所述漏极区的底部表面，其中所述掺杂区的一部分使所述源极延伸区与所述漏极延伸区分离。在一些实施例中，所述源极区及所述漏极区分别通过所述源极延伸区及通过所述漏极延伸区与所述栅极介电层的所述外部边缘间隔开。在一些实施例中，所述的半导体装置进一步包括布置在所述栅极上方的第三硅化物层，其中所述第三硅化物层的顶部表面与所述侧壁间隔物的顶部表面共面。在一些实施例中，所述的半导体装置进一步包括低压金属氧化物半导体场效应晶体管，具有在低压栅极介电层上方的低压栅极，其中所述低压栅极介电层的最大厚度小于所述栅极介电层的最大厚度，其中所述低压栅极介电层具有位于所述衬底的所述最顶部表面上方的最顶部表面，其中所述低压栅极具有从所述衬底的所述最顶部表面到所述低压栅极的最顶部表面所测得的第一高度，以及其中所述栅极具有从所述衬底的所述最顶部表面到所述栅极的最顶部表面所测得的第二高度，所述第二高度与所述第一高度相同。在一些实施例中，平行于所述衬底的所述最顶部表面的线与所述栅极相交且与所述低压栅极竖直间隔开。
在另外其它实施例中，本公开涉及一种形成半导体装置的方法。所述方法包含通过将衬底选择性地暴露于第一刻蚀剂来执行第一刻蚀工艺以产生凹槽。凹槽由侧壁和底部表面限定，凹槽的底部表面位于衬底的最顶部表面下方。栅极介电层随后形成于凹槽的侧壁和底部表面上方。将栅极层沉积在衬底上方。栅极层具有中心部分，所述中心部分位于凹槽上方且与栅极介电层接触并包围栅极层的外部部分。通过在栅极层的中心部分上方使用图案化硬掩模来对栅极层执行第二刻蚀工艺以去除栅极层的外部部分。侧壁间隔物沿栅极层的侧壁和在栅极介电层上方形成。侧壁间隔物形成为具有最大宽度，所述最大宽度大于栅极介电层的最大厚度。使用侧壁间隔物作为掩模形成源极区/漏极区，以使得源极区/漏极区的最内边缘与栅极介电层的最外边缘间隔开。随后执行平坦化工艺以去除图案化硬掩模，以使得侧壁间隔物和栅极层的顶部表面基本上为平面的。
在一些实施例中，所述的形成半导体装置的方法进一步包括在所述源极区/漏极区上形成硅化物层，其中所述侧壁间隔物防止所述硅化物层与所述栅极介电层接触。在一些实施例中，所述的形成半导体装置的方法进一步包括在所述栅极层上形成栅极硅化物层，其中所述侧壁间隔物防止所述栅极硅化物层与所述栅极层接触。在一些实施例中，在所述凹槽的所述侧壁及所述底部表面上方形成栅极介电层包含在所述衬底的顶部表面上方形成栅极介电层，以及执行第二平坦化工艺以从所述衬底的最顶部表面去除所述栅极介电层同时保留用所述栅极介电层覆盖所述凹槽。在一些实施例中，所述侧壁间隔物的外部部分上覆于所述衬底的最顶部表面。在一些实施例中，所述栅极介电层填充所述凹槽以使得所述栅极介电层的顶部表面位于所述衬底的最顶部表面上方。
前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可易于使用本公开作为设计或修改用于实施本文中所引入的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种半导体装置，包括：
掺杂区，位于衬底内；
源极区及漏极区，布置于所述掺杂区的相对侧上的所述衬底内；
导电栅极，设置于所述掺杂区上方；
栅极介电层，设置在所述源极区与所述漏极区之间的所述掺杂区上以及使所述导电栅极与所述掺杂区分离，其中所述栅极介电层的最底部表面位于所述衬底的最顶部表面下方；
第一侧壁间隔物，沿所述导电栅极的第一侧布置且包含第一内部部分及第一外围部分，所述第一内部部分接触所述导电栅极的所述第一侧，所述第一外围部分通过所述第一内部部分与所述导电栅极的所述第一侧间隔开，所述第一内部部分覆盖所述栅极介电层的第一顶部表面；
漏极延伸区，布置在所述第一侧壁间隔物之下且使所述漏极区与所述栅极介电层分离；
第二侧壁间隔物，沿所述导电栅极的第二侧布置且包含第二内部部分及第二外围部分，所述第二内部部分接触所述导电栅极的所述第二侧，所述第二外围部分通过所述第二内部部分与所述导电栅极的所述第二侧间隔开，所述第二内部部分覆盖所述栅极介电层的第二顶部表面；以及
源极延伸区，布置在所述第二侧壁间隔物之下且使所述源极区与所述栅极介电层分离。
2.根据权利要求1所述的半导体装置，其中所述导电栅极的最底部表面位于所述衬底的所述最顶部表面下方，其中所述导电栅极的最顶部表面位于所述衬底的所述最顶部表面上方。
3.根据权利要求1所述的半导体装置，进一步包括：
第一硅化物层，位于所述源极区上方且通过所述源极延伸区与所述栅极介电层间隔开；以及
第二硅化物层，位于所述漏极区上方且通过所述漏极延伸区与所述栅极介电层间隔开。
4.一种半导体装置，包括：
掺杂区，位于衬底内；
源极区及漏极区，布置于所述掺杂区的相对侧上；
栅极，布置于所述源极区与所述漏极区之间，其中所述栅极的最底部表面位于所述衬底的最顶部表面下方，其中所述栅极的最顶部表面位于所述衬底的最顶部表面上方；
栅极介电层，位于所述栅极下方，其中所述栅极介电层使所述栅极与所述掺杂区分离；
侧壁间隔物，覆盖所述栅极介电层的顶部表面且包围所述栅极的最外侧壁，其中所述侧壁间隔物具有大于所述栅极介电层的最大厚度的最大宽度以使得所述源极区及所述漏极区的内部边缘与所述栅极介电层的外部边缘间隔开；以及
第一硅化物层及第二硅化物层，分别布置在所述源极区及所述漏极区上方，其中所述第一硅化物层及所述第二硅化物层与所述栅极介电层的所述外部边缘间隔开。
5.根据权利要求4所述的半导体装置，进一步包括：
源极延伸区，从所述栅极介电层的底部部分延伸到所述源极区的底部表面；以及
漏极延伸区，从所述栅极介电层的底部部分延伸到所述漏极区的底部表面，其中所述掺杂区的一部分使所述源极延伸区与所述漏极延伸区分离。
6.根据权利要求4所述的半导体装置，进一步包括：
低压金属氧化物半导体场效应晶体管，具有在低压栅极介电层上方的低压栅极；
其中所述低压栅极介电层的最大厚度小于所述栅极介电层的最大厚度；
其中所述低压栅极介电层具有位于所述衬底的所述最顶部表面上方的最顶部表面；
其中所述低压栅极具有从所述衬底的所述最顶部表面到所述低压栅极的最顶部表面所测得的第一高度；以及
其中所述栅极具有从所述衬底的所述最顶部表面到所述栅极的最顶部表面所测得的第二高度，所述第二高度与所述第一高度相同。
7.一种形成半导体装置的方法，包括：
通过将衬底选择性地暴露于第一刻蚀剂来执行第一刻蚀工艺以产生凹槽，其中所述凹槽由侧壁及底部表面限定，所述凹槽的所述底部表面位于所述衬底的最顶部表面下方；
在所述凹槽的所述侧壁及所述底部表面上方形成栅极介电层；
在所述衬底上方形成栅极层，其中所述栅极层的中心部分位于所述凹槽上方且与所述栅极介电层接触，所述栅极层的所述中心部分由所述栅极层的外部部分包围；
通过使用位于所述栅极层的所述中心部分上方的图案化硬掩模在所述栅极层上执行第二刻蚀工艺以去除所述栅极层的所述外部部分；
沿所述栅极层的侧壁以及在所述栅极介电层上方形成侧壁间隔物，其中所述侧壁间隔物具有大于所述栅极介电层的最大厚度的最大宽度；
使用所述侧壁间隔物作为掩模形成源极区/漏极区，以使得所述源极区/漏极区的最内边缘与所述栅极介电层的最外边缘间隔开；以及
执行平坦化工艺以使得所述侧壁间隔物及所述栅极层的顶部表面基本上为平面的。
8.根据权利要求7所述的形成半导体装置的方法，进一步包括：
在所述源极区/漏极区上形成硅化物层，其中所述侧壁间隔物防止所述硅化物层与所述栅极介电层接触。
9.根据权利要求7所述的形成半导体装置的方法，其中在所述凹槽的所述侧壁及所述底部表面上方形成栅极介电层包含：
在所述衬底的顶部表面上方形成栅极介电层；以及
执行第二平坦化工艺以从所述衬底的最顶部表面去除所述栅极介电层同时保留用所述栅极介电层覆盖所述凹槽。
10.根据权利要求7所述的形成半导体装置的方法，其中所述栅极介电层填充所述凹槽以使得所述栅极介电层的顶部表面位于所述衬底的最顶部表面上方。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521997B2 (en) * 2020-04-16 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-protrusion transfer gate structure
US20220045189A1 (en) * 2020-08-04 2022-02-10 Pakal Technologies, Inc. Insulated trench gates with multiple layers for improved performance of semiconductor devices
US11367494B2 (en) * 2020-08-31 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Memory structure with doping-induced leakage paths

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770934B1 (en) * 2003-04-03 2004-08-03 Powerchip Semiconductor Corp. Flash memory device structure and manufacturing method thereof
US20040166698A1 (en) * 2003-02-26 2004-08-26 Silterra Malaysia Sdn. Bhd. Semiconductor device with dual gate oxides
US20070007571A1 (en) * 2005-07-06 2007-01-11 Richard Lindsay Semiconductor device with a buried gate and method of forming the same
US20090212332A1 (en) * 2008-02-21 2009-08-27 International Business Machines Corporation Field effect transistor with reduced overlap capacitance
CN102110613A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 调整半导体器件阈值电压的方法
US20110156136A1 (en) * 2009-12-28 2011-06-30 Sony Corporation Semiconductor component and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4400842C2 (de) * 1994-01-13 1998-03-26 Gold Star Electronics MOS Transistor und Verfahren zu seiner Herstellung
US6956263B1 (en) * 1999-12-28 2005-10-18 Intel Corporation Field effect transistor structure with self-aligned raised source/drain extensions
US6930030B2 (en) * 2003-06-03 2005-08-16 International Business Machines Corporation Method of forming an electronic device on a recess in the surface of a thin film of silicon etched to a precise thickness
KR100614240B1 (ko) * 2004-06-10 2006-08-18 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
TW200849404A (en) * 2007-06-12 2008-12-16 Promos Technologies Inc Method for forming semiconductor device
US8791790B2 (en) * 2009-02-10 2014-07-29 Yikes Llc System and method for accessing a structure using a mobile device
US8815660B2 (en) * 2010-02-05 2014-08-26 International Business Machines Corporation Structure and method for reducing floating body effect of SOI MOSFETs
US20140103455A1 (en) * 2012-10-17 2014-04-17 International Business Machines Corporation FET Devices with Oxide Spacers
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9425103B2 (en) * 2014-12-04 2016-08-23 Globalfoundries Inc. Methods of using a metal protection layer to form replacement gate structures for semiconductor devices
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
US10224407B2 (en) * 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
US11335778B2 (en) * 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166698A1 (en) * 2003-02-26 2004-08-26 Silterra Malaysia Sdn. Bhd. Semiconductor device with dual gate oxides
US6770934B1 (en) * 2003-04-03 2004-08-03 Powerchip Semiconductor Corp. Flash memory device structure and manufacturing method thereof
US20070007571A1 (en) * 2005-07-06 2007-01-11 Richard Lindsay Semiconductor device with a buried gate and method of forming the same
US20090212332A1 (en) * 2008-02-21 2009-08-27 International Business Machines Corporation Field effect transistor with reduced overlap capacitance
US20110156136A1 (en) * 2009-12-28 2011-06-30 Sony Corporation Semiconductor component and manufacturing method thereof
CN102110613A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 调整半导体器件阈值电压的方法

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