CN103383944B - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置。在被集电极电极（18）与半导体衬底（1）夹着的区域存在有空洞区域（4）的部分和没有空洞区域的部分。在未形成有空洞区域的半导体衬底（1）的部分与集电极电极（18）之间形成有利用绝缘膜（2）、绝缘膜（20）以及绝缘膜（17）进行电隔离的浮置硅层（21）。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及应用了SOI衬底的半导体装置。
背景技术
在用于使感应电动机等负载工作的逆变器电路中，作为开关元件，例如应用横型的绝缘栅型双极晶体管（LIGBT：LateralInsulatedGateBipolarTransistor）。在这种半导体装置中，作为形成n沟道型的LIGBT的衬底，应用SOI（SiliconOnInsulator：绝缘体上硅）衬底。在SOI衬底中，在半导体衬底的主表面上隔着绝缘膜而形成有N－半导体层。
在N－半导体层，从其表面到规定的深度形成有第一P型杂质区域。以从侧面和下方包围该第一P型杂质区域的方式形成有第一N型杂质区域。以与第一P型杂质区域的表面接触的方式形成有集电极电极。在位于集电极电极的正下方的N－半导体层与半导体衬底之间的部分形成有空洞区域。
在与第一N型杂质区域隔开距离的N－半导体层的规定区域，从其表面到规定的深度形成有第二N型杂质区域。以从侧面和下方包围该第二N型杂质区域的方式形成有第二P型杂质区域。在被第二N型杂质区域和N－半导体层夹着的第二P型杂质区域的部分的表面上，隔着栅极绝缘膜形成有栅极电极。此外，以与第二P型杂质区域的表面和第二N型杂质区域的表面接触的方式形成有发射极电极。由发射极电极、集电极电极以及栅极电极构成LIGBT的各电极。
在半导体装置为截止（OFF）的状态下，耗尽层主要从第二P型杂质区域与N－半导体层的界面朝向N－半导体层扩大。此时，通过对N－半导体层的杂质浓度和厚度进行调整，从而能使N－半导体层的整体耗尽，并且在N－半导体层的表面处的电场大体上均匀的状态下得到最大的耐压。
在该状态下，当使发射极（电极）与集电极（电极）的距离（间隔）扩大时，最终由于集电极（电极）正下方的N－半导体层的部分处的电场的集中而限制整体的耐压。此外，虽然使第一N型杂质区域和集电极电极朝向有发射极电极的一侧延伸在IGBT的基本工作中是不需要的，但是有在截止状态下抑制在N－半导体层的表面附近的耗尽层延伸的效果。
在N－半导体层与半导体衬底之间的部分形成空洞区域的结构是用于提高耐压的结构，例如在专利文献1（专利第2739018号公报）、专利文献2（日本特开2006–148017号公报）以及专利文献3（日本特开2006–173204号公报）中提出了该结构。在半导体衬底（硅）、绝缘膜（硅氧化膜）以及空洞区域的层叠结构中，电场强度之比相当于介电常数之比的倒数。在此，因为N－半导体层（硅）、绝缘膜（硅氧化膜）以及空洞区域的介电常数之比大体上为12︰4︰1，所以能将空洞区域处的电压降设定得较大，相应地能使N－半导体层的部分处的电压降变小。由此，能使N－半导体层的部分处的电场缓和来抑制耗尽层的延伸，其结果是能使半导体装置的耐压提升。
然而，在以往的半导体装置中存在以下那样的问题。如上所述，空洞区域能在不对LIGBT等半导体元件的电特性造成影响的情况下对半导体装置的高耐压化做出贡献，另一方面使半导体装置的机械强度降低。因而，可能由于例如在对作为半导体装置的封装（package）的电极进行引线接合（wirebonding）或利用树脂密封进行封装时的应力等而破坏半导体装置。
发明内容
本发明是在这样的开发环节中完成的，其目的在于提供一种在保持高耐压的同时抑制机械强度的降低的半导体装置。
本发明提供一种半导体装置，具备：半导体衬底、第一绝缘膜、规定的导电型的半导体层、第二绝缘膜以及第一电极。半导体衬底具有主表面并且被施加接地电压。第一绝缘膜以覆盖半导体衬底的主表面的方式形成。半导体层以覆盖第一绝缘膜的方式形成。第二绝缘膜以覆盖半导体层的方式形成。第一电极以覆盖第二绝缘膜的规定区域的方式形成并且被施加比接地电压高的规定的电压。在被第一电极与半导体衬底夹着的区域，有在半导体衬底与第一绝缘膜之间形成有空洞的区域和在半导体衬底与第一绝缘膜之间未形成有空洞的区域。在位于形成有空洞的区域的正上方的半导体层的部分形成有与第一电极电连接并形成有规定的半导体元件的元件形成区域。在位于未形成有空洞的区域的半导体衬底的部分与第一电极之间形成有电场缓和区域。在电场缓和区域中，形成有在被施加到第一电极的规定的电压与被施加到半导体衬底的接地电压之间串联连接的多个电容器。
根据本发明的半导体装置，能在保持高耐压的同时抑制机械强度的降低。
根据与附图相关联地进行理解的本发明相关的以下详细的说明，本发明的上述以及其它目的、特征、方面以及优点变得清楚明白。
附图说明
图1是本发明实施方式1的半导体装置的剖面图。
图2是比较例的半导体装置的剖面图。
图3是用于对实施方式1中的半导体装置中的电场缓和的效果进行说明的部分剖面图。
图4是本发明实施方式2的半导体装置的部分剖面图。
图5是用于对实施方式2中的半导体装置中的电场缓和的效果进行说明的部分剖面图。
图6是本发明实施方式3的半导体装置的部分剖面图。
图7是用于对实施方式3中的半导体装置中的电场缓和的效果进行说明的部分剖面图。
图8是本发明实施方式4的半导体装置的部分剖面图。
图9是用于对实施方式4中的半导体装置中的电场缓和的效果进行说明的部分剖面图。
图10是本发明实施方式5的半导体装置的部分剖面图。
图11是用于对实施方式5中的半导体装置中的电场缓和的效果进行说明的部分剖面图。
图12是示出本发明实施方式6的半导体装置中的第一例的半导体装置的部分剖面图。
图13是示出实施方式6中的第二例的半导体装置的部分剖面图。
图14是示出实施方式6中的第三例的半导体装置的部分剖面图。
图15是示出实施方式6中的第四例的半导体装置的部分剖面图。
图16是示出实施方式6中的第五例的半导体装置的部分剖面图。
图17是示出本发明实施方式7的半导体装置中的第一例的半导体装置的部分剖面图。
图18是示出实施方式7中的第二例的半导体装置的部分剖面图。
图19是示出实施方式7中的第三例的半导体装置的部分剖面图。
图20是示出实施方式7中的第四例的半导体装置的部分剖面图。
图21是示出实施方式7中的第五例的半导体装置的部分剖面图。
图22是示出本发明实施方式8的半导体装置中的第一例的半导体装置的部分剖面图。
图23是示出实施方式8中的第二例的半导体装置的部分剖面图。
图24是示出实施方式8中的第三例的半导体装置的部分剖面图。
图25是示出实施方式8中的第四例的半导体装置的部分剖面图。
图26是示出实施方式8中的第五例的半导体装置的部分剖面图。
图27是示出本发明实施方式9的半导体装置中的第一例的半导体装置的部分剖面图。
图28是示出实施方式9中的第二例的半导体装置的部分剖面图。
图29是示出实施方式9中的第三例的半导体装置的部分剖面图。
图30是示出实施方式9中的第四例的半导体装置的部分剖面图。
图31是示出实施方式9中的第五例的半导体装置的部分剖面图。
图32是示出本发明的各实施方式中的空洞区域的配置结构的第一部分剖面图。
图33是示出本发明的各实施方式中的空洞区域的配置结构的第二部分剖面图。
图34是示出本发明的各实施方式中的空洞区域的配置结构的第三部分剖面图。
具体实施方式
实施方式1
在此，作为在SOI衬底形成的半导体元件SE1（参照图1），举出n沟道型的横型的IGBT（LIGBT）为例，对其第一例进行说明。
如图1所示，在半导体装置SD中，半导体元件SE1采用相对于线段S1对称的剖面结构。首先，作为SOI衬底，使用在半导体衬底1的主表面上隔着被称为BOX（BuriedOxide：掩埋氧化物）层的绝缘膜2形成有规定厚度的N－半导体层3的SOI衬底SUB。在此，将被绝缘膜25包围并与其它隔离的区域称为N－半导体层3a。此外，半导体衬底意味着硅衬底，只要没有特别说明，绝缘膜意味着硅氧化膜。
如后面所述，在半导体衬底1与N－半导体层3a之间，在规定位置形成有空洞区域4。在N－半导体层3a中的规定区域，从N－半导体层3a的表面到规定的深度形成有作为集电极的P型杂质区域11。以从侧面和下方包围该P型杂质区域11的方式，从N－半导体层3a的表面到比P型杂质区域11深的区域，形成有作为缓冲区域的N型杂质区域12。
在从N型杂质区域12隔开距离的N－半导体层3a的部分，从N－半导体层3a的表面到规定的深度形成有作为发射极的N型杂质区域13。以从侧面和下方包围该N型杂质区域13的方式，从N－半导体层3a的表面到比N型杂质区域13深的区域，形成有作为主体（body）（基极）的P型杂质区域14。至少在被N型杂质区域13和N－半导体层3a夹着的位于集电极侧的P型杂质区域14的部分的表面上，隔着栅极绝缘膜15形成有例如由多晶硅膜构成的栅极电极16。
以覆盖包括该栅极电极16的N－半导体层3a的表面的方式，形成有作为层间绝缘膜的绝缘膜17。在绝缘膜17的表面的规定区域形成有经由形成于绝缘膜17的开口部与P型杂质区域11接触的由金属膜构成的集电极电极18。此外，在绝缘膜17的表面形成有经由形成于绝缘膜17的其它开口部与N型杂质区域13和P型杂质区域14接触的由金属膜构成的发射极电极19。
在本半导体装置SD中，在被集电极电极18和半导体衬底1夹着的区域，存在有空洞区域4的部分和没有空洞区域的部分。因此，空洞区域4以不是与集电极电极18的整体相向、而是与集电极电极18部分地相向的方式形成。具体地说，在集电极电极18的中央部的正下方未形成有空洞区域。另外，空洞区域4内填充有大气或者为真空。
在未形成有空洞区域4的半导体衬底1的部分与集电极电极18之间，形成有通过绝缘膜2、绝缘膜20以及绝缘膜17而被电隔离的浮置硅层21（N－半导体层3）。利用绝缘膜2、20、17以及浮置硅层21使未形成有空洞区域的半导体衬底1的部分与集电极电极18之间的电场缓和，由此，绝缘膜2、20、17以及浮置硅层21作为电场缓和区域发挥功能。像这样，本半导体装置SD采用在被集电极电极18和半导体衬底1夹着的区域的一部分不配置空洞区域的结构。
接着，对上述的半导体装置SD中的半导体元件SE1（n沟道型的LIGBT）的工作进行说明。首先，对栅极电极16施加比规定的阈值电压高的电压，由此，在位于栅极电极16的正下方的P型杂质区域14的表面部分形成n型的沟道。当沟道被形成时，从发射极电极19经N型杂质区域13和沟道向N－半导体层3a注入电子，另一方面，从集电极电极18经P型杂质区域11向N－半导体层3a注入空穴（hole）。由此，N－半导体层3a的电阻值由于电导率调制（conductivitymodulation）而下降，成为从集电极侧朝向发射极侧流过电流的状态（导通状态）。
另一方面，当对栅极电极16施加比阈值电压低的电压时，形成于P型杂质区域14的沟道消失。当沟道消失时，向N－半导体层3a的电子注入停止，蓄积于N－半导体层3a的电子和空穴通过复合而消失、或者通过向发射极电极19或集电极电极18排出而消失，最终成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，采用在被集电极电极18和半导体衬底1夹着的区域的一部分不配置空洞区域的结构。由此，能在确保半导体装置SD的耐压的同时抑制机械强度降低。关于此，交叉比较例进行说明。
在比较例的半导体装置中，除了在被集电极电极和半导体衬底夹着的区域以与集电极电极的整体相向的方式形成有空洞区域并且未形成有电场缓和区域的方面之外，实质上与图1所示的半导体装置的结构相同。如图2所示，使用使绝缘膜102介于半导体衬底101和N－半导体层103之间的SOI衬底SUB。在N－半导体层103形成有被绝缘膜125包围并与其它隔离的N－半导体层103a。在N－半导体层103a中的规定区域，从N－半导体层103a的表面到规定的深度形成有P型杂质区域111。以从侧面和下方包围该P型杂质区域111的方式，从N－半导体层103a的表面到比P型杂质区域111深的区域形成有N型杂质区域112。
在从N型杂质区域112隔开距离的N－半导体层103a的部分，从N－半导体层103a的表面到规定的深度形成有N型杂质区域113。以从侧面和下方包围该N型杂质区域113的方式，从N－半导体层103a的表面到比N型杂质区域113深的区域形成有P型杂质区域114。在被N型杂质区域113和N－半导体层103a夹着的P型杂质区域114的部分的表面上，隔着栅极绝缘膜115形成有栅极电极116。
以覆盖该栅极电极116的方式形成有绝缘膜117。在绝缘膜117的表面的规定区域，形成有经由形成于绝缘膜117的开口部与P型杂质区域111接触的集电极电极118。此外，在绝缘膜117的表面形成有经由形成于绝缘膜117的其它开口部与N型杂质区域113和P型杂质区域114接触的发射极电极119。
在比较例的半导体装置中，对栅极电极116施加比规定的阈值电压高的电压，由此，向N－半导体层103a注入电子和空穴，N－半导体层103a的电阻值由于电导率调制而下降，成为从集电极侧朝向发射极侧流过电流的状态（导通状态）。
另一方面，对栅极电极116施加比阈值电压低的电压，由此，向N－半导体层103a的电子注入停止，蓄积于N－半导体层103a的电子和空穴通过复合而消失、或者通过向发射极电极119或集电极电极118排出而消失，成为电流被切断的状态（截止状态）。
在半导体装置（LIGBT）为截止的状态下，成为对发射极电极119施加接地电位（0V）并且对集电极电极118施加例如约1000V左右的电压的状态，N－半导体层103a的大致整个区域被耗尽。由于N－半导体层103a大致被耗尽而导致特别是在位于集电极电极118的正下方的N－半导体层103a的部分与绝缘膜102的界面处的电场变强。因此，为了提高耐压，基于以下的理由，像比较例那样采用在集电极电极118的正下方设置有空洞区域104的结构。
在比较例的半导体装置中，在被集电极电极118和半导体衬底101夹着的区域，以与集电极电极118的整体相向的方式形成有空洞区域104。N－半导体层103a（硅）、绝缘膜102（硅氧化膜）以及空洞区域104的层叠结构中的电场强度之比相当于介电常数之比的倒数。在此，N－半导体层103a（硅）、绝缘膜（硅氧化膜）以及空洞区域的介电常数之比大体上为12︰4︰1。因此，电场强度之比为1︰3︰12，能够与可使空洞区域104处的电压降变大的量相应地使N－半导体层103a的部分处的电压降变小。由此，能使N－半导体层103a的部分处的电场缓和。
然而，在比较例的半导体装置中，为了以与集电极电极118的整体相向的方式形成有空洞区域104，存在机械强度降低的可能性。因而，在引线接合、树脂密封等时，存在半导体装置被所施加的力破坏的可能性。
与比较例相对地，在上述的半导体装置SD中，在被集电极电极18和半导体衬底1夹着的区域，以与集电极电极18部分地相向的方式形成有空洞区域4。在集电极电极18的正下方处的未形成有空洞区域的半导体衬底1的部分与集电极电极18之间形成有电场缓和区域ER。
如图3所示，在截止状态下，在被施加例如1000V左右的高电压的集电极电极18（或P型杂质区域11）与被固定于接地电位的半导体衬底1之间的电场中，能够与可利用空洞区域4使电压降（相当于面积DP1）充分变大的量相应地使N－半导体层3a处的电压降（相当于面积DP2）变小。由此，能使在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场缓和。另外，图3所示的电场分布图是沿着通过空洞区域4的大致中央附近的纵向线段（未图示）的理想的分布图。
另一方面，在没有空洞区域4的半导体衬底1与集电极电极18之间的区域，利用绝缘膜2、20、17以及浮置硅层21形成有电场缓和区域ER。被电隔离的浮置硅层21介于绝缘膜2与绝缘膜17之间，由此，在电场缓和区域中，成为如下结构：利用半导体衬底（电极）1、绝缘膜（电介质）2以及浮置硅层（电极）21得到的电容器C1V与利用浮置硅层（电极）21、绝缘膜（电介质）17以及集电极电极（电极）18得到的电容器C2V串联连接。
由此，被施加1000V左右的高电压的集电极电压18和被固定于接地电位的半导体衬底1的电压被分割为由电容器C1V造成的电压降和由电容器C2V造成的电压降，纵向的电场被缓和。
在此，在对集电极电极18施加1000V左右的高电压的情况下，通过对绝缘膜17和绝缘膜2的电容（介电常数、膜厚等）进行调整，从而浮置硅层21的电压成为例如500V。于是，在通常应用热氧化膜的绝缘膜2中，只要膜厚为约1.5μm左右，就能确保500V的耐压。此外，在应用CVD（ChemicalVaporDeposition：化学气相沉积）氧化膜的绝缘膜17中，只要膜厚为约5μm左右，就能确保500V的耐压，而且，能在不会提高生产成本的情况下形成。由此，未形成有空洞区域的半导体衬底1的部分与集电极电极18之间的电场被缓和，确保耐压。
这样，在上述的半导体装置SD中，在被集电极电极18和半导体衬底1夹着的区域，以与集电极电极18部分地相向的方式形成空洞区域4，另一方面，以伴随电场缓和区域ER的方式设置未形成空洞区域的区域，由此，与以与集电极电极的整体相向的方式形成有空洞区域的半导体装置（比较例）相比较，能在确保耐压的同时抑制半导体装置SD的机械强度的降低。特别地，在对集电极电极18直接接合引线那样的情况下，能防止半导体装置SD受到损伤。
实施方式2
在此，作为在SOI衬底形成的半导体元件SE1（参照图4），举出n沟道型的横型的IGBT（LIGBT）为例，对其第二例进行说明。另外，在以下的各实施方式中，为了简化附图，作为半导体装置的结构，根据半导体元件的对称性示出线段S1（参照图1的框A）的右半部分的区域。
在上述的半导体装置（参照图1）中，在半导体元件（n沟道型的LIGBT）SE1为截止的状态下，N－半导体层3a处的绝缘膜20侧的部分被耗尽。因而，可以说N－半导体层3a与浮置硅层21之间的电场比集电极电极18与半导体衬底1之间的电场弱。然而，虽说电场弱，但是当使N－半导体层3a与浮置硅层21绝缘的绝缘膜20的膜厚变薄时，需要确保N－半导体层3a与浮置硅层21之间的耐压。第二例是其对策的一个例子。
如图4所示，在本半导体装置SD的电场缓和区域ER中，在N－半导体层3相互隔开间隔地形成有从N－半导体层3的表面到达绝缘膜2的绝缘膜20a、20b、20c。由N－半导体层3的部分构成的被电隔离的浮置硅层21a位于绝缘膜20a与绝缘膜20b之间。此外，由N－半导体层3的部分构成的被电隔离的浮置硅层21b位于绝缘膜20b与绝缘膜20c之间。
另外，关于除此以外的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
在上述的半导体装置SD中的半导体元件SE1（n沟道型的LIGBT）中，通过对栅极电极16施加比规定的阈值电压高的电压，从而向N－半导体层3a注入电子和空穴，N－半导体层3a的电阻值由于电导率调制而下降，成为从集电极侧朝向发射极侧流过电流的状态（导通状态）。
另一方面，通过对栅极电极16施加比阈值电压低的电压，从而向N－半导体层3a的电子注入停止，蓄积于N－半导体层3a的电子和空穴通过复合而消失、或者通过向发射极电极19或集电极电极18排出而消失，最终成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，在半导体元件SE1（n沟道型的LIGBT）为截止的状态下，成为对发射极电极19施加接地电位并且对集电极电极18施加例如约1000V左右的电压的状态，N－半导体层3a的大致整个区域被耗尽。此时，像已经说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与集电极电极18之间的区域，除了绝缘膜2、17以及浮置硅层21以外，还利用绝缘膜20a、20b、20c以及浮置硅层21a、21b形成有电场缓和区域ER。
因而，如图5所示，在电场缓和区域ER中，除了电容器C1V与电容器C2V串联连接的结构以外，还成为以下结构：利用N－半导体层（电极）3a、绝缘膜（电介质）20a以及浮置硅层（电极）21a得到的电容器C1H，利用浮置硅层（电极）21a、绝缘膜（电介质）20b以及浮置硅层（电极）21b得到的电容器C2H，利用浮置硅层（电极）21b、绝缘膜（电介质）20c以及浮置硅层（电极）21得到的电容器C3H串联连接。
由此，被施加1000V左右的高电压的集电极电极18（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降以及由电容器C3H造成的电压降，横向的电场被缓和。
在此，在对集电极电极18施加1000V左右的高电压的情况下，通过对绝缘膜17和绝缘膜2的电容（介电常数、膜厚等）进行调整，从而浮置硅层21的电压成为例如500V。如上所述，在应用了CVD氧化膜的绝缘膜中，只要其膜厚为约5μm左右，就能确保500V的耐压。
于是，在电容器C1H、电容器C2H、电容器C3H串联连接的结构中，利用约5μm的三分之一的膜厚（约1.7μm）作为绝缘膜20a、20b、20c的各自的厚度，能确保500V的耐压。由此，在确保相同的耐压的情况下，能谋求生产成本的削减。即，在N－半导体层3a隔开间隔地形成三个相当于膜厚的宽度约1.7μm的开口部并填充绝缘膜的情况与形成宽度约5μm的开口部并填充绝缘膜的情况相比，应堆积的绝缘膜的膜厚更薄。
此外，在分别形成相同膜厚的绝缘膜的情况下，形成三层绝缘膜20a、20b、20c的情况与形成一层绝缘膜的情况相比，耐压提升。另外，像已经说明的那样，纵向的电场被串联连接的电容器C1V和电容器C2V缓和。
这样，在上述的半导体装置SD中，在被集电极电极18和半导体衬底1夹着的区域，以与集电极电极18部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与集电极电极的整体相向的方式形成有空洞区域的半导体装置（比较例）相比较，能在确保纵向和横向的耐压的同时抑制半导体装置SD的机械强度的降低。
实施方式3
在此，作为在SOI衬底形成的半导体元件SE1（参照图6），举出n沟道型的横型的IGBT（LIGBT）为例，对其第三例进行说明。第三例是与上述的例子同样地用于确保N－半导体层3a与浮置硅层21之间的耐压的对策的另一例子。
在本半导体装置的电场缓和区域ER中，利用用于将LIGBT等半导体元件与其它的半导体元件电隔离的沟槽（trench）隔离结构。如图6所示，以覆盖从N－半导体层3的表面到达绝缘膜2的沟槽的侧壁的方式形成有绝缘膜20a、20b，进而，以填充该沟槽的方式形成有分别被电隔离的多晶硅膜22a、22b。
此外，由N－半导体层3的部分构成的被电隔离的浮置硅层21a位于沟槽与沟槽之间。另外，关于除此以外的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
在上述的半导体装置SD中的半导体元件SE1（n沟道型的LIGBT）中，通过对栅极电极16施加比规定的阈值电压高的电压，从而向N－半导体层3a注入电子和空穴，N－半导体层3a的电阻值由于电导率调制而下降，成为从集电极侧朝向发射极侧流过电流的状态（导通状态）。
另一方面，通过对栅极电极16施加比阈值电压低的电压，从而向N－半导体层3a的电子注入停止，蓄积于N－半导体层3a的电子和空穴通过复合而消失、或者通过向发射极电极19或集电极电极18排出而消失，最终成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，在半导体元件SE1（n沟道型的LIGBT）为截止的状态下，成为对发射极电极19施加接地电位并且对集电极电极18施加例如约1000V左右的电压的状态，N－半导体层3a的大致整个区域被耗尽。此时，像已经说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与集电极电极18之间的区域，除了绝缘膜2、17以及浮置硅层21以外，还利用被填充到沟槽的绝缘膜20a（20b）以及多晶硅膜22a（22b）形成有电场缓和区域ER。
因而，如图7所示，在电场缓和区域ER中，除了电容器C1V与电容器C2V串联连接的结构以外，还成为以下结构：利用N－半导体层（电极）3a、绝缘膜（电介质）20a以及多晶硅膜（电极）22a得到的电容器C1H，利用多晶硅膜（电极）22a、绝缘膜（电介质）20a以及浮置硅层（电极）21a得到的电容器C2H，利用浮置硅层（电极）21a、绝缘膜（电介质）20b以及多晶硅膜（电极）22b得到的电容器C3H，利用多晶硅膜（电极）22b、绝缘膜（电介质）20b以及浮置硅层（电极）21得到的电容器C4H串联连接。
由此，被施加1000V左右的高电压的集电极电极18（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降、由电容器C3H造成的电压降以及由电容器C4H造成的电压降。其结果是，在半导体装置SD中，特别是横向的电场被缓和。而且，通过在形成用于将半导体元件电隔离的沟槽隔离结构时同时形成，从而能在不会增加工序数的情况下形成电场缓和区域ER。
这样，在上述的半导体装置SD中，在被集电极电极18和半导体衬底1夹着的区域，以与集电极电极18部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与集电极电极的整体相向的方式形成有空洞区域的半导体装置（比较例）相比较，能在确保纵向和横向的耐压的同时抑制半导体装置SD的机械强度的降低。
实施方式4
在此，作为在SOI衬底形成的半导体元件SE1（参照图8），举出n沟道型的横型的IGBT（LIGBT）为例，对其第四例进行说明。
如图8所示，在本半导体装置SD中，在绝缘膜17中形成有被电隔离的多晶硅膜22c。另外，关于除此以外的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
在上述的半导体装置SD中的半导体元件SE1（n沟道型的LIGBT）中，通过对栅极电极16施加比规定的阈值电压高的电压，从而向N－半导体层3a注入电子和空穴，N－半导体层3a的电阻值由于电导率调制而下降，成为从集电极侧朝向发射极侧流过电流的状态（导通状态）。
另一方面，通过对栅极电极16施加比阈值电压低的电压，从而向N－半导体层3a的电子注入停止，蓄积于N－半导体层3a的电子和空穴通过复合而消失、或者通过向发射极电极19或集电极电极18排出而消失，最终成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，在半导体元件SE1（n沟道型的LIGBT）为截止的状态下，成为对发射极电极19施加接地电位并且对集电极电极18施加例如约1000V左右的电压的状态，N－半导体层3a的大致整个区域被耗尽。此时，像已经说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与集电极电极18之间的区域，除了绝缘膜2、20、17以及浮置硅层21以外，还利用形成于绝缘膜17中的多晶硅膜22c形成有电场缓和区域ER。
因而，如图9所示，在电场缓和区域ER中，成为以下结构：除了电容器C1V以外，利用浮置硅层（电极）21、绝缘膜（电介质）17以及多晶硅膜（电极）22c得到的电容器C2V与利用多晶硅膜（电极）22c、绝缘膜（电介质）17以及集电极电极（电极）18得到的电容器C3V串联连接。
由此，被施加1000V左右的高电压的集电极电极18和未形成有空洞区域的半导体衬底1的部分之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降以及由电容器C3V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。而且，通过在形成LIGBT的栅极电极16时同时形成多晶硅膜22c，从而能在不会增加工序数的情况下形成电场缓和区域ER。
这样，在上述的半导体装置SD中，在被集电极电极18和半导体衬底1夹着的区域，以与集电极电极18部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与集电极电极的整体相向的方式形成有空洞区域的半导体装置（比较例）相比较，特别是能在确保纵向的耐压的同时抑制半导体装置SD的机械强度的降低。
实施方式5
在此，作为在SOI衬底形成的半导体元件SE1（参照图10），举出n沟道型的横型的IGBT（LIGBT）为例，对其第五例进行说明。
如图10所示，在本半导体装置SD中，在绝缘膜17中形成有被电隔离的多晶硅膜22c。进而，在绝缘膜17与浮置硅层21之间形成有绝缘膜23，在该绝缘膜23中形成有被电隔离的多晶硅膜22d。另外，关于除此以外的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
在上述的半导体装置SD中的半导体元件SE1（n沟道型的LIGBT）中，通过对栅极电极16施加比规定的阈值电压高的电压，从而向N－半导体层3a注入电子和空穴，N－半导体层3a的电阻值由于电导率调制而下降，成为从集电极侧朝向发射极侧流过电流的状态（导通状态）。
另一方面，通过对栅极电极16施加比阈值电压低的电压，从而向N－半导体层3a的电子注入停止，蓄积于N－半导体层3a的电子和空穴通过复合而消失、或者通过向发射极电极19或集电极电极18排出而消失，最终成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，在半导体元件SE1（n沟道型的LIGBT）为截止的状态下，成为对发射极电极19施加接地电位并且对集电极电极18施加例如约1000V左右的电压的状态，N－半导体层3a的大致整个区域被耗尽。此时，像已经说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与集电极电极18之间的区域，除了绝缘膜2、20、17以及浮置硅层21以外，还利用形成于绝缘膜17中的多晶硅膜22c、绝缘膜23以及形成于该绝缘膜23中的多晶硅膜22d形成有电场缓和区域ER。
因而，如图11所示，在电场缓和区域ER中，成为以下结构：除了电容器C1V以外，利用浮置硅层（电极）21、绝缘膜（电介质）23以及多晶硅膜（电极）22d得到的电容器C2V、利用多晶硅膜（电极）22d、绝缘膜（电介质）23、17以及多晶硅膜（电极）22c得到的电容器C3V、利用多晶硅膜（电极）22c、绝缘膜（电介质）17以及集电极电极（电极）18得到的电容器C4V串联连接。
由此，被施加1000V左右的高电压的集电极电极18和未形成有空洞区域的半导体衬底1的部分之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降、由电容器C3V造成的电压降以及由电容器C4V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。
这样，在上述的半导体装置SD中，在被集电极电极18和半导体衬底1夹着的区域，以与集电极电极18部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与集电极电极的整体相向的方式形成有空洞区域的半导体装置（比较例）相比较，特别是能在确保纵向的耐压的同时抑制半导体装置SD的机械强度的降低。
实施方式6
在此，作为在SOI衬底形成的半导体元件SE2（参照图12～图16），举出n沟道型的横型的DMOS（LDMOS：LateralDoublediffusedMetalOxideSemiconductor：横向双扩散金属氧化物半导体）为例进行说明。
（第一例）
如图12所示，在位于N－半导体层3的规定区域的部分（N－半导体层3a）中，从N－半导体层3a的表面到规定的深度形成有作为漏极的N型杂质区域31。在从N型杂质区域31隔开距离的N－半导体层3a的部分，从N－半导体层3a的表面到规定的深度形成有作为源极的N型杂质区域32。
以从侧面和下方包围该N型杂质区域32的方式，从N－半导体层3a的表面到比N型杂质区域32深的区域，形成有作为主体（基极）的P型杂质区域33。在被N型杂质区域32和N－半导体层3a夹着的P型杂质区域33的部分的表面上，隔着栅极绝缘膜34形成有栅极电极35。
以覆盖该栅极电极35的方式形成有绝缘膜17。在绝缘膜17的表面的规定区域形成有经由形成于绝缘膜17的开口部与N型杂质区域31接触的漏极电极37。此外，在绝缘膜17的表面形成有经由形成于绝缘膜17的其它开口部与N型杂质区域32和P型杂质区域33接触的源极电极38。
另外，关于除此以外的空洞区域4和电场缓和区域ER等的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
接着，对上述的半导体装置SD中的半导体元件SE2（n沟道型的LDMOS）的工作进行说明。首先，通过对栅极电极35施加比规定的阈值电压高的电压，从而在位于栅极电极35的正下方的P型杂质区域33的部分形成n型的沟道。当沟道被形成时，从源极电极38经N型杂质区域32和沟道向N－半导体层3a注入电子。由此，成为从漏极侧朝向源极侧流过电流的状态（导通状态）。
另一方面，当对栅极电极35施加比阈值电压低的电压时，形成于P型杂质区域33的沟道消失。当沟道消失时，电子朝向N－半导体层3a的流动停止，成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，在半导体元件SE2（n沟道型的LDMOS）为截止的状态下，成为对源极电极38施加接地电位并且对漏极电极37施加例如约1000V左右的电压的状态，N－半导体层3a的大致整个区域被耗尽。此时，像在实施方式1中所说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与漏极电极37之间的区域利用绝缘膜2、20、17以及浮置硅层21形成有电场缓和区域ER。由此，与在图3中所说明的情况相同，被施加1000V左右的高电压的漏极电极37和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降和由电容器C2V造成的电压降，纵向的电场被缓和。
（第二例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图4所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图13所示，相互隔开间隔地形成有从N－半导体层3的表面到达绝缘膜2的绝缘膜20a、20b、20c。
在该情况下，与对图5进行说明的情况相同，被施加1000V左右的高电压的漏极电极37（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降以及由电容器C3H造成的电压降，横向的电场被缓和。
（第三例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图6所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图14所示，以覆盖从N－半导体层3的表面到达绝缘膜2的沟槽的侧壁的方式形成有绝缘膜20a、20b，进而以填充该沟槽的方式形成有分别被电隔离的多晶硅膜22a、22b。
在该情况下，与对图7进行说明的情况相同，被施加1000V左右的高电压的漏极电极37（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降、由电容器C3H造成的电压降以及由电容器C4H造成的电压降。其结果是，在半导体装置SD中，特别是横向的电场被缓和。而且，通过在形成用于将半导体元件电隔离的沟槽隔离结构时同时形成，从而能在不会增加工序数的情况下形成电场缓和区域ER。
（第四例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图8所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图15所示，在绝缘膜17中形成有被电隔离的多晶硅膜22c。
在该情况下，与对图9进行说明的情况相同，被施加1000V左右的高电压的漏极电极37（N－半导体层3a）与被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降以及由电容器C3V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。而且，通过在形成LDMOS的栅极电极35时同时形成多晶硅膜22c，从而能在不会增加工序数的情况下形成电场缓和区域ER。
（第五例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图10所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图16所示，除了在绝缘膜17中形成有多晶硅膜22c以外，还在绝缘膜17与浮置硅层21之间形成有绝缘膜23，并在该绝缘膜23中形成有被电隔离的多晶硅膜22d。
在该情况下，与对图11进行说明的情况相同，被施加1000V左右的高电压的漏极电极37（N－半导体层3a）和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降、由电容器C3V造成的电压降以及由电容器C4V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。
这样，在本半导体装置（第一例～第五例）中，在被漏极电极37和半导体衬底1夹着的区域，以与漏极电极37部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与漏极电极的整体相向的方式形成有空洞区域的半导体装置相比较，能在确保纵向和横向的耐压的同时抑制半导体装置SD的机械强度的降低。
实施方式7
在此，作为在SOI衬底形成的半导体元件SE3（参照图17～图21），举出p沟道型的LIGBT为例进行说明。
（第一例）
如图17所示，在位于N－半导体层3的规定区域的部分（N－半导体层3a）中，从N－半导体层3a的表面到规定的深度形成有作为发射极的P型杂质区域41。以从侧面和下方包围该P型杂质区域41的方式，从N－半导体层3a的表面到比P型杂质区域41深的区域形成有作为主体（基极）的N型杂质区域42。
在从N型杂质区域42隔开距离的N－半导体层3a的部分，从N－半导体层3a的表面到规定的深度形成有作为集电极的N型杂质区域43。以从侧面和下方包围该N型杂质区域43的方式，从N－半导体层3a的表面到比N型杂质区域43深的区域形成有作为漂移区域的P型杂质区域44。在被N型杂质区域42和P型杂质区域44夹着的N－半导体层3a的部分，从N－半导体层3a的表面到规定的深度形成有作为漂移区域的P－杂质区域45。
在被P型杂质区域41和P－杂质区域45夹着的N型杂质区域42的部分的表面上，隔着栅极绝缘膜46形成有栅极电极47。以覆盖该栅极电极47的方式形成有绝缘膜17。在绝缘膜17的表面形成有经由形成于绝缘膜17的开口部与P型杂质区域41和N型杂质区域42接触的发射极电极48。此外，在绝缘膜17的表面的规定区域，形成有经由形成于绝缘膜17的其它开口部与N型杂质区域43接触的集电极电极49。
另外，关于除此以外的空洞区域4和电场缓和区域ER等的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
接着，对上述的半导体装置SD中的半导体元件SE3（p沟道型的LIGBT）的工作进行说明。首先，对栅极电极47施加比规定的阈值电压（<0V）低的电压，由此，在位于栅极电极47的正下方的N型杂质区域42的部分形成p型的沟道。当沟道被形成时，从发射极电极48经P型杂质区域41、沟道以及P－杂质区域45向N－半导体层3a注入空穴（hole），另一方面，从集电极电极49经N型杂质区域43向N－半导体层3a注入电子。由此，N－半导体层3a的电阻值由于电导率调制而下降，成为从发射极侧朝向集电极侧流过电流的状态（导通状态）。
另一方面，当对栅极电极47施加比阈值电压高的电压时，形成于N型杂质区域42的沟道消失。当沟道消失时，向N－半导体层3a的空穴注入停止，蓄积于N－半导体层3a的电子和空穴通过复合而消失、或者通过向发射极电极48或集电极电极49排出而消失，最终成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，在半导体元件SE3（p沟道型的LIGBT）为截止的状态下，成为相对于集电极电极49向发射极电极48施加高压的电压的状态，N－半导体层3a的大致整个区域被耗尽。此时，像在实施方式1中所说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与发射极电极48之间的区域利用绝缘膜2、20、17以及浮置硅层21形成有电场缓和区域ER。由此，与在图3中所说明的情况相同，相对于集电极电极49被施加高电压的发射极电极48和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降和由电容器C2V造成的电压降，纵向的电场被缓和。
（第二例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图4所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图18所示，相互隔开间隔地形成有从N－半导体层3的表面到达绝缘膜2的绝缘膜20a、20b、20c。
在该情况下，与对图5进行说明的情况相同，被施加高电压的发射极电极48（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降以及由电容器C3H造成的电压降，横向的电场被缓和。
（第三例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图6所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图19所示，以覆盖从N－半导体层3的表面到达绝缘膜2的沟槽的侧壁的方式形成有绝缘膜20a、20b，进而以填充该沟槽的方式形成有分别被电隔离的多晶硅膜22a、22b。
在该情况下，与对图7进行说明的情况相同，被施加高电压的发射极电极48（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降、由电容器C3H造成的电压降以及由电容器C4H造成的电压降。其结果是，在半导体装置SD中，特别是横向的电场被缓和。而且，通过在形成用于将半导体元件电隔离的沟槽隔离结构时同时形成，从而能在不会增加工序数的情况下形成电场缓和区域ER。
（第四例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图8所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图20所示，在绝缘膜17中形成有被电隔离的多晶硅膜22c。
在该情况下，与对图9进行说明的情况相同，被施加高电压的发射极电极48和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降以及由电容器C3V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。而且，通过在形成LDMOS的栅极电极47时同时形成多晶硅膜22c，从而能在不会增加工序数的情况下形成电场缓和区域ER。
（第五例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图10所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图21所示，除了在绝缘膜17中形成有多晶硅膜22c以外，还在绝缘膜17与浮置硅层21之间形成有绝缘膜23，并在该绝缘膜23中形成有被电隔离的多晶硅膜22d。
在该情况下，与对图11进行说明的情况相同，被施加高电压的发射极电极48（N－半导体层3a）和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降、由电容器C3V造成的电压降以及由电容器C4V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。
这样，在本半导体装置（第一例～第五例）中，在被发射极电极48和半导体衬底1夹着的区域，以与发射极电极48部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与发射极电极的整体相向的方式形成有空洞区域的半导体装置相比较，能在确保纵向和横向的耐压的同时抑制半导体装置SD的机械强度的降低。
实施方式8
在此，作为在SOI衬底形成的半导体元件SE4（参照图22～图26），举出p沟道型的横型的DMOS（LDMOS）为例进行说明。
（第一例）
如图22所示，在位于N－半导体层3的规定区域的部分（N－半导体层3a）中，从N－半导体层3a的表面到规定的深度形成有作为源极的P型杂质区域51。以从侧面和下方包围该P型杂质区域51的方式，从N－半导体层3a的表面到比P型杂质区域51深的区域形成有作为主体（基极）的N型杂质区域52。
在从N型杂质区域52隔开距离的N－半导体层3a的部分，从N－半导体层3a的表面到规定的深度形成有作为漏极的P型杂质区域53。在被N型杂质区域52和P型杂质区域53夹着的N－半导体层3a的部分，从N－半导体层3a的表面到规定的深度形成有作为漂移区域的P－杂质区域54。在被P型杂质区域51和P－杂质区域54夹着的N型杂质区域52的部分的表面上，隔着栅极绝缘膜55形成有栅极电极56。
以覆盖该栅极电极56的方式形成有绝缘膜17。在绝缘膜17的表面形成有经由形成于绝缘膜17的开口部与P型杂质区域51和N型杂质区域52接触的源极电极57。此外，在绝缘膜17的表面的规定区域，形成有经由形成于绝缘膜17的其它开口部与P型杂质区域53接触的漏极电极58。
另外，关于除此以外的空洞区域4和电场缓和区域ER等的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
接着，对上述的半导体装置SD中的半导体元件SE4（p沟道型的LDMOS）的工作进行说明。首先，对栅极电极56施加比规定的阈值电压（<0V）低的电压，由此，在位于栅极电极56的正下方的N型杂质区域52的部分形成p型的沟道。当沟道被形成时，从源极电极57经沟道和P－杂质区域54向P型杂质区域53注入空穴。由此，成为从源极侧朝向漏极侧流过电流的状态（导通状态）。
另一方面，当对栅极电极56施加比阈值电压高的电压时，形成于N型杂质区域52的沟道消失。当沟道消失时，空穴朝向P－杂质区域54的流动停止，成为电流被切断的状态（截止状态）。
在上述的半导体装置SD中，在半导体元件SE4（p沟道型的LDMOS）为截止的状态下，成为相对于漏极电极58向源极电极57施加高压的电压的状态，N－半导体层3a的大致整个区域被耗尽。此时，像在实施方式1中所说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与源极电极57之间的区域利用绝缘膜2、20、17以及浮置硅层21形成有电场缓和区域ER。由此，与在图3中所说明的情况相同，相对于漏极电极58被施加高电压的源极电极57和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降和由电容器C2V造成的电压降，纵向的电场被缓和。
（第二例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图4所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图23所示，相互隔开间隔地形成有从N－半导体层3的表面到达绝缘膜2的绝缘膜20a、20b、20c。
在该情况下，与对图5进行说明的情况相同，被施加高电压的源极电极57（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降以及由电容器C3H造成的电压降，横向的电场被缓和。
（第三例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图6所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图24所示，以覆盖从N－半导体层3的表面到达绝缘膜2的沟槽的侧壁的方式形成有绝缘膜20a、20b，进而以填充该沟槽的方式形成有分别被电隔离的多晶硅膜22a、22b。
在该情况下，与对图7进行说明的情况相同，被施加高电压的源极电极57（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降、由电容器C3H造成的电压降以及由电容器C4H造成的电压降。其结果是，在半导体装置SD中，特别是横向的电场被缓和。而且，通过在形成用于将半导体元件电隔离的沟槽隔离结构时同时形成，从而能在不会增加工序数的情况下形成电场缓和区域ER。
（第四例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图8所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图25所示，在绝缘膜17中形成有被电隔离的多晶硅膜22c。
在该情况下，与对图9进行说明的情况相同，被施加高电压的源极电极57和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降以及由电容器C3V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。而且，通过在形成LDMOS的栅极电极56时同时形成多晶硅膜22c，从而能在不会增加工序数的情况下形成电场缓和区域ER。
（第五例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图10所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图26所示，除了在绝缘膜17中形成有多晶硅膜22c以外，还在绝缘膜17与浮置硅层21之间形成有绝缘膜23，并在该绝缘膜23中形成有被电隔离的多晶硅膜22d。
在该情况下，与对图11进行说明的情况相同，被施加高电压的源极电极57（N－半导体层3a）和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降、由电容器C3V造成的电压降以及由电容器C4V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。
这样，在本半导体装置（第一例～第五例）中，在被源极电极57和半导体衬底1夹着的区域，以与源极电极57部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与源极电极的整体相向的方式形成有空洞区域的半导体装置相比较，能在确保纵向和横向的耐压的同时抑制半导体装置SD的机械强度的降低。
实施方式9
在此，作为在SOI衬底形成的半导体元件SE5（参照图27～图31），举出横型的PIN（PIntrinsicN）二极管为例进行说明。
（第一例）
如图27所示，在位于N－半导体层3的规定区域的部分（N－半导体层3a）中，从N－半导体层3a的表面到规定的深度形成有作为阴极的N型杂质区域61。在从N型杂质区域61隔开距离的N－半导体层3a的部分，从N－半导体层3a的表面到规定的深度形成有作为阳极的P型杂质区域62。
以覆盖该N型杂质区域61和P型杂质区域62的方式形成有绝缘膜17。在绝缘膜17的表面的规定区域，形成有经由形成于绝缘膜17的开口部与N型杂质区域61接触的阴极电极63。此外，在绝缘膜17的表面形成有经由形成于绝缘膜17的其它开口部与P型杂质区域62接触的阳极电极64。
另外，关于除此以外的空洞区域4和电场缓和区域ER等的结构，因为与图1所示的半导体装置SD相同，所以对同一构件标注同一附图标记，不再重复其说明。
接着，对上述的半导体装置SD中的半导体元件SE5（PIN二极管）的工作进行说明。通过对阳极电极64施加正电压并且对阴极电极63施加负电压（正向），从而对N－半导体层3a从N型杂质区域61注入电子并且从P型杂质区域62注入空穴，N－半导体层3a的导电率提高，成为从阳极侧向阴极侧流过电流的状态（正向偏置状态）。
另一方面，通过对阳极电极64施加负电压并且对阴极电极63施加正电压（反向），从而注入到N－半导体层3a的电子和空穴最终消失，成为电流被切断的状态（反向偏置状态）。
在上述的半导体装置SD中，在半导体元件SE5（PIN二极管）为反向偏置的状态下，对阴极电极63施加正电压，对阳极电极64施加负电压，由此，N－半导体层3a的大致整个区域被耗尽。此时，像已经说明的那样，在大致被耗尽的N－半导体层3a与绝缘膜2的界面产生的电场被空洞区域4缓和。
另一方面，在没有空洞区域4的半导体衬底1与阴极电极63之间的区域利用绝缘膜2、20、17以及浮置硅层21形成有电场缓和区域ER。由此，与在图3中所说明的情况相同，被施加正电压的阴极电极63和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降和由电容器C2V造成的电压降，纵向的电场被缓和。
（第二例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图4所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图28所示，相互隔开间隔地形成有从N－半导体层3的表面到达绝缘膜2的绝缘膜20a、20b、20c。
在该情况下，与对图5进行说明的情况相同，被施加正电压的阴极电极63（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降以及由电容器C3H造成的电压降，横向的电场被缓和。
（第三例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图6所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图29所示，以覆盖从N－半导体层3的表面到达绝缘膜2的沟槽的侧壁的方式形成有绝缘膜20a、20b，进而以填充该沟槽的方式形成有分别被电隔离的多晶硅膜22a、22b。
在该情况下，与对图7进行说明的情况相同，被施加正电压的阴极电极63（N－半导体层3a）和浮置硅层21的电压被分割为由电容器C1H造成的电压降、由电容器C2H造成的电压降、由电容器C3H造成的电压降以及由电容器C4H造成的电压降。其结果是，在半导体装置SD中，特别是横向的电场被缓和。而且，通过在形成用于将半导体元件电隔离的沟槽隔离结构时同时形成，从而能在不会增加工序数的情况下形成电场缓和区域ER。
（第四例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图8所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图30所示，在绝缘膜17中形成有被电隔离的多晶硅膜22c。
在该情况下，与对图9进行说明的情况相同，被施加正电压的阴极电极63和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降以及由电容器C3V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。
（第五例）
在本半导体装置SD中，作为电场缓和区域，也可以应用与图10所示的电场缓和区域ER同样的电场缓和区域ER，该电场缓和区域ER如图31所示，除了在绝缘膜17中形成有多晶硅膜22c以外，还在绝缘膜17与浮置硅层21之间形成有绝缘膜23，并在该绝缘膜23中形成有被电隔离的多晶硅膜22d。
在该情况下，与对图11进行说明的情况相同，被施加正电压的阴极电极63（N－半导体层3a）和被固定于接地电位的半导体衬底1之间的电压被分割为由电容器C1V造成的电压降、由电容器C2V造成的电压降、由电容器C3V造成的电压降以及由电容器C4V造成的电压降。其结果是，在半导体装置SD中，特别是纵向的电场被缓和。
这样，在本半导体装置（第一例～第五例）中，在被阴极电极63和半导体衬底1夹着的区域，以与阴极电极63部分地相向的方式形成空洞区域4，另一方面设置未形成空洞区域的区域，由此，与以与阴极电极的整体相向的方式形成有空洞区域的半导体装置相比较，能在确保纵向和横向的耐压的同时抑制半导体装置SD的机械强度的降低。
另外，在上述的各实施方式的半导体装置中，示出了作为空洞区域4的配置结构是对N－半导体层3a和浮置硅层21均相同的配置结构的情况。作为空洞区域4的配置结构的变形，可考虑以下那样的配置结构。即，当着眼于被影响耐压的空洞区域4所包围的半导体衬底1的区域（区域A）与N－半导体层3a的相对的位置关系时，有以半导体衬底1的区域A与N－半导体层3a夹着绝缘膜2（BOX层）没有相互相向的部分的方式配置有空洞区域4的配置结构（配置结构A）和以半导体衬底1的区域A与N－半导体层3a夹着绝缘膜2（BOX层）具有相互相向的部分的方式配置有空洞区域4的配置结构（配置结构B）。
作为配置结构A，除了上述的各实施方式的半导体装置中的空洞区域4的配置结构以外，还有例如如图32所示那样空洞区域4从N－半导体层3a的正下方的区域延伸至浮置硅层21的正下方的区域的配置结构（配置结构A1）。此外，还有如图33所示那样以在位于空洞区域4的侧面的绝缘膜2的正上方有绝缘膜20等的方式配置有空洞区域4的配置结构（配置结构A2）。
在配置结构A1中，确保了被施加接地电位的半导体衬底1的区域A与被施加高电压的N－半导体层3a的距离S1，在耐压（电场）方面是有利的。然而，在该配置结构A1中，因为在N－半导体层3形成被填充绝缘膜20的沟槽时空洞区域4位于形成沟槽的区域的正下方，所以在制造工艺上被要求更高的精度。此外，在配置结构A2中，虽然半导体衬底1的区域A与N－半导体层3a的距离S2比距离S1（参照图32）短，但是作为用于确保耐压的距离是充分的距离。
另一方面，作为配置结构B，有如图34所示那样以半导体衬底1的区域A延伸至N－半导体层3a的正下方的区域的方式配置有空洞区域4的配置结构。在该配置结构B中，因为在N－半导体层3形成被填充绝缘膜20的沟槽时半导体衬底1的区域A位于形成沟槽的区域的正下方，所以在制造工艺上是有利的。
然而，在该配置结构B中，因为存在被施加接地电位的半导体衬底1的区域A与被施加高电压的N－半导体层3a隔着厚度为t的绝缘膜2相互相向的部分，所以在耐压（电场）方面通常是严格的。因而，根据发明者们的评价，明确的是，作为半导体衬底1的区域A与N－半导体层3a相互相向的距离S3，需要抑制在N型杂质区域12（参照图1等）、N型杂质区域31（参照图12等）、N型杂质区域42（参照图17等）、N型杂质区域52（参照图22等）或N型杂质区域61（参照图27等）的横向的长度左右。
此外，在上述的各实施方式的半导体装置中，作为形成于N－半导体层3a的半导体元件，举出IGBT、DMOS、PIN二极管为例进行了说明。作为半导体元件，除了这些半导体元件以外，也可以形成例如MOS晶体管、双极晶体管、二极管、扩散电阻以及电容等半导体元件。
虽然详细地说明并示出了本发明，但是可显然理解为这仅用于例示，不成为限定，发明的范围由所附的权利要求书进行解释。

Claims (12)

1.一种半导体装置，其中，具备：
半导体衬底，具有主表面并且被施加接地电压；
第一绝缘膜，以覆盖所述半导体衬底的所述主表面的方式形成；
规定的导电型的半导体层，以覆盖所述第一绝缘膜的方式形成；
第二绝缘膜，以覆盖所述半导体层的方式形成；
第一电极，以覆盖所述第二绝缘膜的规定区域的方式形成，并且被施加比所述接地电压高的规定的电压，
在被所述第一电极与所述半导体衬底夹着的区域，存在：
在所述半导体衬底与所述第一绝缘膜之间形成有空洞的区域；以及
在所述半导体衬底与所述第一绝缘膜之间未形成有空洞的区域，
在位于形成有所述空洞的区域的正上方的所述半导体层的部分形成有与所述第一电极电连接并且形成有规定的半导体元件的元件形成区域，
在位于未形成有所述空洞的区域的所述半导体衬底的部分与所述第一电极之间形成有电场缓和区域，
在所述电场缓和区域中，形成有在被施加到所述第一电极的所述规定的电压与被施加到所述半导体衬底的所述接地电压之间串联连接的多个电容器。
2.根据权利要求1所述的半导体装置，其中，
在所述电场缓和区域中，在所述第一绝缘膜与所述第二绝缘膜之间形成有被电隔离的浮置部，
所述电容器包括：
第一电容器，连接在所述半导体衬底与所述浮置部之间；以及
第二电容器，连接在所述第一电极与所述浮置部之间。
3.根据权利要求2所述的半导体装置，其中，所述电容器还包括第三电容器，所述第三电容器串联连接在所述浮置部与所述元件形成区域之间。
4.根据权利要求3所述的半导体装置，其中，所述第三电容器包括多个第三绝缘膜，所述多个第三绝缘膜在所述浮置部与所述元件形成区域之间分别隔开间隔地形成，构成所述第三电容器的电介质。
5.根据权利要求4所述的半导体装置，其中，所述第三电容器包括被电隔离的第一导电体部，所述第一导电体部形成于多个所述第三绝缘膜中的每一个，构成所述第三电容器的电极。
6.根据权利要求2所述的半导体装置，其中，所述第二电容器包括被电隔离的第二导电体部，所述第二导电体部形成在所述第二绝缘膜中，构成所述第二电容器的电极。
7.根据权利要求6所述的半导体装置，其中，
所述第二电容器还包括：
第四绝缘膜，形成在所述第二绝缘膜与所述浮置部之间，构成所述第二电容器的电介质；以及
被电隔离的第三导电体部，形成在所述第四绝缘膜中，构成所述第二电容器的电极。
8.根据权利要求1所述的半导体装置，其中，
在所述元件形成区域，作为所述半导体元件，形成有包括集电极和发射极的n沟道型的横型绝缘栅型双极晶体管，
所述第一电极作为集电极电极与所述集电极电连接。
9.根据权利要求1所述的半导体装置，其中，
在所述元件形成区域，作为所述半导体元件，形成有包括漏极和源极的n沟道型的横型的DMOS晶体管，
所述第一电极作为漏极电极与所述漏极电连接。
10.根据权利要求1所述的半导体装置，其中，
在所述元件形成区域，作为所述半导体元件，形成有包括集电极和发射极的p沟道型的横型绝缘栅型双极晶体管，
所述第一电极作为发射极电极与所述发射极电连接。
11.根据权利要求1所述的半导体装置，其中，
在所述元件形成区域，作为所述半导体元件，形成有包括漏极和源极的p沟道型的横型的DMOS晶体管，
所述第一电极作为源极电极与所述源极电连接。
12.根据权利要求1所述的半导体装置，其中，
在所述元件形成区域，作为所述半导体元件，形成有包括阴极和阳极的横型二极管，
所述第一电极作为阴极电极与所述阴极电连接。
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