JP2012165018A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】互いに対向する第1主面および第2主面を有する半導体基板と、第1主面側に絶縁ゲート構造を有しかつ第1主面と第2主面との間で主電流が流れるパワーデバイスであり、半導体基板の厚み(t1)が50μm以上250μm以下で、かつ第1主面には低ON電圧化および高い破壊耐量を実現する絶縁ゲート型MOSトランジスタ構造を備える。
【選択図】図1
Description
図76〜図85は、従来の半導体装置の製造方法を工程順に示す概略断面図である。図76を参照して、まず、コレクタ領域となるp型半導体基板108上にエピタキシャル成長法によりn型バッファ領域107とn-シリコン層101とが形成される。このn-シリコン層101の第1主面側にp型ボディ領域102が形成され、その上にたとえばシリコン酸化膜よりなる絶縁膜131が形成される。
図81を参照して、ゲート用溝101aの内表面上および半導体基板の第1主面上にシリコン酸化膜などからなるゲート絶縁膜104aが形成される。さらにゲート用溝101a内を埋め込むように半導体基板の第1主面上には、リンが高濃度に導入された多結晶シリコンなどからなる導電層105が形成される。この後、この導電層105が、ゲート絶縁膜104aの上部表面が露出するまで除去される。
この後、第2主面においてp型コレクタ領域108と接続するようにコレクタ電極112が形成されて図75に示す従来の半導体装置が完成する。
本発明の一の局面に従う半導体装置によれば、半導体基板の厚みが従来例よりも薄くされているため、厚み方向の抵抗成分が少なくなり、かつ低ON電圧化を得るため第1主面に絶縁ゲート型電界効果トランジスタ構造を備えることで低ON電圧化(低RON化)が実現できる。
上記一の局面において好ましくは、第2主面に形成された第2導電型の不純物拡散層がさらに備えられており、不純物拡散層の第2主面における不純物表面濃度は5×1015cm-3以上である。
上記一の局面において好ましくは、半導体基板の第1主面にはゲート用溝が形成されており、ゲート用溝内には絶縁ゲート型電界効果トランジスタ部のゲート電極が埋め込まれており、ゲート電極の上面は第1主面よりも第2主面側に退行している。
上記一の局面において好ましくは、第1主面側にソース拡散層と電気的に接続されたソース側電極がさらに備えられている。
上記一の局面において好ましくは、半導体基板は、第1主面にソース側電極用溝を有しており、ソース側電極用溝内にはソース側電極に電気的に接続された導電層が埋め込まれている。
上記他の局面において好ましくは、半導体基板の第1主面にはゲート用溝が形成されており、ゲート用溝内には絶縁ゲート型電界効果トランジスタ部のゲート電極が埋め込まれており、ゲート電極の上面は第1主面よりも第2主面側に退行している。
上記他の局面において好ましくは、第1主面側に、絶縁ゲート型電界効果トランジスタ部のソース拡散層と電気的に接続されたソース側電極がさらに備えられている。
上記他の局面において好ましくは、半導体基板は、第1主面にソース側電極用溝を有しており、ソース側電極用溝内にはソース側電極に電気的に接続された導電層が埋め込まれている。
まず互いに対向する第1主面および第2主面を有する第1導電型の半導体基板を準備される。そして、半導体基板の第1主面に第2導電型のボディ領域が形成される。そしてボディ領域内の第1主面に第1導電型のソース拡散層が形成される。そしてドレイン拡散層となる半導体基板の第1導電型領域とソース拡散層とに挟まれるボディ領域にゲート絶縁膜を介して対向するようにゲート電極が形成される。そしてドレイン拡散層とソース拡散層とゲート電極とを有する絶縁ゲート型電界効果トランジスタ部を形成した後に、ドリフト層(ドレイン拡散層)の第2主面を除去して半導体基板の厚みが50μm以上250μm以下とされる。
これにより、不純物拡散層を制御性よく形成することができる。
上記局面において好ましくは、ゲート電極は、上面がゲート用溝内から突出するように形成される。
上記局面において好ましくは、ゲート電極は、上面が第1主面よりも第2主面側に退行するように形成される。
上記局面において好ましくは、ソース拡散層と電気的に接続されたソース側電極を第1主面側に形成する工程がさらに備えられる。
上記局面において好ましくは、半導体基板の第1主面にソース側電極用溝を形成する工程がさらに備えられ、ソース側電極に電気的に接続された導電層がソース側電極用溝内を埋め込むように形成される。
(実施の形態1)
図1は、本願発明の実施の形態1における半導体装置の構成を示す概略断面図である。図1を参照して、本実施の形態の半導体装置は、たとえば50〜250μmの厚みt1を有する半導体基板に形成されたトレンチ型IGBTである。n-シリコン基板1は、たとえば約1×1014cm-3の濃度を有している。このn-シリコン基板1の第1主面側に、たとえば濃度が約1×1015〜1×1018cm-3で第1主面からの拡散深さが約1.0〜4.0μmのp型半導体よりなるp型ボディ領域2が形成されている。p型ボディ領域2内の第1主面には、たとえば濃度が1×1018〜1×1020cm-3で、第1主面からの拡散深さが約0.3〜2.0μmのn型半導体よりなるn型エミッタ領域3が形成されている。このn型エミッタ領域3と隣り合うように第1主面には、p型ボディ領域2への低抵抗コンタクトをとるためのp+不純物拡散領域6が、たとえば1×1018〜1×1020cm-3程度の濃度で、第1主面からの拡散深さがn型エミッタ領域3の深さ以下で形成されている。
本実施の形態の半導体装置においては、たとえばインバータ接続時には、エミッタ電位を基準に、制御電極のゲート電位Gはオフ状態では−15Vに、オン状態では+15Vに設定されたパルス状の制御信号であり、コレクタ電極12のコレクタ電位Cはゲート電位Gに従って概ね電源電圧を飽和電圧との間の電圧とされる。
図2〜図11は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。まず図2を参照して、厚いn-シリコン基板1よりなる基板表面に、たとえばピーク濃度が1×1015〜1×1018cm-3、第1主面からの拡散深さが1.0〜4.0μmのp型ボディ領域2が形成される。次に、第1主面上に、マスク層31が形成される。
ここで、EDCはデバイスがON状態でのロス(定常ロス)である。またESWはデバイスがON、OFFしたときのロスであり、以下の式で表わされる。
EONとはデバイスがONしたときのスイッチングロスであり、EOFFはデバイスがOFFしたときのスイッチングロスである。
図1を参照して、本実施の形態では、p型コレクタ領域8の不純物活性化率は50%以下である。
図17は、図1に示すXVII−XVII線に沿う部分に対応した不純物濃度プロファイルを示す図である。図17を参照して、実線は図1におけるコレクタ側の構造A、点線は後述する実施の形態4(図21)のコレクタ構造B、および一点鎖線は図75におけるコレクタ構造の各不純物プロファイルを示している。
図21は、本発明の実施の形態4における半導体装置のコレクタ側の構成を示す概略断面図である。図21を参照して、本実施の形態の構成は、n-シリコン基板1がp型コレクタ領域8とpn接合を構成する領域付近に高濃度のn型不純物拡散領域7を有する点において図1に示す構成と異なる。本実施の形態のコレクタ側の構造Bにおけるn型不純物拡散領域7は、図17に示すようにp型コレクタ領域8の不純物濃度ピーク以下の濃度の不純物濃度ピークを有している。またn型不純物拡散領域7は第2主面からの深さが2μm以下となるように形成されている。
(2) 図23に示すようにターンオフ時のICの波形でテール電流が少なくなり、その結果、スイッチングロス(EOFF)が低減する。
図24は、本発明の実施の形態5における半導体装置の構成を概略的に示す平面図である。また図25および図26は、図24のXXV−XXV線およびXXVI−XXVI線の各々に沿う概略断面図である。
図39〜図74は、実施の形態5と同じ効果が得られるMOSトランジスタ構造の各種の派生構造を示す概略断面図である。図39〜図74に示すどの構造でも、またそれらのMOSトランジスタ構造がコレクタ構造AまたはBのいずれと組合せられても、実施の形態5に示すMOSトランジスタ構造による効果を得ることができる。
図39に示す構成は、2つのMOSトランジスタ部に挟まれる領域にエミッタ電位となる1つのエミッタトレンチが設けられている点およびゲート用溝1aの一方側面にのみn型エミッタ領域3が形成されている点において図28に示す構成と異なる。
Claims (36)
- 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に絶縁ゲート構造を有し、かつ前記第1主面と前記第2主面との間で主電流が流れる絶縁ゲート型電界効果トランジスタ部を含む素子とを備え、
前記絶縁ゲート型電界効果トランジスタ部のゲート電極(5a)は、前記半導体基板の前記第1主面に設けられたゲート用溝(1a)内に形成されており、
前記半導体基板の厚みが50μm以上250μm以下である、半導体装置。 - 前記絶縁ゲート型電界効果トランジスタ部は、第1導電型のソース拡散層(3)とドレイン拡散層(1)とを有しており、
前記第1導電型のソース拡散層(3)は前記第1主面に形成され、かつ第2導電型のボディ領域(2)を挟んで前記ドレイン拡散層(1)と対向していることを特徴とする、請求項1記載の半導体装置。 - 前記第2主面に形成された第2導電型の不純物拡散層(8)をさらに備え、
前記不純物拡散層(8)の前記第2主面における不純物表面濃度は、5×1015cm-3以上であることを特徴とする、請求項2記載の半導体装置。 - 前記不純物拡散層(8)の前記第2主面からの拡散深さは1μm以下であることを特徴とする、請求項3記載の半導体装置。
- 前記不純物拡散層(8)における不純物活性化率は50%以下であることを特徴とする、請求項3記載の半導体装置。
- 前記不純物拡散層(8)と前記ドレイン拡散層(1)とはpn接合を構成しており、
前記ドレイン拡散層(1)は前記不純物拡散層(8)と接する領域に第1導電型の第1の高濃度領域(7)を有しており、
前記第1の高濃度領域(7)は、前記不純物拡散層(8)の不純物濃度ピーク以下の濃度の不純物濃度ピークを有していることを特徴とする、請求項3記載の半導体装置。 - 前記第1の高濃度領域(7)は、前記第2主面から2μm以下の深さの範囲内に位置していることを特徴とする、請求項6記載の半導体装置。
- 前記半導体基板の前記第1主面には前記ゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記絶縁ゲート型電界効果トランジスタ部の前記ゲート電極(5a)が埋め込まれており、前記ゲート電極(5a)の上面は前記ゲート用溝(1a)内から突出していることを特徴とする、請求項1記載の半導体装置。
- 前記半導体基板の前記第1主面には前記ゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記絶縁ゲート型電界効果トランジスタ部の前記ゲート電極(5a)が埋め込まれており、前記ゲート電極(5a)の上面は前記第1主面よりも前記第2主面側に退行していることを特徴とする、請求項1記載の半導体装置。
- 前記第1主面側に前記ソース拡散層(3)と電気的に接続されたソース側電極(11)をさらに備えたことを特徴とする、請求項2記載の半導体装置。
- 前記半導体基板は、前記第1主面にソース側電極用溝(1b)を有しており、前記ソース側電極用溝(1b)内には前記ソース側電極(11)に電気的に接続された導電層(5b)が埋め込まれていることを特徴とする、請求項10記載の半導体装置。
- 前記ソース側電極用溝(1b)が複数個設けられており、
複数個の前記ソース側電極用溝(1b)内を埋め込む前記導電層(5b)の各々は単一の層により一体的に形成されていることを特徴とする、請求項11記載の半導体装置。 - 前記ソース側電極(11)は、溝が設けられていない前記第1主面上に形成されており、前記溝が設けられていない前記第1主面には前記ソース側電極(11)と電気的に接続するように第2導電型の第2の高濃度領域(6)が設けられていることを特徴とする、請求項10記載の半導体装置。
- 互いに対向する第1主面および第2主面を有する半導体基板と、
前記第1主面側に絶縁ゲート構造を有し、かつ前記第1主面と前記第2主面との間で主電流が流れる絶縁ゲート型電界効果トランジスタ部を含む素子とを備え、
前記絶縁ゲート型電界効果トランジスタ部は前記半導体基板に形成された第1導電型のドレイン拡散層(1)を有し、
前記素子は、前記ドレイン拡散層(1)と前記第2主面との間において前記ドレイン拡散層(1)とpn接合を構成するように前記第2主面に形成され、かつ不純物活性化率が50%以下の第2導電型の不純物拡散層(8)を有する、半導体装置。 - 前記不純物拡散層(8)の前記第2主面における不純物表面濃度は、5×1015cm-3以上であることを特徴とする、請求項14記載の半導体装置。
- 前記不純物拡散層(8)の前記第2主面からの拡散深さは1μm以下であることを特徴とする、請求項14記載の半導体装置。
- 前記不純物拡散層(8)と前記絶縁ゲート型電界効果トランジスタ部のドレイン拡散層(1)とはpn接合を構成しており、
前記ドレイン拡散層(1)は前記不純物拡散層(8)と接する領域に第1導電型の第1の高濃度領域(7)を有しており、
前記第1の高濃度領域(7)は、前記不純物拡散層(8)の不純物濃度ピーク以下の濃度の不純物濃度ピークを有していることを特徴とする、請求項14記載の半導体装置。 - 前記第1の高濃度領域(7)は、前記第2主面から2μm以下の深さの範囲内に位置していることを特徴とする、請求項17記載の半導体装置。
- 前記半導体基板の前記第1主面にはゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記絶縁ゲート型電界効果トランジスタ部のゲート電極(5a)が埋め込まれており、前記ゲート電極(5a)の上面は前記ゲート用溝内から突出していることを特徴とする、請求項14記載の半導体装置。
- 前記半導体基板の前記第1主面にはゲート用溝(1a)が形成されており、前記ゲート用溝(1a)内には前記絶縁ゲート型電界効果トランジスタ部のゲート電極(5a)が埋め込まれており、前記ゲート電極(5a)の上面は前記第1主面よりも前記第2主面側に退行していることを特徴とする、請求項14記載の半導体装置。
- 前記第1主面側に、前記絶縁ゲート型電界効果トランジスタ部のソース拡散層(3)と電気的に接続されたソース側電極(11)をさらに備えたことを特徴とする、請求項14記載の半導体装置。
- 前記半導体基板は、前記第1主面にソース側電極用溝(1b)を有しており、前記ソース側電極用溝(1b)内には前記ソース側電極(11)に電気的に接続された導電層(5b)が埋め込まれていることを特徴とする、請求項21記載の半導体装置。
- 前記ソース側電極用溝(1b)が複数個設けられており、
複数個の前記ソース側電極用溝(1b)内を埋め込む前記導電層(5b)の各々は単一の層により一体的に形成されていることを特徴とする、請求項22記載の半導体装置。 - 前記ソース側電極(11)は、溝が設けられていない前記第1主面上に形成されており、前記溝が設けられていない前記第1主面には前記ソース側電極(11)と電気的に接続するように第2導電型の第2の高濃度領域(6)が設けられていることを特徴とする、請求項21記載の半導体装置。
- 互いに対向する第1主面および第2主面を有する第1導電型の半導体基板を準備する工程と、
前記半導体基板の前記第1主面に第2導電型のボディ領域(2)を形成する工程と、
前記ボディ領域(2)内の前記第1主面に第1導電型のソース拡散層(3)を形成する工程と、
前記半導体基板の前記第1主面にゲート用溝(1a)を形成する工程と、
ドレイン拡散層(1)となる前記半導体基板の第1導電型領域と前記ソース拡散層(3)とに挟まれる前記ボディ領域(2)にゲート絶縁膜(4a)を介して対向するように前記ゲート用溝(1a)内にゲート電極(5a)を形成する工程と、
前記ドレイン拡散層(1)と前記ソース拡散層(3)と前記ゲート電極(5a)とを有する絶縁ゲート型電界効果トランジスタ部を形成した後に、前記ドレイン拡散層(1)の前記第2主面を除去して前記半導体基板の厚みを50μm以上250μm以下にする工程とを有する、半導体装置の製造方法。 - 前記第2主面が除去された後に、前記半導体基板の前記第2主面に第2導電型の不純物拡散層(8)を形成する工程をさらに備えた、請求項25記載の半導体装置の製造方法。
- 前記不純物拡散層(8)はイオン注入により形成されることを特徴とする、請求項26記載の半導体装置の製造方法。
- 前記不純物拡散層(8)は不純物活性化率が50%以下となるように形成されることを特徴とする、請求項26記載の半導体装置の製造方法。
- 前記ドレイン拡散層(1)の研磨された前記第2主面に、前記ドレイン拡散層(1)よりも高い不純物濃度を有する第1導電型の高濃度領域(7)を形成する工程をさらに備え、
前記不純物拡散層(8)は、前記高濃度領域(7)とpn接合を構成するように前記第2主面に形成され、
前記高濃度領域(7)は、前記不純物拡散層(8)の不純物濃度ピーク以下の濃度の不純物濃度ピークを有していることを特徴とする、請求項26記載の半導体装置の製造方法。 - 前記高濃度領域(7)は、前記第2主面から2μm以下の深さの範囲内に位置するよう形成されることを特徴とする、請求項29記載の半導体装置の製造方法。
- 前記ゲート電極(5a)は前記ゲート用溝(1a)内を埋め込むように形成されることを特徴とする、請求項25記載の半導体装置の製造方法。
- 前記ゲート電極(5a)は、上面が前記ゲート用溝(1a)内から突出するように形成されることを特徴とする、請求項31記載の半導体装置の製造方法。
- 前記ゲート電極(5a)は、上面が前記第1主面よりも前記第2主面側に退行するように形成されることを特徴とする、請求項31記載の半導体装置の製造方法。
- 前記ソース拡散層(3)と電気的に接続されたソース側電極(11)を前記第1主面側に形成する工程をさらに備えたことを特徴とする、請求項25記載の半導体装置の製造方法。
- 前記半導体基板の前記第1主面にソース側電極用溝(1b)を形成する工程をさらに備え、
前記ソース側電極(11)に電気的に接続された導電層(5b)が前記ソース側電極用溝(1b)内を埋め込むように形成されることを特徴とする、請求項34記載の半導体装置の製造方法。 - 前記ソース側電極用溝(1b)は複数個形成され、
複数個の前記ソース側電極用溝(1b)内を埋め込むように前記ソース側電極用導電層が前記第1主面上に形成された後にパターニングされることにより、複数個の前記ソース側電極用溝(1b)内を埋め込む前記導電層(5b)の各々が単一の層により一体的に形成されることを特徴とする、請求項35記載の半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017033315A1 (ja) * | 2015-08-26 | 2017-03-02 | 三菱電機株式会社 | 半導体素子 |
JP2021077911A (ja) * | 2021-02-08 | 2021-05-20 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、および電力変換装置 |
WO2024034277A1 (ja) * | 2022-08-09 | 2024-02-15 | 富士電機株式会社 | 炭化珪素半導体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07321304A (ja) * | 1994-05-20 | 1995-12-08 | Fuji Electric Co Ltd | 絶縁ゲートバイポーラトランジスタおよびその製造方法 |
JPH08316479A (ja) * | 1995-03-14 | 1996-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
JPH11274484A (ja) * | 1998-03-23 | 1999-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
WO2000035022A1 (en) * | 1998-12-04 | 2000-06-15 | General Electric Company | Insulated gate bipolar transistor for zero-voltage switching |
-
2012
- 2012-04-27 JP JP2012102877A patent/JP6026767B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07321304A (ja) * | 1994-05-20 | 1995-12-08 | Fuji Electric Co Ltd | 絶縁ゲートバイポーラトランジスタおよびその製造方法 |
JPH08316479A (ja) * | 1995-03-14 | 1996-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
JPH11274484A (ja) * | 1998-03-23 | 1999-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
WO2000035022A1 (en) * | 1998-12-04 | 2000-06-15 | General Electric Company | Insulated gate bipolar transistor for zero-voltage switching |
JP2002532886A (ja) * | 1998-12-04 | 2002-10-02 | ゼネラル・エレクトリック・カンパニイ | 絶縁ゲート・バイポーラ・トランジスタ |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017033315A1 (ja) * | 2015-08-26 | 2017-03-02 | 三菱電機株式会社 | 半導体素子 |
JPWO2017033315A1 (ja) * | 2015-08-26 | 2018-04-19 | 三菱電機株式会社 | 半導体素子 |
JP2021077911A (ja) * | 2021-02-08 | 2021-05-20 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、および電力変換装置 |
JP7090760B2 (ja) | 2021-02-08 | 2022-06-24 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、および電力変換装置 |
WO2024034277A1 (ja) * | 2022-08-09 | 2024-02-15 | 富士電機株式会社 | 炭化珪素半導体装置 |
Also Published As
Publication number | Publication date |
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