JP2002532886A - 絶縁ゲート・バイポーラ・トランジスタ - Google Patents
絶縁ゲート・バイポーラ・トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ＩＧＢＴをＺＶＳ（ゼロ電圧スイッチング）動作に対して最適にして、ＺＶＳ動作の間のスイッチング損失を大幅に減らす。
【解決手段】 ＩＧＢＴ（８０，１００）は、非常に小さいバイポーラ・トランジスタ部品と共にＭＯＳＦＥＴとして動作するように最適化する。導電中にデバイスに注入される少数担体の数を減らすことにより、スイッチング損失が減少する。更に、このＺＶＳ式ＩＧＢＴ構造は、動作温度が上昇したとき、蓄積される電荷を若干増加することが出来るようにし、デバイスが一層高い温度で、比較的小さいスイッチング損失で動作することが出来るようにする。
Description
【０００１】
この発明は全体的に半導体スイッチング・デバイス、更に具体的に言えば、ゼ
ロ電圧スイッチング（ＺＶＳ）に対して最適にした絶縁ゲート・バイポーラ・ト
ランジスタ（ＩＧＢＴ）に関する。
ロ電圧スイッチング（ＺＶＳ）に対して最適にした絶縁ゲート・バイポーラ・ト
ランジスタ（ＩＧＢＴ）に関する。
【０００２】
現在利用し得るＩＧＢＴは、典型的には、パンチスルー（ＰＴ）形及び非パン
チスルー（ＮＰＴ）形の２種類である。ＰＴ形ＩＧＢＴはターンオフ時間と順方
向電圧降下の兼合いを最大にする為に、「寿命キラー」を使うのが典型的である
（寿命キラーは、その寿命を短くする為に、シリコンの中に注入される外部元素
で構成されるものとしてこの分野で知られている）。ＮＰＴ形ＩＢＧＴは、ドリ
フト層に注入される電荷の数を減らす為に、薄いＰ＋コレクタ層を使うのが典型
的である。ＰＴ形ＩＧＢＴは、少数担体注入制限部として作用し、ドリフト層の
厚さを減らすことが出来るようにするバッファ層を持っている。基本的には、バ
ッファ層が少数担体に対する障壁として作用し、デバイス内の電界をその縁で停
めることが出来るようにして、電圧／長さ比を高くする。その為、所定の電圧、
例えば６００Ｖに対し、バッファ層を持つＰＴ形ＩＧＢＴは電圧を阻止するのに
約６０−８０μｍのシリコンを必要とするのに対し、バッファ層を持たないＮＰ
Ｔ形ＩＧＢＴは同じ電圧を阻止するのに１００−１２０μｍのシリコンを必要と
する。
チスルー（ＮＰＴ）形の２種類である。ＰＴ形ＩＧＢＴはターンオフ時間と順方
向電圧降下の兼合いを最大にする為に、「寿命キラー」を使うのが典型的である
（寿命キラーは、その寿命を短くする為に、シリコンの中に注入される外部元素
で構成されるものとしてこの分野で知られている）。ＮＰＴ形ＩＢＧＴは、ドリ
フト層に注入される電荷の数を減らす為に、薄いＰ＋コレクタ層を使うのが典型
的である。ＰＴ形ＩＧＢＴは、少数担体注入制限部として作用し、ドリフト層の
厚さを減らすことが出来るようにするバッファ層を持っている。基本的には、バ
ッファ層が少数担体に対する障壁として作用し、デバイス内の電界をその縁で停
めることが出来るようにして、電圧／長さ比を高くする。その為、所定の電圧、
例えば６００Ｖに対し、バッファ層を持つＰＴ形ＩＧＢＴは電圧を阻止するのに
約６０−８０μｍのシリコンを必要とするのに対し、バッファ層を持たないＮＰ
Ｔ形ＩＧＢＴは同じ電圧を阻止するのに１００−１２０μｍのシリコンを必要と
する。
【０００３】
ＰＴ及びＮＰＴの何れのＩＧＢＴも、ハード・スイッチング(hard switching)
動作が最適になるようにしている。しかし、ＺＶＳ（ゼロ電圧スイッチング、即
ち、デバイスの両端をゼロ電圧にしたスイッチング）により、高いスイッチング
周波数では、ハード・スイッチングに比べて、特にコンバータの用途で、重要な
動作上の利点がある。こういう利点としては、スイッチング損失が可成り減少す
ること、一層高いスイッチング周波数で動作出来ること、電磁妨害が少なくなる
こと、デバイスの電圧及び電流によるストレスが一層小さくなること、安全動作
区域が一層良くなること及びコストの安い温度管理装置が得られることが含まれ
る。
動作が最適になるようにしている。しかし、ＺＶＳ（ゼロ電圧スイッチング、即
ち、デバイスの両端をゼロ電圧にしたスイッチング）により、高いスイッチング
周波数では、ハード・スイッチングに比べて、特にコンバータの用途で、重要な
動作上の利点がある。こういう利点としては、スイッチング損失が可成り減少す
ること、一層高いスイッチング周波数で動作出来ること、電磁妨害が少なくなる
こと、デバイスの電圧及び電流によるストレスが一層小さくなること、安全動作
区域が一層良くなること及びコストの安い温度管理装置が得られることが含まれ
る。
【０００４】 従って、ＺＶＳ動作及びそういう用途に対して最適にしたＩＧＢＴ構造を提供
することが望ましい。
することが望ましい。
【０００５】
本発明では、ＩＢＧＴをＺＶＳ動作に対して最適にし、こうしてＺＶＳ動作の
間のスイッチング損失を目立って減らす。事実上、ＺＶＳ式ＩＢＧＴが、非常に
小形のバイポーラ・トランジスタ部品と共にＭＯＳＦＥＴとして動作するように
最適化する。導電中にデバイスに注入される少数担体の数を減らすことにより、
スイッチング損失が減少する。更に、このＺＶＳ式ＩＧＢＴ構造は、動作温度が
高くなったとき、蓄積される電荷を若干増加することが出来るようにし、デバイ
スが比較的小さいスイッチング損失で、一層高い温度でも動作することが出来る
ようにする。
間のスイッチング損失を目立って減らす。事実上、ＺＶＳ式ＩＢＧＴが、非常に
小形のバイポーラ・トランジスタ部品と共にＭＯＳＦＥＴとして動作するように
最適化する。導電中にデバイスに注入される少数担体の数を減らすことにより、
スイッチング損失が減少する。更に、このＺＶＳ式ＩＧＢＴ構造は、動作温度が
高くなったとき、蓄積される電荷を若干増加することが出来るようにし、デバイ
スが比較的小さいスイッチング損失で、一層高い温度でも動作することが出来る
ようにする。
【０００６】 ＺＶＳ式ＩＧＢＴは、非常に低いエミッタ効率、即ち、ベース中のホール電流
と全エミッタ電流との比を持つ非常に薄いＰ＋コレクタ層を有する。Ｐ＋ＩＧＢ
Ｔコレクタのドーピングは、そのドリフト層に蓄積される合計電荷を増加せずに
、ＩＧＢＴの順方向電圧降下を小さくするように設計される。ドリフト層の厚さ
を減らすことが出来るようにする為に、比較的薄いバッファ層を設け、こうして
順方向電圧降下をも減少させる。バッファ層の厚さ及びドーピングは、導電度変
調に必要なだけの数の少数担体にすることが出来るように調整される。
と全エミッタ電流との比を持つ非常に薄いＰ＋コレクタ層を有する。Ｐ＋ＩＧＢ
Ｔコレクタのドーピングは、そのドリフト層に蓄積される合計電荷を増加せずに
、ＩＧＢＴの順方向電圧降下を小さくするように設計される。ドリフト層の厚さ
を減らすことが出来るようにする為に、比較的薄いバッファ層を設け、こうして
順方向電圧降下をも減少させる。バッファ層の厚さ及びドーピングは、導電度変
調に必要なだけの数の少数担体にすることが出来るように調整される。
【０００７】 寿命キラーはドリフト層の本体の中には設けないが、Ｐ＋／Ｎ−コレクタ界面
の縁にだけ設けて、電圧がまだ低い間、より多くの少数担体の再結合が起こるよ
うにし、こうしてスイッチング損失を減少する。ＺＶＳ式ＩＧＢＴは、低い温度
のとき、ＩＧＢＴのＰＮＰバイポーラ・トランジスタのＰ＋コレクタからのター
ンオフ中のホールの逆注入により、若干の少数担体をＩＧＢＴのＰ＋コレクタに
向かって掃引することが出来るようにし、電流のテール(tail)の大きさを小さく
する。一層高い温度に於ける逆注入の利点を実現する為に、ＺＶＳ式ＩＢＧＴの
ＰＮＰバイポーラ・トランジスタの利得を減少する。更に、注意深く配置された
Ｐ＋ダイバータ(diverter)を使って、ドリフト層に蓄積される少数担体の数を更
に減らす。高いスイッチング周波数のとき、この最適にしたＺＶＳ式ＩＧＢＴ構
造でＺＶＳを達成するのに必要なスナッバ・キャパシタの規模を可成り小さくす
るのが有利であり、更に、これは用途によっては、デバイス自身の寄生静電容量
で構成することが出来る。
の縁にだけ設けて、電圧がまだ低い間、より多くの少数担体の再結合が起こるよ
うにし、こうしてスイッチング損失を減少する。ＺＶＳ式ＩＧＢＴは、低い温度
のとき、ＩＧＢＴのＰＮＰバイポーラ・トランジスタのＰ＋コレクタからのター
ンオフ中のホールの逆注入により、若干の少数担体をＩＧＢＴのＰ＋コレクタに
向かって掃引することが出来るようにし、電流のテール(tail)の大きさを小さく
する。一層高い温度に於ける逆注入の利点を実現する為に、ＺＶＳ式ＩＢＧＴの
ＰＮＰバイポーラ・トランジスタの利得を減少する。更に、注意深く配置された
Ｐ＋ダイバータ(diverter)を使って、ドリフト層に蓄積される少数担体の数を更
に減らす。高いスイッチング周波数のとき、この最適にしたＺＶＳ式ＩＧＢＴ構
造でＺＶＳを達成するのに必要なスナッバ・キャパシタの規模を可成り小さくす
るのが有利であり、更に、これは用途によっては、デバイス自身の寄生静電容量
で構成することが出来る。
【０００８】
図１は、ゲート１２及びソース１３を含むＭＯＳＦＥＴ部分１１と、エミッタ
１５、ベース１６及びコレクタ１７を含むバイポーラ・トランジスタ部分１４と
を有する典型的なＰＴ形ＩＧＢＴ構造１０を示す。ＰＴ形ＩＧＢＴ１０はバッフ
ァ層１８をも含み、これは少数担体注入制限部として作用し、所定の電圧に対し
て、ドリフト領域（又は層）２０の厚さの小さな一部分を使うことが出来るよう
にする。ＰＴ形ＩＧＢＴが、ターンオフ時間と順方向電圧降下の間の兼合いを最
大にする為に、寿命キラーを使う。
１５、ベース１６及びコレクタ１７を含むバイポーラ・トランジスタ部分１４と
を有する典型的なＰＴ形ＩＧＢＴ構造１０を示す。ＰＴ形ＩＧＢＴ１０はバッフ
ァ層１８をも含み、これは少数担体注入制限部として作用し、所定の電圧に対し
て、ドリフト領域（又は層）２０の厚さの小さな一部分を使うことが出来るよう
にする。ＰＴ形ＩＧＢＴが、ターンオフ時間と順方向電圧降下の間の兼合いを最
大にする為に、寿命キラーを使う。
【０００９】 図２は、ゲート３２及びソース３３を含むＭＯＳＦＥＴ部分３１と、エミッタ
３５、ベース３６及びコレクタ３７を含むバイポーラ・トランジスタ部分３４と
を有する典型的なＮＰＴ形ＩＧＢＴ構造３０を示す。図示のように、ＮＰＴ形Ｉ
ＧＢＴが、ドリフト層４０に注入される電荷の数を減らす為に薄いＰ＋コレクタ
層３８を持っている。
３５、ベース３６及びコレクタ３７を含むバイポーラ・トランジスタ部分３４と
を有する典型的なＮＰＴ形ＩＧＢＴ構造３０を示す。図示のように、ＮＰＴ形Ｉ
ＧＢＴが、ドリフト層４０に注入される電荷の数を減らす為に薄いＰ＋コレクタ
層３８を持っている。
【００１０】 図３は、ＺＶＳ状態で商業的に入手し得るＰＴ及びＮＰＴ形ＩＧＢＴを試験す
る為、並びにこの発明の好ましい実施例による新規なＩＧＢＴ構造を試験する為
に用いられる試験装置５０を示す。被試験デバイス（ＤＵＴ）が５２で示されて
おり、それがデバイスを駆動するゲート駆動装置５４に結合されることが示され
ている。更に、被試験装置がダイオード５６及びキャパシタ（Ｃ）５８と並列に
接続される。入力直流電源Ｖｉｎが６０で示されており、入力誘導子６２と直列
に結合され、その他端が被試験デバイスのコレクタに接続される。ダイオード６
４の陽極が被試験デバイスのコレクタに接続され、ダイオード６４の陰極が出力
直流源（Ｖｏｕｔ）６６に接続されている。
る為、並びにこの発明の好ましい実施例による新規なＩＧＢＴ構造を試験する為
に用いられる試験装置５０を示す。被試験デバイス（ＤＵＴ）が５２で示されて
おり、それがデバイスを駆動するゲート駆動装置５４に結合されることが示され
ている。更に、被試験装置がダイオード５６及びキャパシタ（Ｃ）５８と並列に
接続される。入力直流電源Ｖｉｎが６０で示されており、入力誘導子６２と直列
に結合され、その他端が被試験デバイスのコレクタに接続される。ダイオード６
４の陽極が被試験デバイスのコレクタに接続され、ダイオード６４の陰極が出力
直流源（Ｖｏｕｔ）６６に接続されている。
【００１１】 図４及び５は、８００Ｖ、１０００Ａ、７５℃の温度及びスナッバ・キャパシ
タの値Ｃ＝０．９４μＦで、図３の試験装置を用いたときの市場で入手し得るＰ
Ｔ及びＮＰＴ形ＩＧＢＴに対するスイッチング損失波形（電圧Ｖｄ及び電流Ｉｄ
）を示している。図示のように、ＺＶＳ状態では、これらのデバイスは、デバイ
スのターンオフのとき、電流のテール７０を示す。電流のテールは、ドリフト層
に注入された少数担体の高いレベルによるものである。ＰＴ形ＩＧＢＴでは、少
数担体の数が温度と共に増加する。例えば、温度が２５℃から１２５℃に変化す
るとき、損失は３倍増加する。この増加は、ＮＰＴ形ＩＧＢＴ程顕著ではないが
、例えば２５℃では損失が大きい。何れの種類のデバイスでも、損失が一般的に
大きく、高いスイッチング周波数、例えば２０−１００ＫＨｚでは可成りの電力
損失の原因となる。
タの値Ｃ＝０．９４μＦで、図３の試験装置を用いたときの市場で入手し得るＰ
Ｔ及びＮＰＴ形ＩＧＢＴに対するスイッチング損失波形（電圧Ｖｄ及び電流Ｉｄ
）を示している。図示のように、ＺＶＳ状態では、これらのデバイスは、デバイ
スのターンオフのとき、電流のテール７０を示す。電流のテールは、ドリフト層
に注入された少数担体の高いレベルによるものである。ＰＴ形ＩＧＢＴでは、少
数担体の数が温度と共に増加する。例えば、温度が２５℃から１２５℃に変化す
るとき、損失は３倍増加する。この増加は、ＮＰＴ形ＩＧＢＴ程顕著ではないが
、例えば２５℃では損失が大きい。何れの種類のデバイスでも、損失が一般的に
大きく、高いスイッチング周波数、例えば２０−１００ＫＨｚでは可成りの電力
損失の原因となる。
【００１２】 試験から、現在入手し得るＰＴ及びＮＰＴ形ＩＧＢＴの特徴は次の通りである
。 （１）ＰＴ及びＮＰＴ形ＩＧＢＴの何れも、高い接合温度、例えば７５℃−１２
５℃では、大きなターンオフ・スイッチング損失を示す。 （２）ＰＴ形ＩＧＢＴは低い接合温度では、スイッチング損失が比較的小さいが
、一層高い接合温度では、スイッチング損失が可成り増加する。 （３）スイッチング損失は主に、次の式で表されるように、導電中のデバイスに
蓄積された電荷によるものである。 ＱS ＝［（Ｌ2ＩO）／（２ＤP）］［１−（１／ｃｏｓｈ（Ｗ／Ｌ）］ 合計電荷ＱS は、負荷電流ＩO 、担体寿命及びドリフト層の厚さＷに関係する。
（４）ＺＶＳは、スイッチング損失の一層小さくなる点で、ＮＰＴ形ＩＧＢＴよ
りもＰＴ形ＩＧＢＴにより有利である。 （５）スナッバ・キャパシタの値Ｃが増加しても、ＮＰＴ形ＩＧＢＴでは、スイ
ッチング損失の実質的な減少につながらない。 （６）ＮＰＴ形ＩＧＢＴはエミッタ効率が非常に低いが、厚手のドリフト層はこ
の利点を帳消しにし、その為、大きな損失につながる。 （７）ＮＰＴ形ＩＧＢＴは低い温度、例えば２５℃−７５℃では、一層大きなス
イッチング損失を持っている。この損失は主に、ＰＴの場合に対するよりも一層
大きな電流のテールに由るものである。 （８）ＰＴ形ＩＧＢＴのＭＯＳＦＥＴ成分の電流は、温度と共に減少し、バイポ
ーラ成分の電流の増加につながる。バイポーラ成分の電流が、デバイスのターン
オフ時に於ける大きなスイッチング損失の原因である。
。 （１）ＰＴ及びＮＰＴ形ＩＧＢＴの何れも、高い接合温度、例えば７５℃−１２
５℃では、大きなターンオフ・スイッチング損失を示す。 （２）ＰＴ形ＩＧＢＴは低い接合温度では、スイッチング損失が比較的小さいが
、一層高い接合温度では、スイッチング損失が可成り増加する。 （３）スイッチング損失は主に、次の式で表されるように、導電中のデバイスに
蓄積された電荷によるものである。 ＱS ＝［（Ｌ2ＩO）／（２ＤP）］［１−（１／ｃｏｓｈ（Ｗ／Ｌ）］ 合計電荷ＱS は、負荷電流ＩO 、担体寿命及びドリフト層の厚さＷに関係する。
（４）ＺＶＳは、スイッチング損失の一層小さくなる点で、ＮＰＴ形ＩＧＢＴよ
りもＰＴ形ＩＧＢＴにより有利である。 （５）スナッバ・キャパシタの値Ｃが増加しても、ＮＰＴ形ＩＧＢＴでは、スイ
ッチング損失の実質的な減少につながらない。 （６）ＮＰＴ形ＩＧＢＴはエミッタ効率が非常に低いが、厚手のドリフト層はこ
の利点を帳消しにし、その為、大きな損失につながる。 （７）ＮＰＴ形ＩＧＢＴは低い温度、例えば２５℃−７５℃では、一層大きなス
イッチング損失を持っている。この損失は主に、ＰＴの場合に対するよりも一層
大きな電流のテールに由るものである。 （８）ＰＴ形ＩＧＢＴのＭＯＳＦＥＴ成分の電流は、温度と共に減少し、バイポ
ーラ成分の電流の増加につながる。バイポーラ成分の電流が、デバイスのターン
オフ時に於ける大きなスイッチング損失の原因である。
【００１３】 図６は、図１に示すようなＰＴ形ＩＧＢＴ構造のハード・スイッチングＩＧＢ
Ｔ動作に対する典型的な波形を示す。Ｖｄはデバイスの両端の電圧を示し、Ｉｄ
はスイッチング事象、即ちターンオン及びターンオフ時のデバイスを通る電流を
表す。図６は、電圧及び電流の積であるスイッチング電力損失をも示している。
図示のように、ターンオン及びターンオフ損失は実質的に、スイッチングの際の
電圧と電流の重なりに因るものである。
Ｔ動作に対する典型的な波形を示す。Ｖｄはデバイスの両端の電圧を示し、Ｉｄ
はスイッチング事象、即ちターンオン及びターンオフ時のデバイスを通る電流を
表す。図６は、電圧及び電流の積であるスイッチング電力損失をも示している。
図示のように、ターンオン及びターンオフ損失は実質的に、スイッチングの際の
電圧と電流の重なりに因るものである。
【００１４】 図７は、ＺＶＳ動作のときの図１に示すようなＰＴ形ＩＧＢＴ構造に対する電
圧及び電流波形を示す。ターンオフ損失が小さく、ターンオン損失は全くない。
特に、デバイスがゼロ電圧でターンオンし、従って、ターンオン損失がない。デ
バイスはゆっくりと上昇する電圧でターンオフになり、従って、電圧及び電流の
間に小さな重なりがあって、この結果、小さな電力損失が生ずる。導電損失が、
電流の増加の為に、ＺＶＳ動作では若干高くなる。
圧及び電流波形を示す。ターンオフ損失が小さく、ターンオン損失は全くない。
特に、デバイスがゼロ電圧でターンオンし、従って、ターンオン損失がない。デ
バイスはゆっくりと上昇する電圧でターンオフになり、従って、電圧及び電流の
間に小さな重なりがあって、この結果、小さな電力損失が生ずる。導電損失が、
電流の増加の為に、ＺＶＳ動作では若干高くなる。
【００１５】 図８は、ゲート８２及びソース８３を含むＭＯＳＦＥＴ部分８１と、エミッタ
８５、ベース８６及びコレクタを含むバイポーラ・トランジスタ部分８４とを有
するこの発明の好ましい実施例によるＺＶＳ式ＩＧＢＴ８０を示す。ＺＶＳ式Ｉ
ＢＧＴ８０のゲート構造が、ＤＭＯＳゲート構造で構成されることが示されてい
る。ＩＧＢＴ８０は、ドリフト層９０に注入される電荷の数を減らす為に、ＮＰ
Ｔ形デバイスと同様に、効率の低い薄いＰ＋コレクタ層８８を有する。しかし、
ＮＰＴ及びＰＴ構造の何れとも違って、Ｐ＋コレクタ層８８のドーピングは、ド
リフト層に蓄積される電荷の総数を増加せずに、ＩＧＢＴの順方向降下を減らす
ように調整されている。バッファ層９２を設けて、ドリフト層の厚さを薄くする
。バッファ層が厚手で強く（高濃度に）ドープされている現在入手し得るＰＴ形
ＩＧＢＴと異なり、ＩＧＢＴ８０のバッファ層は薄く、中位にドープされている
。
８５、ベース８６及びコレクタを含むバイポーラ・トランジスタ部分８４とを有
するこの発明の好ましい実施例によるＺＶＳ式ＩＧＢＴ８０を示す。ＺＶＳ式Ｉ
ＢＧＴ８０のゲート構造が、ＤＭＯＳゲート構造で構成されることが示されてい
る。ＩＧＢＴ８０は、ドリフト層９０に注入される電荷の数を減らす為に、ＮＰ
Ｔ形デバイスと同様に、効率の低い薄いＰ＋コレクタ層８８を有する。しかし、
ＮＰＴ及びＰＴ構造の何れとも違って、Ｐ＋コレクタ層８８のドーピングは、ド
リフト層に蓄積される電荷の総数を増加せずに、ＩＧＢＴの順方向降下を減らす
ように調整されている。バッファ層９２を設けて、ドリフト層の厚さを薄くする
。バッファ層が厚手で強く（高濃度に）ドープされている現在入手し得るＰＴ形
ＩＧＢＴと異なり、ＩＧＢＴ８０のバッファ層は薄く、中位にドープされている
。
【００１６】 例えば、６００ＶのＩＧＢＴでは、ドリフト層の厚さは約５５μｍ−７０μｍ
であってよい。同様なデバイスの定格を持つＮＰＴ形ＩＧＢＴでは、ドリフト層
の厚さは約１００−１２０μｍであってよい。電力デバイスに於ける層の厚さの
例としては、４０μｍ（薄手）から６００μｍ（厚手）までの範囲であってよい
。
であってよい。同様なデバイスの定格を持つＮＰＴ形ＩＧＢＴでは、ドリフト層
の厚さは約１００−１２０μｍであってよい。電力デバイスに於ける層の厚さの
例としては、４０μｍ（薄手）から６００μｍ（厚手）までの範囲であってよい
。
【００１７】 この発明の好ましい実施例のＺＶＳ式ＩＧＢＴのドリフト層全体に互って、寿
命キラーを使っていない。その代りに、寿命キラーは、ＩＧＢＴのＰＮＰバイポ
ーラ・トランジスタ部分のＰ＋／Ｎ−界面の縁にある領域９６に局在化している
。ＺＶＳでは、電圧がデバイスの両端でスナッバ・キャパシタＣ（図３）によっ
て制御される。ＩＧＢＴのＰＮＰバイポーラ接合のＰ＋／Ｎ−界面で構造にある
欠陥を導入することにより、電圧がまだ低い間、少数担体のより多くの再結合が
起こり、この結果スイッチング損失が小さくなる。デバイスの両端の電圧が母線
電圧Ｖｉｎに達するまでに、大部分の担体は損失のない形で再結合しているか、
或いは増大する空乏層により、ＩＧＢＴコレクタに掃引される（即ち、取去られ
る）。
命キラーを使っていない。その代りに、寿命キラーは、ＩＧＢＴのＰＮＰバイポ
ーラ・トランジスタ部分のＰ＋／Ｎ−界面の縁にある領域９６に局在化している
。ＺＶＳでは、電圧がデバイスの両端でスナッバ・キャパシタＣ（図３）によっ
て制御される。ＩＧＢＴのＰＮＰバイポーラ接合のＰ＋／Ｎ−界面で構造にある
欠陥を導入することにより、電圧がまだ低い間、少数担体のより多くの再結合が
起こり、この結果スイッチング損失が小さくなる。デバイスの両端の電圧が母線
電圧Ｖｉｎに達するまでに、大部分の担体は損失のない形で再結合しているか、
或いは増大する空乏層により、ＩＧＢＴコレクタに掃引される（即ち、取去られ
る）。
【００１８】 比較的低い温度で、ＺＶＳの間、ＩＧＢＴのＰＮＰバイポーラ接合のＰ＋コレ
クタから、ターンオフの間に行われるホールの逆注入により、若干の少数担体を
ＩＧＢＴのＰ＋コレクタに向けて掃引することが出来、こうして電流のテールの
大きさを小さくする。この現象は高い温度では消滅する。しかし、最適化された
構造では、ドリフト層全体に互って寿命キラーを使っていないので、ＩＧＢＴの
ＰＮＰバイポーラ・トランジスタの利得を増加することにより、高い温度に於け
る逆注入が達成される。
クタから、ターンオフの間に行われるホールの逆注入により、若干の少数担体を
ＩＧＢＴのＰ＋コレクタに向けて掃引することが出来、こうして電流のテールの
大きさを小さくする。この現象は高い温度では消滅する。しかし、最適化された
構造では、ドリフト層全体に互って寿命キラーを使っていないので、ＩＧＢＴの
ＰＮＰバイポーラ・トランジスタの利得を増加することにより、高い温度に於け
る逆注入が達成される。
【００１９】 ＩＧＢＴの寄生ＮＰＮバイポーラ・トランジスタを通じて、ドリフト層内の少
数担体の数が更に減らされる。特に、ハード・スイッチングの間、コレクタ・エ
ミッタ電圧を増加することによって、少数担体がＰ−ベースから掃引され、即ち
取去られるが、ＺＶＳでは、デバイスの両端の電圧がゆっくりと増加する。従っ
て、デバイスから少数担体を素早く掃引することは出来ない。
数担体の数が更に減らされる。特に、ハード・スイッチングの間、コレクタ・エ
ミッタ電圧を増加することによって、少数担体がＰ−ベースから掃引され、即ち
取去られるが、ＺＶＳでは、デバイスの両端の電圧がゆっくりと増加する。従っ
て、デバイスから少数担体を素早く掃引することは出来ない。
【００２０】 注意深く配置されたＰ＋ダイバータ(diverter)を使うことによっても、蓄積さ
れる少数担体の数が減らされる。特に、過剰な少数担体の除去を容易にする為に
、Ｎ＋バッファ層には２つのＰ＋領域（即ちＰ＋ダイバータ）９８が埋込まれて
いる。少数担体がドリフト層に注入されるターンオン段階の間、Ｐ＋ダイバータ
領域が、ＩＧＢＴのＰ＋コレクタから注入される若干の少数担体に対するトラッ
プとして作用する。ターンオフのとき、ダイバータ領域が、ＰＮＰバイポーラ・
トランジスタとして作用する。こういう領域の電流が、ターンオフのときの負の
電流の大きさを増加し、こうしてＩＧＢＴのＰ＋コレクタに向かってのホールの
逆注入を強制する。
れる少数担体の数が減らされる。特に、過剰な少数担体の除去を容易にする為に
、Ｎ＋バッファ層には２つのＰ＋領域（即ちＰ＋ダイバータ）９８が埋込まれて
いる。少数担体がドリフト層に注入されるターンオン段階の間、Ｐ＋ダイバータ
領域が、ＩＧＢＴのＰ＋コレクタから注入される若干の少数担体に対するトラッ
プとして作用する。ターンオフのとき、ダイバータ領域が、ＰＮＰバイポーラ・
トランジスタとして作用する。こういう領域の電流が、ターンオフのときの負の
電流の大きさを増加し、こうしてＩＧＢＴのＰ＋コレクタに向かってのホールの
逆注入を強制する。
【００２１】 高いスイッチング周波数では、ＺＶＳを達成する為に必要なスナッバ・キャパ
シタＣ（図３）の規模が可成り小さくなる。この発明の最適にしたＩＧＢＴが、
それ自身の寄生静電容量を使ってＺＶＳを達成することが好ましい。この目的の
為、ＩＧＢＴは、非常に小さなバイポーラ部品と共に、ＭＯＳＦＥＴとして有効
に動作するように最適化する。
シタＣ（図３）の規模が可成り小さくなる。この発明の最適にしたＩＧＢＴが、
それ自身の寄生静電容量を使ってＺＶＳを達成することが好ましい。この目的の
為、ＩＧＢＴは、非常に小さなバイポーラ部品と共に、ＭＯＳＦＥＴとして有効
に動作するように最適化する。
【００２２】 図９は、図８のＤＭＯＳゲート構造の代りに、トレンチ(trench)形ゲート構造
１０２を用いた別の実施例のＺＶＳ式ＩＧＢＴ１００を示す。ＺＶＳ式ＩＧＢＴ
１００が、トレンチ形ゲート１０２及びソース１０３を含むＭＯＳＦＥＴ部分１
０１と、エミッタ１０５、ベース１０６及びコレクタ１０７を含むバイポーラ・
トランジスタ部分１０４とを有する。ＺＶＳのとき、ＩＧＢＴがゼロ電圧でター
ンオンされる。ｄｉ／ｄｔが大きいとき、導電度変調の遅れの為に、即ち、注入
が電流の増加に遅れる為に、初期の大きな順方向降下が観察される。この現象を
避ける為、ホールの速い注入が必要であるが、これはＩＧＢＴのＰ＋コレクタの
ドーピング濃度を下げることにより、又はより多くのＰ＋ダイバータ領域９８を
追加することによって、達成することが出来る。（導電度変調は、（電子及びホ
ールの背景ドーピングを持つ）ドリフト層に大量の電子及びホールを注入する過
程であり、注入された電子及びホールが背景ドーピングを圧倒し、真性ドリフト
層領域の抵抗を劇的に下げることを助け、順方向電圧降下を小さくすると共に電
流密度を高くすることが出来るようにする。） この発明の好ましい実施例を図面に示して説明したが、この実施例は例に過ぎ
ないことを承知されたい。当業者には、この発明を逸脱せずに、種々の変更及び
置換が考えられよう。従って、この発明は、特許請求の範囲によって限定される
ことを承知されたい。
１０２を用いた別の実施例のＺＶＳ式ＩＧＢＴ１００を示す。ＺＶＳ式ＩＧＢＴ
１００が、トレンチ形ゲート１０２及びソース１０３を含むＭＯＳＦＥＴ部分１
０１と、エミッタ１０５、ベース１０６及びコレクタ１０７を含むバイポーラ・
トランジスタ部分１０４とを有する。ＺＶＳのとき、ＩＧＢＴがゼロ電圧でター
ンオンされる。ｄｉ／ｄｔが大きいとき、導電度変調の遅れの為に、即ち、注入
が電流の増加に遅れる為に、初期の大きな順方向降下が観察される。この現象を
避ける為、ホールの速い注入が必要であるが、これはＩＧＢＴのＰ＋コレクタの
ドーピング濃度を下げることにより、又はより多くのＰ＋ダイバータ領域９８を
追加することによって、達成することが出来る。（導電度変調は、（電子及びホ
ールの背景ドーピングを持つ）ドリフト層に大量の電子及びホールを注入する過
程であり、注入された電子及びホールが背景ドーピングを圧倒し、真性ドリフト
層領域の抵抗を劇的に下げることを助け、順方向電圧降下を小さくすると共に電
流密度を高くすることが出来るようにする。） この発明の好ましい実施例を図面に示して説明したが、この実施例は例に過ぎ
ないことを承知されたい。当業者には、この発明を逸脱せずに、種々の変更及び
置換が考えられよう。従って、この発明は、特許請求の範囲によって限定される
ことを承知されたい。
【図１】 典型的なＰＴ形ＩＧＢＴ構造を示す略図。
【図２】 典型的なＮＰＴ形ＩＧＢＴ構造を示す略図。
【図３】 ＺＶＳ試験装置の略図。
【図４】 ＮＰＴスイッチング波形を示すグラフ。
【図５】 ＰＴスイッチング波形を示すグラフ。
【図６】 図１に示すようなＩＧＢＴのＰＴ構造に対するハード・スイッチング波形を示
すグラフ。
すグラフ。
【図７】 図１に示すようなＩＧＢＴのＰＴ構造に対するＺＶＳ波形を示すグラフ。
【図８】 この発明の好ましい実施例によるＺＶＳ式ＩＧＢＴ構造を示す略図。
【図９】 この発明の好ましい実施例による別の形のＺＶＳ式ＩＧＢＴ構造を示す略図。
１０ ＰＴ形ＩＧＢＴ構造 １４ バイポーラ・トランジスタ部分 ３０ ＮＰＴ形ＩＧＢＴ構造 ３４ バイポーラ・トランジスタ部分 ５０ 試験装置 ８０ ＺＶＳ式ＩＧＢＴ ８４ バイポーラ・トランジスタ部分 １００ ＺＶＳ式ＩＧＢＴ １０２ トレンチ形ゲート構造
Claims (4)
- 【請求項１】 ゼロ電圧スイッチング（ＺＶＳ）動作に適した絶縁ゲート・
バイポーラ・トランジスタ（ＩＧＢＴ）に於て、 ゲート及びソースを持つＭＯＳＦＥＴ部分と、エミッタ、ベース及びコレクタ
を持つバイポーラ・トランジスタ部分とを有し、 前記ゲート、ソース、ベース及びエミッタがＩＧＢＴの片側にあって、それら
と向かい合った別の側に前記コレクタが設けられていて、これらの両方の側の間
にドリフト層が配置されており、 前記コレクタが、前記ドリフト層の厚さに比べて比較的薄いＰ＋層で構成され
ていて、該Ｐ＋層は、前記ドリフト層に蓄積される合計電荷を実質的に増加せず
に順方向電圧降下を最小にするように所定の濃度にドープされており、 前記Ｐ＋層及び前記ドリフト層の間には、前記ドリフト層に比べて比較的薄い
Ｎ＋バッファ層が配置されており、 前記ドリフト層はＰ＋／Ｎ−コレクタ界面の縁に局在化した寿命キラーを持っ
ているが、前記縁を超えたドリフト層の内部には寿命キラーが設けられていない
こと、を特徴とする絶縁ゲート・バイポーラ・トランジスタ。 - 【請求項２】 前記ゲートがＤＭＯＳゲート構造で構成されている請求項１
記載の絶縁ゲート・バイポーラ・トランジスタ。 - 【請求項３】 前記ゲートがトレンチ形ゲート構造で構成されている請求項
１記載の絶縁ゲート・バイポーラ・トランジスタ。 - 【請求項４】 更に前記Ｎ＋バッファ層内にＰ＋ダイバータ領域を有する請
求項１記載の絶縁ゲート・バイポーラ・トランジスタ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/205,310 US6239466B1 (en) | 1998-12-04 | 1998-12-04 | Insulated gate bipolar transistor for zero-voltage switching |
| US09/205,310 | 1998-12-04 | ||
| PCT/US1999/027865 WO2000035022A1 (en) | 1998-12-04 | 1999-11-23 | Insulated gate bipolar transistor for zero-voltage switching |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002532886A true JP2002532886A (ja) | 2002-10-02 |
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ID=22761680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000587386A Withdrawn JP2002532886A (ja) | 1998-12-04 | 1999-11-23 | 絶縁ゲート・バイポーラ・トランジスタ |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP1051753A1 (ja) |
| JP (1) | JP2002532886A (ja) |
| CN (1) | CN1290404A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070206 |