JPS62298120A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS62298120A JPS62298120A JP61140202A JP14020286A JPS62298120A JP S62298120 A JPS62298120 A JP S62298120A JP 61140202 A JP61140202 A JP 61140202A JP 14020286 A JP14020286 A JP 14020286A JP S62298120 A JPS62298120 A JP S62298120A
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-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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-
- H—ELECTRICITY
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に係り、特にキ
ャリアのライフタイムキラーの導入により。
ャリアのライフタイムキラーの導入により。
特性向上および信頼性を向上させ得る半導体装置および
その製造方法に関する。
その製造方法に関する。
従来、半導体装置のキャリアのライフタイムキラーの導
入については、アイ・イー・ディー・エム（Ｉ ＥＤＭ
） ＋ ２０．４ （１９７６年）第４９５〜４９
８頁において論じられている。この文献には、キャリア
のライフタイムキラーとして、金拡散、白金拡散および
電子線照射を利用することが記載されている。（ライフ
タイムコントロールインパワー レクティファイアーズ
アンドサイリスタユージングゴールド、プラテイナムア
ンドエレクトロンイレイデイエイション（ＬＩＦＥＴＩ
ＭＥ Ｃ０ＮＴ−ＲＯＬ ＩＮ ＰＯ讐ＥＲＲＥＣＴＩ
ＦＩＥＲ３ＡＮＤ ＴＨＹＲＩＳＴＯＲ３ＵＳＩＮＧＧ
ＯＬＤ、ＰＬＡＴＩＮＵＭ ＡＮＤ ＥＬＥＣＴＲＯＮ
ＩＲＲＡＤＩＡＴＩＯＮ））また、これに関連する技
術が、アイ・イー・ディー・エム（Ｉ ＥＤＭ） 、
６．６ （１９８５年）第１６２〜１６５頁においても
論じられている。この文献には、キャリアのライフタイ
ムキラーとして、プロトンイオンビームを利用すること
が記載されている。
入については、アイ・イー・ディー・エム（Ｉ ＥＤＭ
） ＋ ２０．４ （１９７６年）第４９５〜４９
８頁において論じられている。この文献には、キャリア
のライフタイムキラーとして、金拡散、白金拡散および
電子線照射を利用することが記載されている。（ライフ
タイムコントロールインパワー レクティファイアーズ
アンドサイリスタユージングゴールド、プラテイナムア
ンドエレクトロンイレイデイエイション（ＬＩＦＥＴＩ
ＭＥ Ｃ０ＮＴ−ＲＯＬ ＩＮ ＰＯ讐ＥＲＲＥＣＴＩ
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ＯＬＤ、ＰＬＡＴＩＮＵＭ ＡＮＤ ＥＬＥＣＴＲＯＮ
ＩＲＲＡＤＩＡＴＩＯＮ））また、これに関連する技
術が、アイ・イー・ディー・エム（Ｉ ＥＤＭ） 、
６．６ （１９８５年）第１６２〜１６５頁においても
論じられている。この文献には、キャリアのライフタイ
ムキラーとして、プロトンイオンビームを利用すること
が記載されている。
（インプルーヴドダイナミック プロパティーズオブジ
ー・ティー・オーサイリスターズアンドダイオーズパイ
プロトンインブランティジョン（ＩＭＰＲＯＶＥＤ
ＤＹＮＡＭＩＣＰＲＯＰＥＲＴＩＥＳ ＯＦ ＧＴＯ−
ＴＨＹＲＩ−３ＴＯＲ３ＡＮＤ ＤＩＯＤＥＳ ＢＹ
ＰＲＯＴＯＮ ＩＭＰＬＡＮＴＡＴＩＯＮ））〔発明が
解決しようとする問題点〕 上記従来技術においては、キャリアのライフタイムキラ
ーを半導体装置に導入するのに、同一基板上に複数の素
子を有する半導体基板全体にわたり、かつ半導体基板の
表面から所定の深さにわたって形成するものであり、半
導体基板の所定の深さの所定の領域のみに選択的にキャ
リアのライフタイムキラーを導入することはできない。
ー・ティー・オーサイリスターズアンドダイオーズパイ
プロトンインブランティジョン（ＩＭＰＲＯＶＥＤ
ＤＹＮＡＭＩＣＰＲＯＰＥＲＴＩＥＳ ＯＦ ＧＴＯ−
ＴＨＹＲＩ−３ＴＯＲ３ＡＮＤ ＤＩＯＤＥＳ ＢＹ
ＰＲＯＴＯＮ ＩＭＰＬＡＮＴＡＴＩＯＮ））〔発明が
解決しようとする問題点〕 上記従来技術においては、キャリアのライフタイムキラ
ーを半導体装置に導入するのに、同一基板上に複数の素
子を有する半導体基板全体にわたり、かつ半導体基板の
表面から所定の深さにわたって形成するものであり、半
導体基板の所定の深さの所定の領域のみに選択的にキャ
リアのライフタイムキラーを導入することはできない。
したがって、別々の機能を有するすべでの素子へ、この
ようなキャリアのライフタイムキラーを導入することに
よって、そのキャリアのライフタイムコントロールによ
る利点（ダイオードの逆回復時間の減少、パワーＭＯ３
ＦＥＴのスイッチング速度の向上、ラッチアップ耐性の
向上あるいはメモリエラーの防止等）と、弊害（リーク
電流の増加、耐圧の低下、あるいはメモリ部の蓄積電荷
のリーク等）とが同時に存在するという問題があつた・ 本発明の目的は、同一半導体基板上の複数の素子の別々
の機能を考慮し、半導体基板の所定の深さの所定の領域
のみに選択的にキャリアのライフタイムキラーの導入を
行なって、上記の問題を解決することにある。
ようなキャリアのライフタイムキラーを導入することに
よって、そのキャリアのライフタイムコントロールによ
る利点（ダイオードの逆回復時間の減少、パワーＭＯ３
ＦＥＴのスイッチング速度の向上、ラッチアップ耐性の
向上あるいはメモリエラーの防止等）と、弊害（リーク
電流の増加、耐圧の低下、あるいはメモリ部の蓄積電荷
のリーク等）とが同時に存在するという問題があつた・ 本発明の目的は、同一半導体基板上の複数の素子の別々
の機能を考慮し、半導体基板の所定の深さの所定の領域
のみに選択的にキャリアのライフタイムキラーの導入を
行なって、上記の問題を解決することにある。
上記の目的は、半導体基板に高エネルギーのイオン打込
みを行なうことにより達成される。所定の深さの所定の
領域に選択的にイオン打込みを行なうために、半導体基
板上にマスクを設ける方法と、高エネルギーのイオン打
込みの打込みエネルギーを選定して深さ方向で制御する
方法とを採用した。
みを行なうことにより達成される。所定の深さの所定の
領域に選択的にイオン打込みを行なうために、半導体基
板上にマスクを設ける方法と、高エネルギーのイオン打
込みの打込みエネルギーを選定して深さ方向で制御する
方法とを採用した。
すなわち、本発明の半導体装置は、半導体基板の所定の
深さの所定の領域に、キャリアのライフタイムキラーと
なる結晶欠陥層を有することを特徴とする。
深さの所定の領域に、キャリアのライフタイムキラーと
なる結晶欠陥層を有することを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板に
選択的に高エネルギーのイオン打込みを行なって所定の
深さの所定の領域にキャリアのライフタイムキラーとな
る結晶欠陥層を形成する工程と、水素中の熱処理を行な
う工程とを含むことを特徴とする。
選択的に高エネルギーのイオン打込みを行なって所定の
深さの所定の領域にキャリアのライフタイムキラーとな
る結晶欠陥層を形成する工程と、水素中の熱処理を行な
う工程とを含むことを特徴とする。
上記の構成により、半導体基板中で、部分的にのみキャ
リアのライフタイムが減少する領域を形成することがで
きる。それよって、配置された複数の素子のうちキャリ
アのライフタイムキラーを有する素子においては、例え
ばダイオードの逆回復特性、パワーＭＯ３ＦＥＴのスイ
ッチング特性が向上し、ラッチアップ現象や破壊現象、
あるいはメモリーエラーなどの発生が著しく低下する一
方、このキャリアのライフタイムキラーを有しない素子
においては、ライフタイムが減少して生ずるリーク電流
の増大、耐圧の低下、あるいはメモリー蓄積電荷のリー
クなどの特性の劣化が生じなり１゜ 〔実施例〕 実施例 １ 第１図は、本発明の第１の実施例を示す縦形パワーＭ
ＯＳ Ｆ Ｅ Ｔの断面構造図である。本実施例では、
定格電圧４００■、定格電流ＩＯＡ、ｎチャネル形の縦
形パワーＭＯ３ＦＥＴを示す。
リアのライフタイムが減少する領域を形成することがで
きる。それよって、配置された複数の素子のうちキャリ
アのライフタイムキラーを有する素子においては、例え
ばダイオードの逆回復特性、パワーＭＯ３ＦＥＴのスイ
ッチング特性が向上し、ラッチアップ現象や破壊現象、
あるいはメモリーエラーなどの発生が著しく低下する一
方、このキャリアのライフタイムキラーを有しない素子
においては、ライフタイムが減少して生ずるリーク電流
の増大、耐圧の低下、あるいはメモリー蓄積電荷のリー
クなどの特性の劣化が生じなり１゜ 〔実施例〕 実施例 １ 第１図は、本発明の第１の実施例を示す縦形パワーＭ
ＯＳ Ｆ Ｅ Ｔの断面構造図である。本実施例では、
定格電圧４００■、定格電流ＩＯＡ、ｎチャネル形の縦
形パワーＭＯ３ＦＥＴを示す。
図において、１はｎ形高濃度半導体基板、２は比抵抗が
２０Ω・１、深さが２５ｕｗｌのｎ最低濃度層、３は深
さが７ｐのｐ形拡散領域（ドレイン領域）、４は深さが
１７ｍのｎ最高濃度拡散領域（ソース領域）、５は膜厚
が１１００ｎのゲート絶縁膜、６は多結晶シリコンから
なるゲート電極、７はリンガラス保護膜、８はアルミニ
ウムからなるソース電極、９はアルミニウムからなるド
レイン電極、１１はｎ最低濃度Ｍ２とＰ形拡散領域との
界面に形成されたキャリアのライフタイムキラーとなる
結晶欠陥層である。
２０Ω・１、深さが２５ｕｗｌのｎ最低濃度層、３は深
さが７ｐのｐ形拡散領域（ドレイン領域）、４は深さが
１７ｍのｎ最高濃度拡散領域（ソース領域）、５は膜厚
が１１００ｎのゲート絶縁膜、６は多結晶シリコンから
なるゲート電極、７はリンガラス保護膜、８はアルミニ
ウムからなるソース電極、９はアルミニウムからなるド
レイン電極、１１はｎ最低濃度Ｍ２とＰ形拡散領域との
界面に形成されたキャリアのライフタイムキラーとなる
結晶欠陥層である。
すなわち、本実施例では、このパワーＭＯ３ＦＥＴに、
マスクを用いて選択的に、プロトンイオンビーム１０を
所定の高エネルギーで照射して、所定の深さに結晶欠陥
層１１を形成した。本実施例のプロトンイオンビームの
照射条件は、エネルギー３００ｋｅ Ｖ、ドーズ量５
Ｘ １０” Ｃｌｍ−”であり、照射後、水素中で３５
０℃、３０分間の熱処理を行なった。この熱処理により
、上記結晶欠陥層１１がライフタイムキラーとして残る
とともに、かつＭＯＳＦＥＴの電気的特性を、上記プロ
トンイオンビーム照射前とほとんど変らない程度にまで
回復させることができた。すなわち、このような照射と
熱処理により、ＭＯＳＦＥＴの特性はそのままで、ＭＯ
ＳＦＥＴの基板−ドレイン間（ｎ形紙濃度層２とｐ形ド
レイン領域）に存在するｐｎ接合ダイオードの逆回復時
間を、照射前の０．６μｓから０．１μＳに減少させる
ことができた。
マスクを用いて選択的に、プロトンイオンビーム１０を
所定の高エネルギーで照射して、所定の深さに結晶欠陥
層１１を形成した。本実施例のプロトンイオンビームの
照射条件は、エネルギー３００ｋｅ Ｖ、ドーズ量５
Ｘ １０” Ｃｌｍ−”であり、照射後、水素中で３５
０℃、３０分間の熱処理を行なった。この熱処理により
、上記結晶欠陥層１１がライフタイムキラーとして残る
とともに、かつＭＯＳＦＥＴの電気的特性を、上記プロ
トンイオンビーム照射前とほとんど変らない程度にまで
回復させることができた。すなわち、このような照射と
熱処理により、ＭＯＳＦＥＴの特性はそのままで、ＭＯ
ＳＦＥＴの基板−ドレイン間（ｎ形紙濃度層２とｐ形ド
レイン領域）に存在するｐｎ接合ダイオードの逆回復時
間を、照射前の０．６μｓから０．１μＳに減少させる
ことができた。
本発明によるキャリアのライフタイムキラーとなる結晶
欠陥層１１を設けない従来のパワーＭＯ３ＦＥＴでは、
動作周波数が低く制限されていたばかりか、動作中しば
しば破壊するという問題が生じていた。これに対して、
本実施例のキャリアのライフタイムキラーを有するパワ
ーＭＯ３ＦＥＴでは、動作周波数が１００ｋＨｚ以上と
なり、スイッチング速度が向上し、破壊現象も全く生じ
ないという結果が得られた。したがって、本実施例のパ
ワーＭＯ３ＦＥＴをモータ制御用に実装した場合は、上
記効果が得られることにより特に有効である。
欠陥層１１を設けない従来のパワーＭＯ３ＦＥＴでは、
動作周波数が低く制限されていたばかりか、動作中しば
しば破壊するという問題が生じていた。これに対して、
本実施例のキャリアのライフタイムキラーを有するパワ
ーＭＯ３ＦＥＴでは、動作周波数が１００ｋＨｚ以上と
なり、スイッチング速度が向上し、破壊現象も全く生じ
ないという結果が得られた。したがって、本実施例のパ
ワーＭＯ３ＦＥＴをモータ制御用に実装した場合は、上
記効果が得られることにより特に有効である。
実施例 ２
第２図は、本発明の第２のＭＯ３Ｏ３セメモリ要部の断
面図である。
面図である。
図において、１２はｐ形半導体基板、１３は深さ０．５
ｔ１ｍのｎ形高濃度拡散層、１４．１５は膜厚５０ｎ＋
ｍのゲート絶縁膜、１６は素子分離用絶縁膜、１７はＭ
ＯＳＦＥＴのゲート電極、１８はＭ ＯＳキャパシタの
電極である０本実施例では、メモリにおける他の領域か
らの電子の注入によるエラ一対策として、シリコンイオ
ンビーム１９をマスクを用いて選択的に所定の高エネル
ギーで照射し、結晶欠陥層２０を形成することによりメ
モリ部の半導体基板１２の所定の深さにキャリアのライ
フタイムキラー導入を行なっている。その照射条件はエ
ネルギー３ＭｅＶ、ドーズ量２ Ｘ １０” ｃｍ−”
であった、このように高エネルギーで照射を行なうこと
により、表面のメモリ活性領域には欠陥を生じさせない
で、２ｔ７１１以上の深さにのみ選択的にキャリアのラ
イフタイムキラーを導入することができた０本実施例に
おいても、シリコンイオンビームの照射後、水素中で３
５０℃、６０分間の熱処理を行ない、メモリ活性領域で
の電気的特性の回復を図った。本実施例によれば、サイ
リスタ動作などにより、他の領域から半導体基板１２内
に注入された電子２１．２２が、キャリアのライフタイ
ムキラーを多く含んだ結晶欠陥層２０の箇所で消滅し、
メモリ部にこれらの電子が注入しないので、該メモリ部
でのメモリエラーを防止することができる。また、その
結晶欠陥層２０は２趨以上の深さに形成され、メモリ部
から離れているため、メモリ部の蓄積電荷がリークする
ことなく、メモリ保持時間は従来のものとほとんど変ら
ない。
ｔ１ｍのｎ形高濃度拡散層、１４．１５は膜厚５０ｎ＋
ｍのゲート絶縁膜、１６は素子分離用絶縁膜、１７はＭ
ＯＳＦＥＴのゲート電極、１８はＭ ＯＳキャパシタの
電極である０本実施例では、メモリにおける他の領域か
らの電子の注入によるエラ一対策として、シリコンイオ
ンビーム１９をマスクを用いて選択的に所定の高エネル
ギーで照射し、結晶欠陥層２０を形成することによりメ
モリ部の半導体基板１２の所定の深さにキャリアのライ
フタイムキラー導入を行なっている。その照射条件はエ
ネルギー３ＭｅＶ、ドーズ量２ Ｘ １０” ｃｍ−”
であった、このように高エネルギーで照射を行なうこと
により、表面のメモリ活性領域には欠陥を生じさせない
で、２ｔ７１１以上の深さにのみ選択的にキャリアのラ
イフタイムキラーを導入することができた０本実施例に
おいても、シリコンイオンビームの照射後、水素中で３
５０℃、６０分間の熱処理を行ない、メモリ活性領域で
の電気的特性の回復を図った。本実施例によれば、サイ
リスタ動作などにより、他の領域から半導体基板１２内
に注入された電子２１．２２が、キャリアのライフタイ
ムキラーを多く含んだ結晶欠陥層２０の箇所で消滅し、
メモリ部にこれらの電子が注入しないので、該メモリ部
でのメモリエラーを防止することができる。また、その
結晶欠陥層２０は２趨以上の深さに形成され、メモリ部
から離れているため、メモリ部の蓄積電荷がリークする
ことなく、メモリ保持時間は従来のものとほとんど変ら
ない。
実施例 ３
第３図（Ａ）は、本発明の第３の実施例のメモリ素子を
有するＬＳＩの平面図、第３図（Ｂ）は第３図（Ａ）の
Ｂ−Ｂ断面図、第３図（Ｃ）は第３図（Ａ）のＣ−Ｃ断
面図である。
有するＬＳＩの平面図、第３図（Ｂ）は第３図（Ａ）の
Ｂ−Ｂ断面図、第３図（Ｃ）は第３図（Ａ）のＣ−Ｃ断
面図である。
第３図（Ａ）において、２３は半導体チップ、２４はメ
モリセル部、２５は出力トランジスタ部、２６は制御用
論理部、２７は過大入力に対する保護部、第３図（Ｂ）
、（Ｃ）において、７１はｐ形半導体基板、７２はｐ形
埋込み層、７３はｎ形埋込み層、７４はｎ形高濃度領域
、７５はｐ形高濃度領域、７６はゲート絶縁膜、７７は
ゲート電極、７８はソース電極、７９はドレイン電極、
８０はダイオード、８１は素子分離用絶縁膜、８２は半
導体基板７１の所定の深さの所定の領域に形成されたキ
ャリアのライフタイムキラーとなる結晶欠陥層である。
モリセル部、２５は出力トランジスタ部、２６は制御用
論理部、２７は過大入力に対する保護部、第３図（Ｂ）
、（Ｃ）において、７１はｐ形半導体基板、７２はｐ形
埋込み層、７３はｎ形埋込み層、７４はｎ形高濃度領域
、７５はｐ形高濃度領域、７６はゲート絶縁膜、７７は
ゲート電極、７８はソース電極、７９はドレイン電極、
８０はダイオード、８１は素子分離用絶縁膜、８２は半
導体基板７１の所定の深さの所定の領域に形成されたキ
ャリアのライフタイムキラーとなる結晶欠陥層である。
第３図（Ａ）に示すようなＬＳＩにおいて、従来は、メ
モリセル以外で生じたラッチアップ現象によって、符号
２８に示すように、電子の注入によってメモリエラーが
生じる問題があった０本実施例では、メモリセル部以外
の領域、すなわち出力トランジスタ部２５、制御用論理
部２６、保護部２７の領域に高エネルギーのヘリウムイ
オン打込みを選択的に行なって、第３図（Ｂ）、（Ｃ）
に示すように、結晶欠陥層８２を形成し、キャリアのラ
イフタイムキラーを導入した。その結果、メモリエラー
は全く生じないことが確認された。
モリセル以外で生じたラッチアップ現象によって、符号
２８に示すように、電子の注入によってメモリエラーが
生じる問題があった０本実施例では、メモリセル部以外
の領域、すなわち出力トランジスタ部２５、制御用論理
部２６、保護部２７の領域に高エネルギーのヘリウムイ
オン打込みを選択的に行なって、第３図（Ｂ）、（Ｃ）
に示すように、結晶欠陥層８２を形成し、キャリアのラ
イフタイムキラーを導入した。その結果、メモリエラー
は全く生じないことが確認された。
実施例 ４
第４図は、セミウェルアイソレーションという技術を用
いて、高耐圧出力トランジスタと低電圧論理トランジス
タを集積したＬＳＩの主要部の断面図である。
いて、高耐圧出力トランジスタと低電圧論理トランジス
タを集積したＬＳＩの主要部の断面図である。
図において、６２は高耐圧出力トランジスタ、６３は低
電圧論理トランジスタ、２９はｐ形半導体基板、３０．
３１はｎ形高濃度埋込み層、３２．３３はｎ形紙濃度領
域、３４．３６はｐ形拡散領域、３５．３７はｎ形高濃
度拡散領域、３８．３９．４０．４１．４２は金属電極
である。本実施例では、３０を高濃度ドレイン領域とす
る高耐圧出カドランジスタロ２のスイッチング特性を向
上させるために、プロトンイオン４３を選択的に、エネ
ルギー５００ｋｅ Ｖ、ドーズ量ｌＸ１０１４Ｇ＋１−
”で打込み、結晶欠陥層４４を所定の深さに発生させた
。プロトンイオンの打込み後、水素中４００℃、１５分
間の熱処理を行なった。これにより、３１を高濃度ドレ
イン領域とする低電圧論理トランジスタ６３の特性は、
イオン打込み前とほとんど変わらなくなった１本実施例
によれば、低電圧論理トランジスタの特性を変化させな
いで高耐圧出力トランジスタのスイッチング速度が約３
倍ｔこ向上するという結果が得られた。
電圧論理トランジスタ、２９はｐ形半導体基板、３０．
３１はｎ形高濃度埋込み層、３２．３３はｎ形紙濃度領
域、３４．３６はｐ形拡散領域、３５．３７はｎ形高濃
度拡散領域、３８．３９．４０．４１．４２は金属電極
である。本実施例では、３０を高濃度ドレイン領域とす
る高耐圧出カドランジスタロ２のスイッチング特性を向
上させるために、プロトンイオン４３を選択的に、エネ
ルギー５００ｋｅ Ｖ、ドーズ量ｌＸ１０１４Ｇ＋１−
”で打込み、結晶欠陥層４４を所定の深さに発生させた
。プロトンイオンの打込み後、水素中４００℃、１５分
間の熱処理を行なった。これにより、３１を高濃度ドレ
イン領域とする低電圧論理トランジスタ６３の特性は、
イオン打込み前とほとんど変わらなくなった１本実施例
によれば、低電圧論理トランジスタの特性を変化させな
いで高耐圧出力トランジスタのスイッチング速度が約３
倍ｔこ向上するという結果が得られた。
実施例 ５
第５図は、パワーＭ ＯＳ Ｆ Ｅ Ｔと制御用ＭＯ３
ＦＥＴ回路とを含む、いわゆるスマートノ（ワーＭ○５
ＬＳＩの主要部の断面図である。
ＦＥＴ回路とを含む、いわゆるスマートノ（ワーＭ○５
ＬＳＩの主要部の断面図である。
図において、４５はｎ形高濃度半導体基板、４６１よｎ
形紙濃度層、４７はＰ形ベース領域、４８はｎ形高濃度
ソース領域、４９はｐ形つェル領域、５０番よｎ形拡散
領域、５１．５２はゲート絶縁膜、５３．５４はゲート
電極、５５は安定化保護膜、５６．５７．５８．５９は
金属電極である。本実施例では、符号４８．４７．４６
．４９．５０の各部から成るサイリスタ構造によるラッ
チアップ現象を防止するために、ヘリウムイオン６０の
打込みにより、結晶欠陥層６１を形成してし）る。
形紙濃度層、４７はＰ形ベース領域、４８はｎ形高濃度
ソース領域、４９はｐ形つェル領域、５０番よｎ形拡散
領域、５１．５２はゲート絶縁膜、５３．５４はゲート
電極、５５は安定化保護膜、５６．５７．５８．５９は
金属電極である。本実施例では、符号４８．４７．４６
．４９．５０の各部から成るサイリスタ構造によるラッ
チアップ現象を防止するために、ヘリウムイオン６０の
打込みにより、結晶欠陥層６１を形成してし）る。
ヘリウムイオンの打込み条件は、エネルギーカ１２Ｍａ
Ｖ、ドーズ量がｌ ＸＩＯ”ａｌ−”である。この場合
もイオン打込み後、水素中３５０℃、３０分間の熱処理
を行なった１本実施例によれば、スマートノ（ワープバ
イスの特性を劣化させないで、ラッチアップ現象を全く
生じない構造を得ることができた。
Ｖ、ドーズ量がｌ ＸＩＯ”ａｌ−”である。この場合
もイオン打込み後、水素中３５０℃、３０分間の熱処理
を行なった１本実施例によれば、スマートノ（ワープバ
イスの特性を劣化させないで、ラッチアップ現象を全く
生じない構造を得ることができた。
なお、上記のすべての実施例では、イオン打込みはウェ
ーハ表面に対して行なっていたが、本発明においては、
高エネルギーのイオン打込みを行なうので、ウェーハ裏
面に対してイオン打込みする手段も有効である。このよ
うにウェハの裏面にイオン打込みを行なう場合には、表
面の素子活性領域に欠陥を生じさせないでキャリアのラ
イフタイムキラーとなる結晶欠陥層を形成することがで
きる。
ーハ表面に対して行なっていたが、本発明においては、
高エネルギーのイオン打込みを行なうので、ウェーハ裏
面に対してイオン打込みする手段も有効である。このよ
うにウェハの裏面にイオン打込みを行なう場合には、表
面の素子活性領域に欠陥を生じさせないでキャリアのラ
イフタイムキラーとなる結晶欠陥層を形成することがで
きる。
［発明の効果〕
以上説明したように、本発明は、半導体装置の所定の深
さの所定の領域にキャリアのライフタイムキラーを導入
することにより、所望の素子のスイッチング速度の向上
やラッチアップ現象の防止、破壊強度の増大を図ること
ができる効果がある。
さの所定の領域にキャリアのライフタイムキラーを導入
することにより、所望の素子のスイッチング速度の向上
やラッチアップ現象の防止、破壊強度の増大を図ること
ができる効果がある。
第１図は本発明の第１の実施例の縦形パワーＭＯ８ＦＥ
Ｔの断面図、第２図は本発明の第２の実施例のＭＯＳ形
メ子メモリ要部の断面図、第３図（Ａ）〜（Ｃ）は本発
明の第３の実施例のメモリＬＳＩの平面図および断面図
、第４図は本発明の第４の実施例の高耐圧ＬＳＩの主要
部の断面図、第５図は本発明の第５の実施例のパワーＭ
Ｏ３ＬＳＩの主要部の断面図である。 １．４５・・・ｎ形高濃度半導体基板 ２．４６・・・ｎ形紙濃度層
Ｔの断面図、第２図は本発明の第２の実施例のＭＯＳ形
メ子メモリ要部の断面図、第３図（Ａ）〜（Ｃ）は本発
明の第３の実施例のメモリＬＳＩの平面図および断面図
、第４図は本発明の第４の実施例の高耐圧ＬＳＩの主要
部の断面図、第５図は本発明の第５の実施例のパワーＭ
Ｏ３ＬＳＩの主要部の断面図である。 １．４５・・・ｎ形高濃度半導体基板 ２．４６・・・ｎ形紙濃度層
Claims (1)
- 【特許請求の範囲】 １、半導体基板の所定の深さの所定の領域に、キャリア
のライフタイムキラーとなる結晶欠陥層を有することを
特徴とする半導体装置。 ２、半導体基板に選択的に高エネルギーのイオン打込み
を行なって所定の深さの所定の領域にキャリアのライフ
タイムキラーとなる結晶欠陥層を形成する工程と、水素
中の熱処理を行なう工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140202A JPS62298120A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140202A JPS62298120A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298120A true JPS62298120A (ja) | 1987-12-25 |
Family
ID=15263293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140202A Pending JPS62298120A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298120A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211962A (ja) * | 1988-02-18 | 1989-08-25 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ型集積回路の製造方法 |
| JPH02144971A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| EP0423721A2 (en) * | 1989-10-16 | 1991-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device with overvoltage protective function and method of fabricating such device |
| US5243205A (en) * | 1989-10-16 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device with overvoltage protective function |
| FR2695253A1 (fr) * | 1990-05-09 | 1994-03-04 | Int Rectifier Corp | Dispositif à transistor de puissance ayant une région à concentration accrue ultra-profonde. |
| EP0615292A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | Insulated gate bipolar transistor |
| WO1996026536A1 (en) * | 1995-02-20 | 1996-08-29 | Rohm Co., Ltd. | Semiconductor apparatus with crystal defects and process for its fabrication |
| EP0913859A1 (en) * | 1997-03-25 | 1999-05-06 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2000035022A1 (en) * | 1998-12-04 | 2000-06-15 | General Electric Company | Insulated gate bipolar transistor for zero-voltage switching |
| JP2002329727A (ja) * | 2001-04-27 | 2002-11-15 | Toyota Motor Corp | 縦型半導体装置とそれを用いた回路 |
| JP2008171952A (ja) * | 2007-01-10 | 2008-07-24 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
| JP2009164440A (ja) * | 2008-01-09 | 2009-07-23 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| WO2010024433A1 (ja) * | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
| DE10225234B4 (de) * | 2001-06-07 | 2011-07-14 | DENSO CORPORATION, Aichi-pref. | Metalloxidhalbleitertransistor und Herstellungsverfahren für Selbigen |
-
1986
- 1986-06-18 JP JP61140202A patent/JPS62298120A/ja active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211962A (ja) * | 1988-02-18 | 1989-08-25 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ型集積回路の製造方法 |
| JPH02144971A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| EP0423721A2 (en) * | 1989-10-16 | 1991-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device with overvoltage protective function and method of fabricating such device |
| US5243205A (en) * | 1989-10-16 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device with overvoltage protective function |
| FR2695253A1 (fr) * | 1990-05-09 | 1994-03-04 | Int Rectifier Corp | Dispositif à transistor de puissance ayant une région à concentration accrue ultra-profonde. |
| EP0615292A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | Insulated gate bipolar transistor |
| WO1996026536A1 (en) * | 1995-02-20 | 1996-08-29 | Rohm Co., Ltd. | Semiconductor apparatus with crystal defects and process for its fabrication |
| US5808352A (en) * | 1995-02-20 | 1998-09-15 | Rohm Co., Ltd. | Semiconductor apparatus having crystal defects |
| EP0913859A4 (en) * | 1997-03-25 | 2004-04-14 | Rohm Co Ltd | SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD |
| US7736977B2 (en) | 1997-03-25 | 2010-06-15 | Rohm Co., Ltd. | Semiconductor device and a method for manufacturing therefor |
| US7276764B1 (en) | 1997-03-25 | 2007-10-02 | Rohm Co., Ltd. | Semiconductor device with metal wire layer masking |
| EP0913859A1 (en) * | 1997-03-25 | 1999-05-06 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2000035022A1 (en) * | 1998-12-04 | 2000-06-15 | General Electric Company | Insulated gate bipolar transistor for zero-voltage switching |
| US6239466B1 (en) | 1998-12-04 | 2001-05-29 | General Electric Company | Insulated gate bipolar transistor for zero-voltage switching |
| JP2002329727A (ja) * | 2001-04-27 | 2002-11-15 | Toyota Motor Corp | 縦型半導体装置とそれを用いた回路 |
| DE10225234B4 (de) * | 2001-06-07 | 2011-07-14 | DENSO CORPORATION, Aichi-pref. | Metalloxidhalbleitertransistor und Herstellungsverfahren für Selbigen |
| JP2008171952A (ja) * | 2007-01-10 | 2008-07-24 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
| JP2009164440A (ja) * | 2008-01-09 | 2009-07-23 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| WO2010024433A1 (ja) * | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
| US8492829B2 (en) | 2008-09-01 | 2013-07-23 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US8802548B2 (en) | 2008-09-01 | 2014-08-12 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| JP5723595B2 (ja) * | 2008-09-01 | 2015-05-27 | ローム株式会社 | 半導体装置およびその製造方法 |
| US9385217B2 (en) | 2008-09-01 | 2016-07-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US9755065B2 (en) | 2008-09-01 | 2017-09-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US10217856B2 (en) | 2008-09-01 | 2019-02-26 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US10672900B2 (en) | 2008-09-01 | 2020-06-02 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
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