CN102299150B - 具有可调输出电容值的功率半导体组件以及制作方法 - Google Patents

Abstract

本发明公开了一种具有可调输出电容值的功率半导体组件包括一定义有一第一组件区以及一第二组件区的半导体基底、一设于第一组件区内的功率晶体管组件、一设于第二组件区的半导体基底内的重掺杂区、一设于重掺杂区上的电容介电层、一设于半导体基底的上表面且电性连接至功率晶体管组件的源极金属层以及一设于半导体基底的下表面的漏极金属层。位于第二组件区的源极金属层、电容介电层以及重掺杂区构成一缓冲电容。借此可提升功率半导体组件的输出电容值，以解决关闭时产生电压脉冲的问题。

Description

具有可调输出电容值的功率半导体组件以及制作方法

技术领域

本发明涉及一种功率半导体组件及其制作方法，尤指一种具有可调输出电容值的功率半导体组件及其制作方法。

背景技术

功率半导体组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理集成电路、背光板电源供应器以及马达控制等等用途，其种类包含有绝缘柵双极晶体管(insulated gate bipolar transistor，IGBT)与金属半导体氧化物场效应晶体管(metal-oxide-semiconductor fieldeffect transistor，MOSFET)等组件。

请参考图1，图1为公知沟槽式MOSFET组件的剖面示意图。如图1所示，一公知沟槽式MOSFET组件10包括一漏极金属层12、一设于漏极金属层12上的N型基材14、一设于N型基材14上的N型外延层16、两个设于N型外延层16内的P型基体掺杂区18、两个设于P型基体掺杂区18内的N型源极掺杂区20、一层间介电层22以及一源极金属层24。并且，N型外延层16具有一沟槽26，且沟槽26内设有一绝缘层28以及一栅极导电层30，而栅极导电层30是作为沟槽式MOSFET组件10的栅极。此外，各N型源极掺杂区20与各P型基体掺杂区18是设于沟槽26的一侧，使N型源极掺杂区20作为MOSFET的源极，且邻近绝缘层28的各P型基体掺杂区18作为MOSFET的通道区，而N型外延层16作为MOSFET的漏极。层间介电层22设于栅极导电层30以及部分N型源极掺杂区20上，且源极金属层24覆盖于层间介电层22、各N型源极掺杂区20以及各P型基体掺杂区18上，以电性连接至各N型源极掺杂区20与各P型基体掺杂区18。其中，栅极导电层30、层间介电层22与源极金属层24构成一栅极与源极间的第一电容Cgs1，且栅极导电层30、绝缘层28与各P型基体掺杂区18构成一栅极与源极间的第二电容Cgs2。并且，栅极导电层30、绝缘层28与N型外延层16构成一栅极与漏极间的电容Cgd，而P型基体掺杂区18与N型外延层16间的空乏区构成一源极与漏极间的电容Cds。

随着电子产品日益朝向轻、薄、短、小发展，集成电路组件设计的尺寸与间距亦不断缩小，以符合高积集度和高密度的潮流。因此，公知沟槽式MOSFET组件10的布局设计，朝向整体组件尺寸缩减而努力。然而，随着沟槽26宽度缩减，栅极导电层30与N型外延层16的耦合面积亦缩减，且P型基体掺杂区18与N型外延层16的接触面积亦减少，因此栅极与漏极间的电容Cgd与源极与漏极间的电容Cds亦随着缩小。所以由栅极与漏极间的电容Cgd以及源极与漏极间的电容Cds所构成的MOSFET组件的输出电容Coss亦相对应地降低，其中源极与漏极间的电容Cds远大于栅极与漏极间的电容Cgd。

然而，公知沟槽式MOSFET组件是用于电源管理电路的转换器，例如：同步降压转换器(Synchronous Buck Converter)中，且作为转换器的开关组件，因此需常常进行开或关的动作。当关闭公知沟槽式MOSFET组件时，公知沟槽式MOSFET组件的输出电容会被充电至与一外界变压器同一电压。但因转换器中亦同时包含电感组件，所以于关闭时输出电容与电感组件会构成LC震荡电路，进而产生电压脉冲(voltage spike)。并且，因公知沟槽式MOSFET组件的输出电容随着组件整体尺寸及沟槽宽度的缩减而下降，于关闭公知沟槽式MOSFET组件时对所造成的电压脉冲亦随的增加，进而产生较高的能量损耗。

请参考图2，图2为公知降低电压脉冲的电路示意图。如图2所示，公知降低电压脉冲的方法于沟槽式MOSFET组件10的源极S与漏极D之间并联一缓冲电路12，而缓冲电路12可由一电容C与一电阻R的串联所组成，借此位于沟槽式MOSFET组件外部的电容可用来提升沟槽式MOSFET组件10的输出电容值，以减缓电压脉冲。然而，额外的电路组件会产生额外的电路成本，并增加额外焊接的制作过程，造成制作成本增加。

因此，仍需要一种新颖的制造功率半导体组件的方法，以简便及经济的方式解决如上述电压脉冲的问题。

发明内容

本发明的主要目的在于提供一种具有可调输出电容值的功率半导体组件及其制作方法，以解决上述电压脉冲的问题。

为达上述的目的，本发明提供一种具有可调输出电容值的功率半导体组件。功率半导体组件包括一半导体基底、一功率晶体管组件、一重掺杂区、一电容介电层、一源极金属层以及一漏极金属层。半导体基底具有一上表面与一下表面，且半导体基底的上表面定义有一第一组件区以及一第二组件区。功率晶体管组件设于第一组件区内。重掺杂区具有一第一导电类型，且设于第二组件区的半导体基底内。电容介电层设于重掺杂区上，且与重掺杂区相接触。源极金属层设于半导体基底的上表面，且电性连接至功率晶体管组件。并且，位于第二组件区的源极金属层、电容介电层以及重掺杂区构成一缓冲电容。漏极金属层设于半导体基底的下表面。

为达上述的目的，本发明提供一种具有可调输出电容值的功率半导体组件的制作方法。首先，提供一半导体基底，该半导体基底具有一上表面与一下表面，且该半导体基底的该上表面定义有一第一组件区以及一第二组件区。接着，于该第二组件区的该半导体基底上覆盖一场氧化层，且暴露出该第一组件区的该半导体基底。然后，于该第一组件区的该半导体基底内形成一第一基体掺杂区、一沟槽、一绝缘层、一栅极导电层以及一源极掺杂区。其中，源极掺杂区具有一第一导电类型，且第一基体掺杂区与第二基体掺杂区具有一第二导电类型。接着，于该半导体基底与该场氧化层上形成一层间介电层。然后，进行一微影与蚀刻工艺，移除位于第二组件区的场氧化层与层间介电层，以暴露出第二组件区的半导体基底。之后，进行一离子布植工艺与一驱入工艺，于暴露出的半导体基底内形成一具有第二导电类型的重掺杂区。接着，于第二组件区内的半导体基底的上表面形成一电容介电层。然后，于半导体基底的上表面形成一源极金属层，并且于半导体基底的下表面形成一漏极金属层。

本发明制作功率半导体组件的方法于制作功率晶体管组件的过程中同时制作缓冲电容，以将功率晶体管组件与缓冲电容制作于同一功率半导体组件中，并使本发明功率半导体组件的缓冲电容与功率晶体管组件共享同一漏极金属层与源极金属层，进而将缓冲电容并联于功率晶体管组件的漏极与源极之间，借此可提升功率半导体组件的输出电容值，以解决关闭时产生电压脉冲的问题，并且不需额外电连接至一缓冲电路，以降低制作成本。

附图说明

图1为公知沟槽式MOSFET组件的剖面示意图。

图2为公知降低电压脉冲的电路示意图。

图3至图10为本发明第一实施例具有可调输出电容值的功率半导体组件的制作方法示意图。

图11为本发明第一实施例的功率半导体组件的上视示意图。

图12为本发明第一实施例的功率半导体组件的电路示意图。

图13为本发明第一实施例的功率半导体组件整合肖特基整流器的电路示意图。

图14为本发明第一实施例的功率半导体组件的另一实施态样的上视示意图。

图15与图16为本发明第二实施例制作功率半导体组件的方法示意图。

其中，附图标记说明如下：

10       沟槽式金属半导体氧化物  12、154    漏极金属层

         场效应晶体管组件

14、114、基材                    16、116    外延层

204

18       基体掺杂区              20、128    源极掺杂区

22、130  层间介电层              24、152    源极金属层

26、120  沟槽                    28、124    绝缘层

30、126  栅极导电层              100、200   功率半导体组件

102、202 半导体基底              104        上表面

106      下表面                  108        第一组件区

110、110a、110b、110c            第二组件区

112    场氧化层                  118        功率晶体管组件

122a   第一基体掺杂区            122b       第二基体掺杂区

132    图案化光阻层              134        开口

136    重掺杂区                  138        电容介电层

140    第一接触洞                142        第二接触洞

144    源极接触掺杂区            146        接触掺杂区

148    第一接触插塞              150        第二接触插塞

156    栅极金属层                158        寄生二极管组件

160    缓冲电容                  162        肖特基整流器

206    第一掺杂区                208        第二掺杂区

具体实施方式

请参考图3至图10，图3至图10为本发明第一实施例具有可调输出电容值的功率半导体组件的制作方法示意图。如图3所示，首先提供一半导体基底102，其中半导体基底102具有一上表面104与一下表面106，且半导体基底102的上表面104定义有一第一组件区108以及一第二组件区110。第一组件区108是用以制作功率晶体管组件，而第二组件区110是用以制作缓冲电容。然后，于第二组件区110的半导体基底102上覆盖一场氧化层(field oxidelayer)112，且暴露出第一组件区108的半导体基底102，并借此避免第二组件区110的半导体基底102受到后续功率晶体管组件的工艺的影响。于本实施例中，半导体基底102具有一第一导电类型，且第一导电类型以N型为例，但不限于此。本实施例的N型半导体基底102包括一N型基材114，例如硅基材，以及一设于N型基材114上的N型外延层116。N型基材114的掺杂浓度是高于N型外延层116的掺杂浓度。由于功率半导体组件的耐压能力随着N型外延层116的厚度增加及掺杂浓度降低而增加，因此N型外延层116的厚度可视耐压需求加以调整。

接着，如图4所示，于第一组件区108的N型半导体基底102内形成一第一基体掺杂区122a、一第二基体掺杂区122b、一沟槽120、一绝缘层124、一栅极导电层126以及一源极掺杂区128。其中，第一基体掺杂区122a与第二基体掺杂区122b具有一第二导电类型，且源极掺杂区128则具有第一导电类型，而本实施例的第二导电类型以P型为例，但不限于此。举例而言，形成第一P型基体掺杂区122a、第二P型基体掺杂区122b、沟槽120、绝缘层124、栅极导电层126以及N型源极掺杂区128的步骤描述如下。先进行一离子布植工艺与一驱入工艺，于未被场氧化层112覆盖的N型外延层116内形成一P型基体掺杂区，然后再进行一微影与蚀刻工艺，以于第一组件区108的N型半导体基底102的上表面104形成沟槽120，使沟槽120暴露出N型半导体基底102，且将P型基体掺杂区区分为第一P型基体掺杂区122a与第二P型基体掺杂区122b。接着，于沟槽120内形成绝缘层124，例如硼磷硅玻璃(BPSG)或其它材质所形成的介电层，与栅极导电层126，例如掺杂多晶硅材料，并且绝缘层124电性隔离栅极导电层126与第一P型基体区122a、第二P型基体区122b以及N型半导体基底102。之后，进行一离子布植工艺与一驱入工艺，以于第一P型基体掺杂区122a内形成N型源极掺杂区128。此外，沟槽120的数量代表着功率晶体管组件的栅极的数量，因此本发明的沟槽120、位于沟槽120间的第一P型基体掺杂区122a与N型源极掺杂区128亦可为多个。

接下来，如图5所示，全面性地于第一组件区108的N型半导体基底116上与第二组件区110的场氧化层112上覆盖一层间介电层(inter-layer dielectriclayer，ILD layer)130，例如为硼磷硅玻璃(BPSG)或其它材质所形成的介电层。

然后，如图6所示，进行一微影工艺，于层间介电层130上形成一图案化光阻层132，其中图案化光阻层132具有一开口134，且开口134位于第二组件区110内，以暴露出位于第二组件区110内的层间介电层130。随后，以图案化光阻层132为掩模，进行一蚀刻工艺，移除位于第二组件区108的层间介电层130与场氧化层112，以暴露出第二组件区110的N型半导体基底102。于本实施例中，蚀刻工艺为一干蚀刻工艺，因此层间介电层130与场氧化层112被蚀刻出的侧壁为一垂直侧壁。但本发明不限于此，蚀刻工艺亦可为一湿蚀刻工艺，而层间介电层130与场氧化层112被蚀刻出的侧壁为一倾斜侧壁，如图7所示。并且，未被移除的场氧化层112是位于第一组件区110与第二组件区112的交界处，且其宽度约略介于2微米至数十微米皆可。

接着，如图8所示，继续以图案化光阻层132为掩模，进行一离子布植工艺，于暴露出的N型半导体基底102内植入N型掺杂离子。然后，移除图案化光阻层132，再进行一驱入工艺，以于第二组件区110的N型半导体基底102内形成一N型重掺杂区136，其中N型重掺杂区136的区域定义出第二组件区的范围。此外，N型重掺杂区136的掺杂浓度高于N型外延层116的掺杂浓度，并且N型重掺杂区136的掺杂浓度是介于10¹²cm^-3至10¹⁶cm^-3之间，通过设置掺杂浓度高于N型外延层116的N型重掺杂区136可避免第一组件区108的N型外延层116与第二P型基体掺杂区122b所产生的空乏区延伸至第二组件区110内，而影响到缓冲电容的运作。但本发明并不限以图案化光阻层132为掩模，亦可先移除图案化光阻层132，且以层间介电层130为掩模，来进行离子布植工艺。

然后，如图9所示，进行一化学气相沉积(CVD)工艺，于N型半导体基底102的上表面104覆盖一电容介电层138，使电容介电层138与N型重掺杂区136相接触，使位于N型重掺杂区136上的电容介电层138作为缓冲电容的介电层。于本实施例中，电容介电层138是设于第一组件区108的层间介电层130上以及设于第二组件区110的N型重掺杂区136上。但本发明并不限电容介电层138需覆盖第一组件区108的层间介电层130，亦可仅形成于第二组件区110的N型重掺杂区136上。值得注意的是本实施例的化学气相沉积工艺的温度是小于形成N型源极掺杂区128、P型基体掺杂区与N型重掺杂区136的各驱入工艺的温度，以避免因温度过高使N型源极掺杂区128、第一P型基体掺杂区122a、第二P型基体掺杂区122b以及N型重掺杂区136的区域持续扩散，而造成功率晶体管组件的特性改变，因此本发明形成电容介电层138的方法以化学气相沉积工艺为较佳，但不限于此，本发明亦可利用干式氧化工艺或湿式氧化工艺来形成氮化硅化硅(Si3N4)，或者形成氧化层/氮化硅/氧化层(ONO)等。此外，电容介电层138的厚度与介电常数是关着缓冲电容的电容值大小，为了避免电容介电层138的厚度过厚，而增加功率半导体组件的厚度，因此形成电容介电层138的材料包括氧化物或氮化物，例如：氧化硅或氮化硅，具有较佳的介电常数。并且，电容介电层138的介电常数是大于层间介电层130的介电常数。以承受30伏特的耐压为例，本实施例的电容介电层138的厚度是介于200埃至3000埃之间。另外，由于形成电容介电层138的工艺温度与时间亦关着电容介电层138的介电常数，因此本发明可调整形成电容介电层138的材料与工艺温度与时间、电容介电层138的厚度以及电容介电层138与N型重掺杂区136的接触面积，来制作出所需缓冲电容的电容值大小。并且，所需缓冲电容的电容值大小是视所需的功率半导体组件的输出电容值来做相对应的调整。

接着，如图10所示，进行一微影与蚀刻工艺，于第一组件区108的层间介电层130以及电容介电层138内形成一第一接触洞140以及一第二接触洞142，其中第一接触洞140贯穿N型源极掺杂区128，以暴露出第一P型基体掺杂区122a，且第二接触洞142暴露出第二P型基体掺杂区122b。然后，进行一离子布植工艺与一驱入工艺，于所暴露出的各第一P型基体掺杂区122a内形成一P型源极接触掺杂区144，且于第二P型基体掺杂区122b内形成一P型接触掺杂区146，其中P型源极接触掺杂区144是位于N型源极掺杂区128的下方。之后，于第一接触洞140内填入一第一接触插塞148，且于第二接触洞142内填入一第二接触插塞150。最后，于N型半导体基底102的上表面104形成一源极金属层152与一栅极金属层(图未示)，使源极金属层152与各第一接触插塞148与各第二接触插塞150相接触，然后再于N型半导体基底102的下表面106形成一漏极金属层154。至此已完成本实施例的具有可调输出电容值的功率半导体组件100。形成源极金属层152、栅极金属层与漏极金属层154的材料可为如钛钨(TiW)、氮化钛(TiN)、钨等金属，但不以此为限。值得说明的是漏极金属层154形成于N型半导体基底102的下表面106，因此其步骤进行的时间点并不限定于此，而可于其它适当的时间点进行，例如于N型半导体基底102的上表面104工艺进行之前或之后进行。

由上述可知，第一组件区的N型源极掺杂区128是作为MOSFET组件的源极，且N型半导体基底102是作为MOSFET组件的漏极，而栅极导电层126则作为MOSFET组件的栅极。并且，邻近绝缘层124的部分第一P型基体掺杂区122a是作为MOSFET组件的信道区，因此本实施例位于第一组件区内的功率晶体管组件为一金属半导体氧化物场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)组件。此外，第二P型基体掺杂区122b与N型半导体基底102构成一PN接面的寄生二极管组件。并且，N型重掺杂区136电性连接至漏极金属层154，用以作为缓冲电容的一电极，且电容介电层138直接设于N型重掺杂区136上，而源极金属层152覆盖于第二组件区110的电容介电层138上，用以作为缓冲电容的另一电极，因此第二组件区110内的源极金属层152、电容介电层138以及N型重掺杂区136构成一缓冲电容(snubber capacitor)。

为了进一步清楚描述本实施例的功率半导体组件及其电路结构，请参考图11与图12，并请一并参考图10，图11为本发明第一实施例的功率半导体组件的上视示意图，图12为本发明第一实施例的功率半导体组件的电路示意图，而图10为图11的功率半导体组件沿着AA’线的剖面示意图。如图11所示，栅极金属层156是位于第一组件区108内，且围绕源极金属层152以及第二组件区110。为了避免第二组件区110的结构影响第一组件区108内的布局设计，本实施例的第二组件区110是位于源极金属层152的边缘，且与源极金属层152重叠。本实施例的第二组件区110为一长条状，但不限于此。由于第二组件区110沿着源极金属层152一侧边的长度越长，缓冲电容的电容值越大，因此第二组件区110沿着源极金属层152一侧边的长度可视功率半导体组件100所需的缓冲电容大小而定。

另外，如图10与图11所示，于本实施例中，功率晶体管组件为一MOSFET组件，而源极金属层152通过第一接触插塞148电性连接至作为功率晶体管组件的源极的N型源极掺杂区128，且通过第二接触插塞150电性连接至作为寄生二极管组件的P端的第二P型基体掺杂区122b，使功率晶体管组件的源极、寄生二极管组件的P端以及缓冲电容的一端电性连接在一起。此外，漏极金属层154通过N型基材114电性连接至作为功率晶体管组件的漏极与作为寄生二极管组件的N端的N型外延层116，且通过N型外延层116电性连接至作为缓冲电容的电极的N型重掺杂区136。因此，功率晶体管组件的漏极、寄生二极管组件的N端以及缓冲电容的另一端电性连接在一起。另外，作为功率晶体管组件的栅极的栅极导电层126电性连接至栅极金属层156。由此可知，如图12所示，功率晶体管组件118的源极与漏极之间并联一个寄生二极管组件158与一缓冲电容160，因此功率半导体组件100的输出电容除了功率晶体管组件118的输出电容的外另包括缓冲电容160，使本实施例功率半导体组件100的输出电容值得以增加，进而减低于关闭时的电压脉冲，并减少关闭时的能量损耗。

请参考图13，图13为本发明第一实施例的功率半导体组件整合肖特基整流器的电路示意图。如图13所示，本实施例的具有缓冲电容的功率半导体组件亦可包括一肖特基整流器(Schottky Rectifier)162，且肖特基整流器162的正极端与负极端分别电性连接于功率晶体管组件118的源极与漏极，亦即分别电性连接至源极金属层152与漏极金属层154。

本发明的功率半导体组件并不限仅具有一第二组件区，亦即不限于仅具有一缓冲电容，且本发明的功率半导体组件亦可具有多个第二组件区，用以设置多个缓冲电容。请参考图14，图14为本发明第一实施例的功率半导体组件的另一实施态样的上视示意图，且图10为图14沿着BB’线的剖面示意图。如图14所示，本实施态样的功率半导体组件100具有三第二组件区110a、110b、110c，且各第二组件区110a、110b、110c为正方形，并分别位于源极金属层152的三个角落，以避免占据太多功率晶体管组件的设置空间，但本发明不限于此。

此外，本发明的功率晶体管组件并不限为一MOSFET组件，亦可为其它功率晶体管组件，例如：绝缘柵双极晶体管(insulated gate bipolar transistor，IGBT)组件。由于第二实施例所提供的方法有部分步骤与第一较佳实施例相同，因此该多个步骤请参阅图4至图9，此外，第二实施例与第一实施例相同的组件则沿用图3至图10的组件符号。请参考图15与图16。图15与图16为本发明第二实施例制作功率半导体组件的方法示意图，图16为本发明第二实施例的功率半导体组件的剖面示意图。如图15与图16所示，相较于第一实施例，本实施例所提供的半导体基底202的基材204由多个第一掺杂区206与多个第二掺杂区208所组成，且第一掺杂区206与第二掺杂区208与漏极金属层154相接触，其中各第一掺杂区206与各第二掺杂区208依序交替设置于漏极金属层154上，且第一掺杂区206为第一导电类型，而第二掺杂区208为第二导电类型。本实施例以第一导电类型为N型且第二导电类型为P型为例，但不限于此。并且，半导体基底202的外延层116为第一导电类型。值得注意的是本实施例的功率半导体组件200于基材204中掺杂P型的第二掺杂区208，使本实施例的功率晶体管组件成为一绝缘柵双极晶体管组件，并且透过于基材204中保留N型的第一掺杂区206，使第二P型基体掺杂区122b与N型外延层116所构成的寄生二极管组件仍得以运作。

综上所述，本发明制作功率半导体组件的方法于制作功率晶体管组件的过程中同时制作缓冲电容，以将功率晶体管组件与缓冲电容制作于同一功率半导体组件中，并使本发明功率半导体组件的缓冲电容与功率晶体管组件共享同一漏极金属层与源极金属层，进而将缓冲电容并联于功率晶体管组件的漏极与源极之间，借此可提升功率半导体组件的输出电容值，以解决关闭时产生电压脉冲的问题，并且不需额外电连接至一缓冲电路，以降低制作成本。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (24)

1.一种具有可调输出电容值的功率半导体组件，其特征在于，包括，

一半导体基底，具有一上表面与一下表面，其中该半导体基底的该上表面定义有一第一组件区以及一第二组件区；

一功率晶体管组件，设于该第一组件区内；

一重掺杂区，具有一第一导电类型，设于该第二组件区的该半导体基底内；

一电容介电层，设于该重掺杂区上，且与该重掺杂区相接触；

一源极金属层，设于该半导体基底的该上表面，且电性连接至该功率晶体管组件，其中位于该第二组件区的该源极金属层、该电容介电层以及该重掺杂区构成一缓冲电容；以及

一漏极金属层，设于该半导体基底的该下表面。

2.如权利要求1所述的功率半导体组件，其特征在于，该重掺杂区的掺杂浓度是介于10¹²cm^-3至10¹⁶cm^-3之间。

3.如权利要求1所述的功率半导体组件，其特征在于，该电容介电层的厚度介于200埃至3000埃之间。

4.如权利要求1所述的功率半导体组件，其特征在于，该电容介电层延伸至该第一组件区的该半导体基底上。

5.如权利要求1所述的功率半导体组件，其特征在于，另包括一场氧化层，设于该第一组件区与该第二组件区的一交界处的该半导体基底上。

6.如权利要求1所述的功率半导体组件，其特征在于，该第一组件区的该半导体基底具有一沟槽，且该功率晶体管组件包括：

一绝缘层，设于该沟槽的侧壁；

一栅极导电层，设于该沟槽内；

一第一基体掺杂区，具有一第二导电类型，设于该沟槽的一侧的该半导体基底内；以及

一源极掺杂区，具有该第一导电类型，设于该第一基体掺杂区内，且电性连接至该源极金属层。 

7.如权利要求6所述的功率半导体组件，其特征在于，该半导体基底包括一基材以及一具有该第一导电类型且设于该基材上的外延层，而该重掺杂区的掺杂浓度高于该外延层的掺杂浓度。

8.如权利要求7所述的功率半导体组件，其特征在于，该基材具有该第一导电类型，且该功率晶体管组件为一金属半导体氧化物场效应晶体管组件。

9.如权利要求7所述的功率半导体组件，其特征在于，该基材具有该第二导电类型，且该功率晶体管组件为一绝缘柵双极晶体管组件。

10.如权利要求6所述的功率半导体组件，其特征在于，该功率晶体管组件另包括：

一层间介电层，设于该第一组件区的该半导体基底与该源极金属层之间；

一源极接触掺杂区，具有该第二导电类型，且设于该源极掺杂区下方的该第一基体掺杂区内；以及

一第一接触插塞，贯穿该层间介电层与该源极掺杂区，用以将该漏极金属层电性连接于该源极接触掺杂区以及该源极掺杂区。

11.如权利要求10所述的功率半导体组件，其特征在于，该电容介电层的介电常数大于该层间介电层的介电常数。

12.如权利要求6所述的功率半导体组件，其特征在于，该功率晶体管组件另包括一具有该第二导电类型的第二基体掺杂区以及一第二接触插塞，该第二基体掺杂区设于该沟槽邻近于该第二组件区的一侧的该半导体基底内，且该第二接触插塞电性连接该源极金属层与该第二基体掺杂区。

13.如权利要求1所述的功率半导体组件，其特征在于，另包括一肖特基整流器，且该肖特基整流器的一正极端与一负极端分别电性连接至该功率晶体管组件的一源极与一漏极。

14.一种具有可调输出电容值的功率半导体组件的制作方法，其特征在于，包括：

提供一半导体基底，该半导体基底具有一上表面与一下表面，且该半导体基底的该上表面定义有一第一组件区以及一第二组件区；

于该第二组件区的该半导体基底上覆盖一场氧化层，且暴露出该第一组 件区的该半导体基底；

于暴露出的该半导体基底内形成一第一基体掺杂区、一第二基体掺杂区、一沟槽、一绝缘层、一栅极导电层以及一源极掺杂区，其中该源极掺杂区具有一第一导电类型，且该第一基体掺杂区与该第二基体掺杂区具有一第二导电类型；

于该半导体基底与该场氧化层上形成一层间介电层；

进行一微影工艺与一蚀刻工艺，移除位于该第二组件区的该场氧化层与该层间介电层，以暴露出该第二组件区的该半导体基底；

进行一离子布植工艺与一驱入工艺，于暴露出的该半导体基底内形成一具有该第二导电类型的重掺杂区；

于该第二组件区内的该半导体基底的该上表面形成一电容介电层；

于该半导体基底的该上表面形成一源极金属层；以及

于该半导体基底的该下表面形成一漏极金属层。

15.如权利要求14所述的制作方法，其特征在于，该蚀刻工艺为一干蚀刻工艺，且该场氧化层与该层间介电层被蚀刻出的侧壁为一垂直侧壁。

16.如权利要求14所述的制作方法，其特征在于，该蚀刻工艺为一湿蚀刻工艺，且该场氧化层与该层间介电层被蚀刻出的侧壁为一倾斜侧壁。

17.如权利要求14所述的制作方法，其特征在于，该重掺杂区的掺杂浓度是介于10¹²cm^-3至10¹⁶cm^-3之间。

18.如权利要求14所述的制作方法，其特征在于，形成该电容介电层的步骤利用一化学气相沉积工艺。

19.如权利要求18所述的制作方法，其特征在于，该电容介电层的厚度介于200埃至3000埃之间。

20.如权利要求14所述的制作方法，其特征在于，形成该电容介电层的材料包括氧化硅或氮化硅。

21.如权利要求14所述的制作方法，其特征在于，于形成该电容介电层的步骤与形成该源极金属层的步骤之间，该制作方法另包括：

进行一微影与蚀刻工艺，于该第一基体掺杂区上形成一第一接触洞，且 于该第二基体掺杂区上形成一第二接触洞，其中该第一接触洞贯穿该电容介电层、该层间介电层以及该源极掺杂区，且该第二接触洞贯穿该电容介电层与该层间介电层；

于该第一基体掺杂区内形成一具有该第二导电类型的源极接触掺杂区，且于第二基体掺杂区内形成一具有该第二导电类型的接触掺杂区；以及

于该第一接触洞形成一第一接触插塞，且于该第二接触洞形成一第二接触插塞。

22.如权利要求14所述的制作方法，其特征在于，形成该电容介电层的温度是小于形成该源极掺杂区、该第一基体掺杂区与该第二基体掺杂区的温度。

23.如权利要求14所述的制作方法，其特征在于，提供该半导体基底的步骤包括：

提供一具有该第一导电类型的基材；以及

于该基材上形成一具有该第一导电类型的外延层，其中该重掺杂区的掺杂浓度高于该外延层的掺杂浓度。

24.如权利要求14所述的制作方法，其特征在于，提供该半导体基底的步骤包括：

提供一具有该第二导电类型的基材；以及

于该基材上形成一具有该第一导电类型的外延层，其中该重掺杂区的掺杂浓度高于该外延层的掺杂浓度。 

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