CN102544005B - 降低寄生晶体管导通的功率组件及其制作方法 - Google Patents

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Abstract

本发明公开了一种低寄生晶体管导通的功率组件，包含沟渠式晶体管和一设置在沟渠式晶体管的一源极的一侧的重掺杂区，重掺杂区的导电型态和源极相异，另外，一接触插塞接触并且电连结重掺杂区，一源极导线覆盖沟渠晶体管的源极以及前述的接触插塞，使得源极和重掺杂区形成等电位。

Description

降低寄生晶体管导通的功率组件及其制作方法
技术领域
本发明涉及一种功率组件的制作方法，具体涉及一种降低寄生晶体管导通的功率组件及其制作方法。
背景技术
功率组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器以及马达控制等等用途，其种类包含有绝缘栅双极性晶体管(insulated gate bipolar transistor，IGBT)、金氧半场效晶体管(metal-oxide-semiconductor thin film transistor，MOSFET)与双载子接面晶体管(bipolar junction transistor，BJT)等组件。其中，由于MOSFET可节省电能且可提供较快的组件切换速度，因此被广泛地应用各领域中。
随着电子产品日益朝向轻、薄、短、小发展，集成电路组件设计的尺寸与间距亦不断缩小，以符合高积集度和高密度的潮流。然而，当组件间的距离缩小后，不同导电型态的半导体区域则更加容易形成寄生晶体管。另外，尺寸缩小后亦会造成功率组件中的晶体管的源极、漏极间的距离变小，容易导致崩溃电压下降和漏电流的发生。
因此，仍需要一种新颖的制造功率组件的方法及结构，以简便及经济的方式解决如崩溃电压、漏电流和寄生晶体管的问题。
发明内容
本发明的目的在于提供一种制造功率半导体组件的方法和结构，简便及经济，可解决如上述的崩溃电压、漏电流和寄生晶体管的问题。
为达上述目的，本发明提供一种低寄生晶体管导通的功率组件。低寄生晶体管导通的功率组件，包含：一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于基底上，基材划分为一有源区域和一外围区域，一沟渠式晶体管位于基材的有源区域中，沟渠式晶体管包含：一第一凹入式栅极结构埋入于第二半导体层并且延伸至第一半导体层以及一源极位于第一凹入式栅极结构的二侧，其中第一半导体层作为沟渠式晶体管的一漏极，一第一重掺杂区位于有源区域中的第二半导体层，并且在源极的一侧，其中第一重掺杂区的导电型态和所述第二半导体层相同，一第一接触插塞位于第二半导体层中，且接触插塞的底部接触第一重掺杂区以及一源极导线覆盖于有源区域上的第二半导体层，源极导线接触第一接触插塞的顶部和源极。
本发明提供一种低寄生晶体管导通的功率组件的制作方法，包括下列步骤。首先，提供一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于基底上，至少一沟渠位于第一半导体层和第二半导体层中，一栅极氧化层位于沟渠的侧壁以及第二半导体层的上表面，一栅极材料层位于沟渠中，其中栅极材料层的上表面较第二半导体层的上表面低。然后，进行一第一离子注入工艺，以于第二半导体层中形成一第一重掺杂区，第一重掺杂区邻接沟渠的部分侧壁和邻接位于第二半导体层的上表面的栅极氧化层，接着，全面形成一第一絶缘层于第二半导体层上，并填入沟渠中，的后进行一平坦化工艺，移除部分位于第二半导体上的第一重掺杂区和部分的第一絶缘层，直到平坦化后的第二半导体层的上表面比位于沟渠中的第一絶缘层的上表面低，且使得位于沟渠旁的第一重掺杂区形成至少一源极，再形成一第一接触洞于源极一侧的第二半导体层中，然后，进行一第二离子注入工艺，以于第一接触洞的底部周围的第二半导体层中形成一第二重掺杂区，其中第二重掺杂区的导电型态与第二半导体层相同，接续形成一第一接触插塞于第一接触洞并且接触第二重掺杂区，最后，形成一源极导线覆盖于接触插塞以及源极。
本发明另提供一种低寄生晶体管导通的功率组件的制作方法，包括下列步骤。首先，提供一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于基底上，基材划分为一有源区域和一外围区域，至少二沟渠分别位于有源区域和外围区域内的第一半导体层和第二半导体层中，一栅极氧化层位于各个沟渠的侧壁以及第二半导体层的上表面，一栅极材料层填入各个沟渠中，栅极材料层的上表面较第二半导体层的上表面低，然后进行一第一离子注入工艺，以于第二半导体层中形成一第一重掺杂区，第一重掺杂区邻接各个沟渠的部分侧壁和邻接位于第二半导体层的上表面的栅极氧化层，的后，于第二半导体层上全面形成一第一絶缘层，并填入各个沟渠中，接着进行一平坦化工艺，移除部分的第一絶缘层、栅极氧化层、部分的第一重掺杂区和部分的第二半导体层，直到平坦化后的第二半导体层的上表面比位于各个沟渠中的第一絶缘层的上表面低，且使得位于各个沟渠旁的第一重掺杂区形成至少一源极，接着，形成一介电层、一第一接触洞和一第二接触洞，介电层覆盖至少部分的第二半导体层，第一接触洞位于源极一侧的第二半导体层，第二接触洞位于外围区域内的介电层、第一絶缘层和栅极材料层中，进行一第二离子注入工艺，以于第一接触洞的底部周围的第二半导体层中形成一第二重掺杂区，其中第二重掺杂区的导电型态与第二半导体层相同，接续形成一第一接触插塞于第一接触洞并且接触第二重掺杂区，形成一第二接触插塞于所述第二接触洞并且接触所述栅极材料层，最后形成一源极导线与一栅极导线，源极导线覆盖第一接触插塞以及源极，栅极导线覆盖第二接触插塞和图案化介电层。
本发明利用高浓度P型掺杂区防止耐压时空乏区接触到源极，可改善寄生晶体管的问题，并提高崩溃电压而且避免漏电流，工艺中并不需要增加光罩的使用，显得经济与便利。
附图说明
图1至图10为本发明优选第一实施例的低寄生晶体管导通的功率组件的制作方法示意图。
图11至图12为本发明优选第二实施例的低寄生晶体管导通的功率组件的的制作方法示意图。
图13为本发明优选另一实施例所示的一种低寄生晶体管导通的功率组件。
其中，附图标记说明如下：
10     基材         12      基底
14     第一半导体层 16      第二半导体层
18、20 沟渠         22、122 栅极氧化层
24、124 栅极材料层    26、28    凹入式栅极结构
27、29  沟渠式晶体管  30        重掺杂区
32      絶缘层        34、38    源极
40      介电层        42、142、 图案化光致抗蚀剂
                      242
44      第一接触洞    46        第二接触洞
47      P+掺杂区      48        重掺杂区
50      第一接触插塞  52        第二接触插塞
54      源极导线      56        栅极导线
58      漏极导线      100       低寄生晶体管导通的
                                功率组件
128     水平式栅极结构1000      有源区域
2000    外围区域
具体实施方式
请参阅图1至图9，图1至图9为本发明优选第一实施例的低寄生晶体管导通的功率组件的制作方法示意图，而图式中相同的组件或部位沿用相同的符号来表示。需注意的是图式是以说明为目的，并未依照原尺寸作图。
如图1所示，首先提供一基材10，其包含一基底12、一第一半导体层14和一第二半导体层16依次覆盖于基底12上，基底12可为硅基材，例如是具有N+型掺杂或P+型掺杂的基底，而第一半导体层14可利用外延工艺形成，其导电型态和基底相同，而第一半导体层14在功率组件完成后，可作为功率组件中的晶体管的漏极，第二半导体层16则可利用一离子注入工艺，形成于第一半导体层14中，第二半导体层16的导电型态和第一半导体层14相异。根据本发明的优选实施例，基底10较佳为一N+型掺杂的基底，第一半导体层14为一N-型外延层，而第二半导体16层为一P型掺杂区。另外，基材10可划分为一有源区域1000和一外围区域2000。
接着，形成至少二沟渠18、20分别位于有源区域1000内和外围区域2000内的第二半导体层16，沟渠18、20由第二半导体层16延伸至第一半导体层14，然后形成一栅极氧化层22于沟渠18、20的侧壁和底部以及第二半导体层16的表面，随后，于栅极氧化层22上形成一栅极材料层24填入沟渠18、20中，栅极材料层24的上表面低于第二导电层16的上表面。栅极氧化层22可包含氧硅化合物，而栅极材料层24可包含掺杂多晶硅(doped poly-silicon)。至此，各个沟渠18、20和其中的栅极氧化层22和栅极材料层24，构成了数个凹入式栅极结构26、28。
如图2所示，接着，进行至少一道离子注入工艺，以于第二半导体层16中形成一重掺杂区30，例如N型重掺杂区。离子注入工艺可以是斜向离子注入或是垂直离子注入，也可以由多种不同注入方向组合而成。重掺杂区30沿着第二半导体层16的上表面形成，并且邻接沟渠18、20的部分侧壁。
如图3所示，全面形成一絶缘层32于栅极氧化层22上，并且絶缘层32填入沟渠18、20中。其中，絶缘层32可包含有硼硅玻璃(borosilicate glass，BSG)、磷硅玻璃、硼磷硅玻璃(borophosphosilicate glass，BPSG)、未掺杂硅玻璃或氟硅玻璃等低介电材料。如图4和图5所示，进行一平坦化工艺，平坦化工艺包含一化学机械研磨步骤和一回蚀刻步骤，请参阅图4，首先利用化学机械研磨移除位于第二半导体层16的上表面上的絶缘层32以与栅极氧化层22，使重掺杂区30的上表面与研磨后位于沟渠18、20中的絶缘层32的上表面切齐。
如图5所示，接着回蚀刻第二半导体层16，去除位于第二半导体层16的上表面的的重掺杂区30，较佳者，第二半导体层16被去除的深度约0.05～0.2um毫米，使得位于沟渠18、20旁的重掺杂区30形成至少一源极34、38，而且回蚀刻后的第二半导体层16的上表面比位于沟渠18、20中的絶缘层32的上表面低。然后，利用一炉管或一快速加热工艺，加热基材10使源极34、38扩散，此时，凹入式栅极结构26、28、第一半导体层14和源极34、38，构成了数个沟渠式晶体管27、29。
如图6所示，全面形成一介电层40覆盖第二半导体层16。如图7所示，接着利用一第一光罩(图未示)，进行一曝光显影暨蚀刻工艺，去除位在有源区域1000的内的介电层40，使在有源区域1000的第二半导体层16暴露暴露出来，的后形成一图案化光致抗蚀剂42覆盖第二半导体层16和介电层40，然后再以图案化光致抗蚀剂42为掩膜，蚀刻有源区域1000内的第二半导体层16，以在源极34的一侧的第二半导体层16中形成一第一接触洞44，另外也蚀刻外围区域2000内的介电层40和絶缘层32以与栅极材料层24，以在介电层40、絶缘层32以与栅极材料层24中形成一第二接触洞46。然后，进行一离子注入工艺，以于第一接触洞44的底部周围的第二半导体层16中形成一重掺杂区48，重掺杂区48的导电型态与第二半导体层16相同，于本实施例中，较佳为P型，并且重掺杂区48的掺质浓度较第二半导体层16来得高。另外，第一接触洞44的数量不限，基本上第一接触洞44较佳会形成在有源区域1000内的各个沟渠18的两侧，由于重掺杂区48的位置是配合第一接触洞44的位置，因此重掺杂区48也会在有源区域1000内的各个沟渠18的两侧。
如图8所示，以介电层40为掩膜，全面表面注入P+离子，以在有源区域1000内第二半导体层16表面及第一接触洞44外围形成一层P+掺杂区47，但此P+掺杂区47的深度较源极34浅。
如图9所示，去除图案化光致抗蚀剂42，然后形成一金属层填入第一接触洞44和第二接触洞46，在第一接触洞44和第二接触洞46中的金属层则分别作为第一接触插塞50和第二接触插塞52。第一接触插塞50电连结重掺杂区48，而第二接触插塞52电连结栅极材料层24。第一接触插塞50具有一最大深度D1，源极34具有一最大深度D2，根据本发明的优选实施例，最大深度D1大于最大深度D2。当然，依据不同的产品需求，最大深度D1小于最大深度D2也可以，举例而言，最大深度D1可以比最大深度D2少0.2μm。值得注意的是：第一接触插塞50和源极34互不接触。
如图10所示，形成一源极导线54、一栅极导线56和一漏极导线58，源极导线54覆盖有源区域1000内的第二半导体层16，包括位于第二半导体层16中的第一接触插塞44、源极34、38、栅极氧化层22和絶缘层32。栅极导线56覆盖于介电层40并且电连结接触第二接触插塞44。漏极导线58则是位于基底12相对于第一半导体层14的另一表面上。另外，前述的P+掺杂区47可以使第二半导体层16跟第一接触插塞50及源极导线54接触的地方形成低阻值。至此，本发明的低寄生晶体管导通的功率组件100业已完成。
于本发明的其它实施例中，前述工艺顺序可视情况而调整，图11至图12为本发明优选第二实施例的低寄生晶体管导通的功率组件的的制作方法示意图，其教示了另一种工艺顺序。图11是接续图6的工艺步骤，其中具有相同功能的组件将以相同的符号表示。
在全面形成介电层40覆盖第二半导体层16后，如图11所示，形成一图案化光致抗蚀剂142覆盖部分介电层40，再利用图案化光致抗蚀剂142为掩膜，蚀刻有源区域1000内的第二半导体层16，以分别在源极34的一侧的介电层40和第二半导体层16中形成一第一接触洞44，同时亦在外围区域2000内的介电层40和絶缘层32以与栅极材料层24中形成一第二接触洞46。如图12所示，移除图案化光致抗蚀剂142，再以一图案化光致抗蚀剂242覆盖外围区域2000内的介电层40，并且图案化光致抗蚀剂242填入第二接触洞46，然后，移除位于有源区域1000内的介电层40，然后以外围区域2000内的介电层40为掩膜，全面植入P+离子，以在有源区域1000内第二半导体层16表面及第一接触洞44外围形成一层P+掺杂区47，但此P+掺杂区47的深度较源极34浅。再移除图案化光致抗蚀剂242。请重新参阅图9，形成一金属层填入第一接触洞44和第二接触洞46，在第一接触洞44和第二接触洞46中的金属层则分别作为第一接触插塞50和第二接触插塞52。如图10所示，形成一源极导线54、一栅极导线56和一漏极导线58，源极导线54覆盖有源区域1000内的第二半导体层16，包括位于第二半导体层16中的第一接触插塞50、源极34、栅极氧化层22和絶缘层32。栅极导线56覆盖于介电层40并且电连结接触第二接触插塞52。漏极导线58则是位于基底12相对于第一半导体层14的另一表面上。另外，前述的P+掺杂区47可以使第二半导体层16跟第一接触插塞50及源极导线54接触的地方形成低阻值。至此，本发明的低寄生晶体管导通的功率组件100业已完成。
根据本发明的另一优选实施例，低寄生晶体管导通的功率组件位于外围区域的凹入式栅极结构可以平坦式栅极结构来取代，其制作方式可以是在图5完成有源区域内的源极后，在外围区域内形成一平坦式栅极结构，然后再接续图6的步骤形成介电层。其余工艺大致与图7至图10相同。
本发明提供一种低寄生晶体管导通的功率组件，如图10所示，低寄生晶体管导通的功率组件100包含一基材10，基材10包含一基底12、一第一半导体层14和一第二半导体层16依次覆盖于基底12上，基材10划分为一有源区域1000和一外围区域2000，一沟渠式电晶27体设置于基材10的有源区域1000中，沟渠式晶体管27包含：一凹入式栅极结构26埋入于第二半导体层16并且延伸至第一半导体层14以及一源极34位于凹入式栅极结构26的二侧，凹入式栅极结构26包含一沟渠18，一栅极氧化层22位于沟渠18侧壁以及一栅极材料层24填入沟渠中。另外，前述的第一半导体层14作为沟渠式晶体管27的一漏极。值得注意的是：本发明特别设置一重掺杂区48于有源区域1000中的第二半导体层16，并且重掺杂区48在源极34的一侧，一第一接触插塞50位于第二半导体层16中，且第一接触插塞50的底部接触重掺杂区48。又，一源极导线54覆盖于有源区域1000上的第二半导体层16、源极34和第一接触插塞50的顶部，因此重掺杂区48和源极34会形成等电位。值得注意的是：第一接触插塞50和源极34互不接触。
基底12可为硅基材，例如是具有N+型掺杂或P+型掺杂的基底，而第一半导体层14较佳为外延层，其导电型态和基底相同，第二半导体层16和第一半导体层14的导电型态相异，于本发明中较佳的情况，基底12为N+型掺杂的基底，第一半导体层14为N-型外延层，而第二半导体层16为P型掺杂区，源极34为一N型掺杂区，重掺杂区48中的P型掺质浓度大于第二半导体层16中的P型掺质浓度。另外，第一接触插塞50具有一最大深度D1，源极34具有一最大深度D2，最大深度D1大于最大深度D2。一漏极导线58设于基底12相对于第一半导体层14一侧的表面。另外，一P+掺杂区47位在有源区域1000内第二半导体层16表面及第一接触插塞50外围，但此P+掺杂区47的深度较源极34浅。
本发明的低寄生晶体管导通的功率组件，另包含一外围栅极结构，例如一凹入式栅极结28构埋入于第二半导体层16中，凹入式栅极结构28包含一沟渠20，一栅极氧化层22位于沟渠20侧壁以及一栅极材料层24填入沟渠中。一絶缘层32可选择性地设于栅极材料层24上，一介电层40可覆盖于外围区域2000内的凹入式栅极结构28，一第二接触插塞52贯穿介电层40和絶缘层32以电连接所述栅极材料层34。介电层40上可设置一栅极导线56接触第二接触插塞52。另外，凹入式栅极结构28两侧可选择性地设置源极38。
图13为本发明优选另一实施例所绘示的一种低寄生晶体管导通的功率组件，图13和图10的功率组件主要的相异的处在于：图13中，位于外围区域内的栅极结构为水平式栅极结构，其它组件位置和特性，大致与图10中所描述的功率组件相同，因此，下文仅针对水平式栅极结构作说明，其它组件的描述，请参阅图10的实施例。
如图13所示，外围栅极结构可以为一水平式栅极结构128，水平式栅极结构128设于第二半导体层16上，水平式栅极结构包含一栅极氧化层122和一栅极材料层124，同样的，介电层40覆盖平式栅极结构，第二接触插塞52贯穿介电层40并且接触栅极材料层124，另外，栅极导线56覆盖于介电层40上，且电连接第二接触插塞52。
本发明利用高浓度P型掺杂区防止耐压时空乏区接触到源极，如此可有效提升功率组件的崩溃电压。另外，由于高浓度P型掺杂区和源极皆是电连接源极导线，因此高浓度P型掺杂区和源极会形成等电位，如此可降低功率组件中的寄生晶体管导通的机率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种低寄生晶体管导通的功率组件,其特征在于,包含:
一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于所述基底上,所述基材划分为一有源区域和一外围区域;
一沟渠式晶体管位于所述基材的所述有源区域中,所述沟渠式晶体管包含:
一第一凹入式栅极结构埋入于所述第二半导体层并且延伸至所述第一半导体层;以及
一源极位于所述第一凹入式栅极结构的二侧,其中所述第一半导体层作为所述沟渠式晶体管的一漏极;
一第一重掺杂区位于所述有源区域中的所述第二半导体层,并且在所述源极的一侧,其中所述第一重掺杂区的导电型态和所述第二半导体层相同;
一第一接触插塞位于所述第二半导体层中,且所述接触插塞的底部接触所述第一重掺杂区;
一源极导线接触所述有源区域上的所述源极和所述第一接触插塞的顶部;
一掺杂区位于所述有源区域内的所述第二半导体层的表面，所述掺杂区的深度较所述源极浅，其中所述掺杂区的导电型态和所述第一重掺杂区的导电型态相同;
一外围栅极结构位于所述外围区域内;
一介电层覆盖于所述外围区域内的外围栅极结构上;
一第二接触插塞贯穿所述介电层并且电连接所述外围栅极结构;以及
一栅极导线覆盖所述介电层并且接触所述第二接触插塞。
2.如权利要求1所述的低寄生晶体管导通的功率组件,其特征在于,所述第一半导体层具有一第一导电型态,所述第二半导体层具有一第二导电型态。
3.如权利要求2所述的低寄生晶体管导通的功率组件,其特征在于,所述第一导电型态为N型,所述第二导电型态为P型。
4.如权利要求3所述的低寄生晶体管导通的功率组件,其特征在于,所述第一重掺杂区中的P型掺质浓度大于所述第二半导体层中的P型掺质浓度。
5.如权利要求1所述的低寄生晶体管导通的功率组件,其特征在于,所述源极的最大深度小于所述接触插塞的最大深度。
6.如权利要求1所述的低寄生晶体管导通的功率组件,其特征在于,所述外围栅极结构包含一第二凹入式栅极结构,所述第二凹入式栅极结构埋入于所述第二半导体层中。
7.如权利要求6所述的低寄生晶体管导通的功率组件,其特征在于,另包含一第二重掺杂区位于所述第二凹入式栅极结构的二侧。
8.如权利要求1所述的低寄生晶体管导通的功率组件,其特征在于,所述外围栅极结构包含一水平式栅极结构,所述水平式栅极结构位于所述第二半导体层上。
9.如权利要求1所述的低寄生晶体管导通的功率组件,其特征在于,另包含:一漏极导线位于所述基底相对于所述第一半导体层一侧的表面。
10.如权利要求1所述的低寄生晶体管导通的功率组件,其特征在于,所述第一接触插塞不接触所述源极。
11.一种低寄生晶体管导通的功率组件的制作方法,其特征在于,包含:
提供一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于所述基底上,至少一沟渠位于所述第一半导体层和所述第二半导体层中,一栅极氧化层位于所述沟渠的侧壁以及所述第二半导体层的上表面,一栅极材料层位于所述沟渠中,所述栅极材料层的上表面较所述第二半导体层的上表面低;
进行一第一离子注入工艺,以于所述第二半导体层中形成一第一重掺杂区,所述第一重掺杂区邻接所述沟渠的部分侧壁和邻接位于所述第二半导体层的上表面的所述栅极氧化层;
全面形成一第一絶缘层于所述第二半导体层上,并填入所述沟渠中;
进行一平坦化工艺,移除部分位于所述第二半导体上的第一重掺杂区和部分的所述第一絶缘层,直到平坦化后的所述第二半导体层的上表面比位于所述沟渠中的所述第一絶缘层的上表面低,且使得位于所述沟渠旁的所述第一重掺杂区形成至少一源极;
形成一第一接触洞于所述源极一侧的所述第二半导体层中;
进行一第二离子注入工艺,以于所述第一接触洞的底部周围的所述第二半导体层中形成一第二重掺杂区,其中所述第二重掺杂区的导电型态与所述第二半导体层相同;
形成一第一接触插塞于所述第一接触洞并且接触所述第二重掺杂区;以及
形成一源极导线覆盖于所述接触插塞以及所述源极。
12.如权利要求11所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,所述平坦化工艺包含:化学机械研磨移除位于所述第二半导体层的上表面上的所述第一絶缘层
以及所述栅极氧化层,使所述第一重掺杂区的上表面与研磨后位于所述沟渠中的所述第一絶缘层的上表面切齐;以及
回蚀刻所述第二半导体层,去除位于所述第二半导体层的上表面的的所述第一重掺杂区,以使回蚀刻后的所述第二半导体层的上表面比位于沟渠中且研磨后的所述第一絶缘层的上表面低。
13.如权利要求11所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,所述第一半导体层具有一第一导电型态,所述第二半导体层具有一第二导电型态。
14.如权利要求13所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,所述第一导电型态为N型,所述第二导电型态为P型。
15.如权利要求13所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,所述第二重掺杂区的第二导电型态的掺质浓度大于所述第二半导体层的第二导电型态的掺质浓度。
16.如权利要求11所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,第一离子注入工艺为一斜向离子注入工艺。
17.一种低寄生晶体管导通的功率组件的制作方法,其特征在于,包含:
提供一基材包含一基底、一第一半导体层和一第二半导体层依次覆盖于所述基底上,所述基材划分为一有源区域和一外围区域,至少二沟渠分别位于所述有源区域和所述外围区域内的所述第一半导体层和所述第二半导体层中,一栅极氧化层位于各所述沟渠的侧壁以及所述第二半导体层的上表面,一栅极材料层填入各所述沟渠中,所述栅极材料层的上表面较所述第二半导体层的上表面低;
进行一第一离子注入工艺,以于所述第二半导体层中形成一第一重掺杂区,所述第一重掺杂区邻接各所述沟渠的部分侧壁和邻接位于所述第二半导体层的上表面的所述栅极氧化层;
于所述第二半导体层上全面形成一第一絶缘层,并填入各所述沟渠中;
进行一平坦化工艺,移除部分的所述第一絶缘层、栅极氧化层、部分的所述第一重掺杂区和部分的所述第二半导体层,直到平坦化后的所述第二半导体层的上表面比位于各所述沟渠中的所述第一絶缘层的上表面低,且使得位于各所述沟渠旁的所述第一重掺杂区形成至少一源极;
形成一介电层、一第一接触洞和一第二接触洞,所述介电层覆盖至少部分的所述第二半导体层,所述第一接触洞位于所述源极一侧的所述第二半导体层,所述第二接触洞位于所述外围区域内的所述介电层、所述第一絶缘层和所述栅极材料层中;
进行一第二离子注入工艺,以于所述第一接触洞的底部周围的所述第二半导体层中形成一第二重掺杂区,其中所述第二重掺杂区的导电型态与所述第二半导体层相同;
形成一第一接触插塞于所述第一接触洞并且接触所述第二重掺杂区;
形成一第二接触插塞于所述第二接触洞并且接触所述栅极材料层;以及
形成一源极导线与一栅极导线,所述源极导线覆盖所述第一接触插塞以及所述源极,所述栅极导线覆盖所述第二接触插塞。
18.如权利要求17所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,所述第一半导体层具有一第一导电型态,所述第二半导体层具有一第二导电型态。
19.如权利要求18所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,所述第一导电型态为N型,所述第二导电型态为P型。
20.如权利要求18所述的一种低寄生晶体管导通的功率组件的制作方法,其特征在于,所述第二重掺杂区的第二导电型态的掺质浓度大于所述第二半导体层的第二导电型态的掺质浓度。
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