CN1341968A - 半导体集成电路装置及其制造方法 - Google Patents

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Abstract

提供一种用于在NPN晶体管与纵型PNP晶体管的介质隔离式互补型双极晶体管中实现晶体管的高耐压化的半导体集成电路装置及其制造方法。在本发明的半导体集成电路装置及其制造方法中,当形成半导体集成电路装置的集电极区域32、33时,通过层叠4层外延层,形成具有能够耐受高压的层厚的集电极区域32、33。另外,为了减低两个晶体管21和22的相互干扰产生的影响并减低寄生晶体管的发生,在V沟槽蚀刻中蚀刻到更深的部位,并通过多晶硅42在两者之间实现了介质隔离。

Description

半导体集成电路装置及其制造方法
本发明所属技术领域
本发明涉及在介质隔离式互补型双极晶体管中通过形成厚的集电极区域而提高晶体管的耐压性的半导体集成装置及其制造方法。
已有技术
近年来，对在声频放大器和显示驱动器等中使用的晶体管的耐压性及集成度提出了越来越高的要求。在使高耐压集成电路高度集成化和高速化时为了防止因寄生晶体管的形成或元件隔离形成而引起的芯片尺寸的增大，最好是采用介质隔离技术。
已有技术
在图29中，示出现有的一例半导体集成电路装置的断面图(例如，特开平11-354535号)。接着，在下文中参照图30～图36说明图29所示的半导体集成电路装置的制造方法。
在图30中，示出高耐压纵型NPN晶体管形成区域和高耐压纵型PNP晶体管形成区域。首先，在由硅构成的N型基板3的表面上，例如用热氧化法形成膜厚2μm左右的埋入氧化膜2。在室温下将N型基板3隔着埋入氧化膜2与支承基板1粘合。N型基板3，在随后的工序中构成作为活性层的N+型埋入层4及P+型入层5。作为N型基板3，例如采用电阻率为10Ω·cm的硅基板。然后，例如在1100℃下在氧气气氛中进行2小时左右的退火处理，以提高埋入氧化膜2与支承基板1的粘合强度。接着，例如通过机械研磨或化学机械研磨(CMP)使N型基板3具有规定的膜厚、例如2μm。
然后，进行离子注入，以形成N+型埋入层4。将利用众所周知的光刻技术在NPN晶体管部分设置了开口的光致抗蚀剂(图中未示出)作为掩模而以50keV的加速电压、3×1015/cm2的导入量进行N型杂质、例如砷(As)的离子注入。在这之后，将光致抗蚀剂除去。进一步，进行离子注入，以形成P+型埋入层5。将利用众所周知的光刻技术在PNP晶体管部分设置了开口的光致抗蚀剂作为掩模而以50keV的加速电压、3×1015/cm2的导入量进行P型杂质、例如硼(B)的离子注入。在这之后，将光致抗蚀剂除去。
接着，通过例如在1100℃下在水蒸汽气氛中进行1小时左右的退火处理，分别使在上一工序中导入NPN晶体管部分的砷及导入PNP晶体管部分的硼进行热扩散，从而形成N+型埋入层4及P+型埋入层5。在该退火工序中，由于在活性层表面形成氧化膜(图中未示出)，所以在退火后应使用氢氟酸溶液等进行轻微腐蚀而将其除去。按照这种方式，即可形成图30所示的结构。
下一步，如图31所示，在作为活性层的N+型埋入层4及P+型埋入层5的上层，生长例如电阻率为10Ω·cm、膜厚15μm的N型外延层6。N型外延层6的NPN晶体管部分构成N型集电极区域7，N型外延层6的PNP晶体管部分，通过随后的工序而构成P型集电极区域8。在N型外延层6的上层，利用热氧化法形成膜厚50μm左右的氧化膜9。将利用众所周知的光刻技术在PNP晶体管部分设置了开口的光致抗蚀剂作为掩模而以300keV的加速电压、8×1012/cm2的导入量进行P型杂质、例如硼(B)的离子注入。在非活性气体气氛中，例如在1200℃下进行7小时左右的退火处理，从而形成PNP晶体管的P型集电极区域8。按照这种方式，即可形成图31所示的结构。
接着，将利用众所周知的光刻技术在NPN晶体管的基极区域上层设置了开口的光致抗蚀剂作为掩模而以40keV的加速电压、1×1014/cm2的导入量进行P型杂质、例如硼(B)的离子注入。在将光致抗蚀剂除去后，将利用众所周知的光刻技术在PNP晶体管基极区域上层设置了开口的光致抗蚀剂作为掩模而以60keV的加速电压、1×1014/cm2的导入量进行N型杂质、例如磷(P)的离子注入。在将光致抗蚀剂除去后，在非活性气体气氛中，例如在900℃下进行30分钟左右的退火处理，使杂质进行热扩散从而分别形成NPN晶体管的P型基极区域10及PNP晶体管的N型基极区域11。
然后，将利用众所周知的光刻技术在NPN晶体管的N型发射极区域及N型集电极接点上层设置了开口的光致抗蚀剂作为掩模而以110keV的加速电压、5×1015/cm2的导入量进行N型杂质、例如砷(As)的离子注入。在这之后，将光致抗蚀剂除去。接着，将利用众所周知的光刻技术在PNP晶体管的P型发射极区域及P型集电极接点上层设置了开口的光致抗蚀剂作为掩模而以40keV的加速电压、3×1015/cm2的导入量进行P型杂质、例如硼(B)的离子注入。在将光致抗蚀剂除去后，在非活性气体气氛中，例如在1000℃下进行30分钟左右的退火处理，使杂质进行热扩散从而分别形成NPN晶体管的N+型发射极区域12及N+型集电极接点13、以及PNP晶体管的P+型发射极区域14及P+型集电极接点15。按照这种方式，即可形成图32所示的结构。
在这之后，通过将NPN晶体管部分的氧化膜9、N型集电极层7及N+型埋入层4蚀刻到埋入氧化膜2，形成用于元件隔离的沟道16。同时，通过将PNP晶体管部分的氧化膜9、P型集电极层8及P+型埋入层5蚀刻到埋入氧化膜2，形成用于元件隔离的沟道16。在形成沟道16时，使NPN晶体管及PNP晶体管的集电极接点13、15的侧面分别在沟道16内露出。按照这种方式，即可形成图33所示的结构。
接着，例如用热氧化法在沟道16的内壁上形成膜厚500nm左右的氧化膜17。进一步，通过蚀刻将与NPN晶体管及PNP晶体管的集电极接点13、15接触的部分氧化膜17除去。按照这种方式，即可形成图34所示的结构。然后，例如利用CVD法在形成了氧化膜17的沟道16内一边埋入一边淀积多晶硅18。在这之后，例如利用活性离子腐蚀法(RIE)对从沟道溢出的多晶硅18进行反复腐蚀，从而使表面平整化。按照这种方式，即可形成图35所示的结构。
对埋设在与NPN晶体管的N+型集电极接点13邻接的沟道16内的多晶硅18导入N型杂质。利用众所周知的光刻技术，形成仅对上述沟道开口的光致抗蚀剂，并将光致抗蚀剂作为掩模而以180keV的加速电压、5×1015/cm2的导入量进行N型杂质、例如磷(P)的离子注入。然后，对埋设在与PNP晶体管的P+型集电极接点15邻接的沟道16内的多晶硅18导入P型杂质。利用众所周知的光刻技术，形成仅对上述沟道开口的光致抗蚀剂，并将光致抗蚀剂作为掩模而以180keV的加速电压、5×1015/cm2的导入量进行P型杂质、例如硼(B)的离子注入。
然后，在非活性气体气氛中，例如在1000℃下进行30分钟左右的退火处理，使磷(P)从NPN晶体管的沟道进行热扩散，从而形成与N+型埋入层4及N+型集电极接点13连接的N+型扩散层18n。同时，使硼(B)从PNP晶体管的沟道进行热扩散，从而形成与P+型埋入层5及P+型集电极接点15连接的P+型扩散层18p。由于多晶硅中的杂质扩散速度比单晶硅中的杂质扩散速度大几十倍，所以将使杂质在短时间内从沟道内的多晶硅向集电极区域的单晶硅(外延层)扩散。移动到集电极区域的杂质，与单晶硅中的杂质扩散速度等速，因而将以层状蓄集在与沟道的界面上，所以形成N+型扩散层18n及P+型扩散层18p(集电板壁)。按照这种方式，即可形成图36所示的结构。
接着，例如利用CVD法在整个表面上淀积氧化膜19。进一步，在整个表面上淀积光致抗蚀剂，并利用众所周知的光刻技术在电极形成部分的光致抗蚀剂上设置开口。将光致抗蚀剂作为掩模而进行例如RIE，从而在氧化膜19及氧化膜9的电极形成部分设置开口。然后，在电极形成部分设有开口的氧化膜19的整个表面上，例如用溅射法淀积铝20。在这之后，在整个表面上淀积光致抗蚀剂，并利用众所周知的光刻技术将电极部分以外的光致抗蚀剂除去。将光致抗蚀剂作为掩模，例如利用RIE法将铝20形成图案。在电极形成后，将光致抗蚀剂除去，即可得到断面如图29所示的半导体装置。
在具有上述结构的半导体装置中，利用介质隔离技术进行邻接的NPN晶体管和PNP晶体管之间的电气绝缘隔离。因此，可以提高集成密度，另外，还可以减低各晶体管的PN结的寄生电容，所以有利于高速化。此外，在具有上述结构的半导体装置中，通过减小集电极区域7、8的杂质浓度而确保基极-集电极之间的耐压，但假如使整个集电极区域7、8为低杂质浓度则将使集电极的串联电阻增大因而使性能降低。因此，如图29所示，在低杂质浓度的集电极区域7、8的下面形成分别与高杂质浓度的埋入层4、5及集电极接点13、15连接的集电极壁(N+型扩散层18n及P+型扩散层18p)。按照这种方式，可以在实现作为双极晶体管的优点的高速化的同时实现双极晶体管的高耐压化。
本发明要解决的问题
在现有的半导体集成电路装置中，为实现高耐压化而必需形成厚的低杂质浓度的集电极区域7、8、即N型外延层6。在这种情况下，如上所述，为了使杂质从N型外延层6的表层扩散，必须进行长时间的高温热处理，因而在使集电极区域的膜厚增加上存在着工艺的上限。因此，由单层外延层形成的集电极区域的膜厚，在高耐压化上也存在着极限。因而存在着不能得到所需耐压的课题。
另外，在现有的半导体集成电路装置的制造方法中，为了在一个芯片上实现邻接形成的NPN晶体管和纵型PNP晶体管的介质隔离式互补型双极晶体管，采用沟道将两种晶体管在电气上绝缘隔离。但是，对沟道来说，不仅在蚀刻的深度上存在着极限，而且在蚀刻的精度上也有难点，所以，当为实现高耐压化而增加外延层的膜厚时，存在着很难进行用于元件间隔离的蚀刻的课题。
另外，在为实现高耐压化而形成厚的低杂质浓度的集电极区域7、8、即N型外延层6的情况下，每当形成纵型PNP晶体管的低杂质浓度的集电极区域8时，进行离子注入后的杂质，需要长时间的高温热处理，因而在使N型外延层的膜厚增加上存在着工艺的上限，也导致了成本的提高。进一步，由于加深了杂质的扩散深度，所以存在着当进行高加速电压、高导入量的离子注入时使硅基板的结晶缺陷变得显著的课题。
另外，当在按V沟槽型进行蚀刻而使元件间隔离的集电极区域及岛状隔离(ダミ)区域上覆盖在自调准工序中使用的众所周知的光刻技术的光致抗蚀剂膜时，存在着在集电极区域及岛状隔离区域的角部很难覆盖光致抗蚀剂膜的课题。
发明概述
本发明是针对上述现有的问题而开发的，作为本发明的半导体集成电路装置，其特征在于：备有支承基板、设在上述支承基板上的多晶半导体层、由上述多晶半导体层隔离的利用由一种导电型的低浓度杂质扩散层构成的埋入层形成的第1岛状区域、利用由相反导电型的低浓度杂质扩散层构成的埋入层形成的第2岛状区域、在上述第1岛状区域的与上述多晶半导体层邻接的周围形成的由一种导电型的高浓度杂质扩散层构成的第1埋入层、在上述第2岛状区域的与上述多晶半导体层邻接的周围形成的由相反导电型的高浓度杂质扩散层构成的第2埋入层、在上述第1岛状区域及第2岛状区域上形成的导电型式不同的晶体管，将上述多晶半导体层和上述第1及第2岛状区域的表面形成为实质上平坦的表面。
在本发明的半导体集成电路装置中，上述第1及第2岛状区域，最好通过将多层的外延层层叠而形成，从而能实现可以根据需要增加上述第1及第2岛状区域的膜厚的高耐压晶体管。
另外，为达到上述目的，本发明的半导体集成电路装置的制造方法，其特征在于：具有准备一种导电型的半导体基板的工序、在上述基板上形成多层的相反导电型的外延层并使在上述基板和上述外延层上形成的一种导电型及相反导电型的埋入层通过扩散而连接从而形成第1及第2岛状区域的工序、将上述第1及第2岛状区域的两端部按V沟槽型进行蚀刻的工序、对上述第1及第2岛状区域的表面进行离子注入并在上述第1岛状区域上形成由一种导电型的高浓度杂质扩散层构成的第1埋入层而在上述第2岛状区域上形成由相反导电型的高浓度杂质扩散层构成的第2埋入层的工序、在上述第1埋入层的表面上形成LOCOS氧化膜而在上述第2埋入层的表面上形成氧化膜并在该LOCOS氧化膜和该氧化膜上形成多晶半导体层的工序、准备覆盖了氧化膜的支承基板并将支承基板隔着该氧化膜与上述多晶半导体层粘合的工序、将上述支承基板作为底面并将上述半导体基板研磨到使上述第1及第2岛状区域露出的工序。
在本发明的半导体集成电路装置的制造方法中，其特征在于：对上述第1及第2岛状区域进行蚀刻的工序，最好是将由形成上述第1及第2岛状区域的低浓度杂质扩散层构成的上述埋入层与上述外延层的边界面全部除去而且一直蚀刻到膜厚增加了的上述第1及第2岛状区域的底部并按V沟槽型进行蚀刻以便实现介质隔离式互补型双极晶体管的工序。
进一步，在本发明的半导体集成电路装置的制造方法中，与对基板表面进行离子注入而取出集电极并形成扩散层的情况相比，其优异之处是对外延层的表面进行离子注入，所以可以明显地减少基板中的结晶缺陷的发生。
另外，为达到上述目的，本发明的半导体集成电路装置的制造方法，其特征在于：具有准备一种导电型的半导体基板的工序、在上述基板上形成多层的相反导电型的外延层并使在上述基板和上述外延层上形成的一种导电型及相反导电型的埋入层通过扩散而连接从而形成第1及第2岛状区域的工序、将上述第1及第2岛状区域的两端部按V沟槽型进行蚀刻并在上述第1岛状区域与上述第2岛状区域之间形成岛状隔离区域的工序、在上述第1岛状区域、上述第2岛状区域及上述隔离区域上均匀地形成氧化膜的工序、在上述第1岛状区域、上述第2岛状区域及上述隔离区域上均匀地形成耐酸掩模层的工序、有选择地只保留上述第2岛状区域及上述岛状隔离区域上的上述耐酸掩模层并将上述耐酸掩模层作为掩模而从上述第1岛状区域上的上述氧化膜上进行一种导电型的高浓度杂质的离子注入的工序、在使上述一种导电型的高浓度杂质扩散的同时进行选择氧化从而形成LOCOS氧化膜的工序、将上述第2岛状区域上的上述耐酸掩模层除去并将上述LOCOS氧化膜作为上述第1岛状区域上的掩模而从上述第2岛状区域上的上述氧化膜上进行相反导电型的高浓度杂质的离子注入的工序、使上述相反导电型的高浓度杂质扩散的工序。
在本发明的半导体集成电路装置的制造方法中，上述岛状隔离区域，最好在该岛状隔离区域上形成上述一种导电型及反向导电型的高浓度杂质的边界面，并防止形成对上述第1及第2岛状区域不需要的上述高浓度杂质，从而可以将电气的影响尽量减低。
另外，在本发明的半导体集成电路装置的制造方法中，其特征在于：具有准备一种导电型的半导体基板的工序、在上述基板上形成多层的相反导电型的外延层并使在上述基板和上述外延层上形成的一种导电型及相反导电型的埋入层通过扩散而连接从而形成第1及第2岛状区域的工序、将上述第1及第2岛状区域的两端部按V沟槽型进行蚀刻的工序、将上述第1及第2岛状区域的角部除去的工序、对上述第1及第2岛状区域的表面进行离子注入并在上述第1岛状区域上形成由一种导电型的高浓度杂质扩散层构成的第1埋入层而在上述第2岛状区域上形成由相反导电型的高浓度杂质扩散层构成的第2埋入层的工序、在上述第1和第2埋入层的表面上形成LOCOS氧化膜并在该LOCOS氧化膜上形成多晶半导体层的工序、在上述多晶半导体层上形成氧化膜并隔着该氧化膜粘合支承基板的工序、将上述支承基板作为底面并将上述半导体基板研磨到使上述第1及第2岛状区域露出的工序。
在本发明的半导体集成电路装置的制造方法中，其特征在于：通过蚀刻将上述第1及第2岛状区域的角部除去的工序，最好是在上述第1及第2岛状区域的角部以外覆盖光致抗蚀剂膜并将上述光致抗蚀剂用作掩模而将角部除去的能以良好的精度很容易地覆盖上述光致抗蚀剂膜的工序。
附图描述
图1是说明本发明第1实施形态的半导体集成电路装置的断面图。
图2是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图3是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图4是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图5是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图6是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图7是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图8是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图9是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图10是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图11是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图12是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图13是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图14是表示本发明第1和第2实施形态的半导体集成电路装置的介质隔离式互补型晶体管中的集电极区域膜厚与耐压之间的关系的特性图。
图15是说明本发明第2实施形态的半导体集成电路装置的断面图。
图16是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图17是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图18是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图19是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图20是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图21是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图22是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图23是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图24是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图25是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图26是说明本发明第2实施形态的半导体集成电路装置的制造方法的断面图。
图27是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图28是说明本发明第1实施形态的半导体集成电路装置的制造方法的断面图。
图29是说明现有的半导体集成电路装置的断面图。
图30是说明现有的半导体集成电路装置的制造方法的断面图。
图31是说明现有的半导体集成电路装置的制造方法的断面图。
图32是说明现有的半导体集成电路装置的制造方法的断面图。
图33是说明现有的半导体集成电路装置的制造方法的断面图。
图34是说明现有的半导体集成电路装置的制造方法的断面图。
图35是说明现有的半导体集成电路装置的制造方法的断面图。
图36是说明现有的半导体集成电路装置的制造方法的断面图。
实施例描述
以下，边参照附图边对本发明的半导体集成电路装置及其制造方法的第1和第2实施形态进行详细说明。
首先，用图1～图14说明第1实施形态。
图1是将高耐压NPN晶体管21及高耐压纵型PNP晶体管22通过多晶硅42形成为介质隔离式互补型双极晶体管的IC的断面图。
本发明的半导体集成电路装置，在覆盖了氧化硅膜43的支承基板44上形成多晶硅42。这里，支承基板44，通过在1100℃～1200℃下进行2小时左右的热处理而隔着氧化硅膜43与多晶硅42粘合。然后，通过多晶硅42形成介质隔离式互补型双极晶体管。
在高耐压NPN晶体管21中，围绕着集电极区域32形成氧化硅膜39及N+型埋入层38。并且，在集电极区域32内，将N+型扩散区域47形成为集电极导出区域，将P型扩散区域45形成为基极区域，并将N+型扩散区域49形成为发射极区域。这时，通过将集电极导出区域47形成为与N+型埋入层38连结，形成N+型的高浓度层，从而具有使高耐压NPN晶体管21的集电极电阻减低的结构。
在高耐压纵型PNP晶体管22中，围绕着集电极区域33形成氧化硅膜41及P+型埋入层40。并且，在集电极区域33内，将P+型扩散区域48形成为集电极导出区域，将N+型阱区46形成为基极区域，并将P+型扩散区域50形成为发射极区域。这时，通过将集电极导出区域48形成为与P+型埋入层40连结，形成P+型的高浓度层，从而具有使高耐压PNP晶体管22的集电极电阻减低的结构。
这里，图中虽未示出，但在将其他外围电路在单片上整体形成的情况下，在这些元件上还形成Al的电极配线、聚亚酰胺系绝缘膜构成的层间绝缘膜、聚亚酰胺系的套管、敷层等。
在上述的本发明的半导体集成电路装置中，在N+型和P+型的集电极区域32、33的周围形成N+型和P+型的埋入层38、40，并与集电极导出区域47、48连结在一起。在这种情况下，可以通过形成N+型和P+型的高浓度层而减低集电极电阻，并能增加集电极区域32、33的膜厚。其结果是，可以形成高耐压的互补型双极晶体管。
具体地说，在图14中示出了本发明的半导体集成电路装置的介质隔离式互补型晶体管中的集电极区域膜厚与耐压之间的关系。如该特性图所示，如果集电极区域的膜厚为90μm，则集电极-发射极间耐压Vceo可以达到300V，因而可以形成高耐压的互补型双极晶体管。此外，为了使集电极-发射极间耐压Vceo达到250V以上，集电极区域的膜厚必须在大约60μm以上，因而膜厚远远超过了采用沟道的制造方法中的极限。
进一步，本发明的半导体集成电路装置，如上所述，使NPN晶体管21和PNP晶体管22通过多晶硅42可靠地进行介质隔离，所以，可以抑制晶体管21、22的相互影响及寄生晶体管的发生，因而构成适用于较高频率的半导体集成电路装置。
另外，结晶轴(100)的P型单晶硅基板23，使用电阻率为50Ω·cm以上的基板，在该基板23上层叠外延层并形成晶体管形成区域。并且，在本发明中层叠多层的外延层，但这时要将基板23在高温下放置较长的时间。例如，当层叠4层外延层时，在1000℃～1400℃下放置24小时。因此，如上所述，在采用低电阻率基板的情况下，可以抑制从基板23的翘起。其结果是，可以形成厚的用作集电极区域32、33的外延层，并能实现高耐压的晶体管。
以下，参照图2～图13说明图1所示的本发明的半导体集成电路装置的制造方法。
首先，如图2所示，准备厚度约为650μm的P型单晶硅基板23，并通过对该基板23的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。然后，在基板23的表面上进行形成N-型第1埋入层24的磷(P)及形成P-型第1埋入层25的硼(B)的离子注入并使其扩散。
接着，如图3所示，在将用作选择掩模的氧化膜全部除去后，将基板23配置在外延生长装置的基座上，通过由灯光加热对基板23提供1140℃左右的高温同时在反应管内导入SiH2Cl2气体和H2气，生长18～22μm的N或N-的第1外延层26。然后，通过对第1外延层26的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。接着，在第1外延层26的表面上注入形成N-型第2埋入层27的磷(P)及形成P-型第2埋入层28的硼(B)的离子注入并使其扩散。
然后，如图4所示，在将用作选择掩模的氧化膜全部除去后，将基板23配置在外延生长装置的基座上，通过由灯光加热对基板23提供1140℃左右的高温同时在反应管内导入SiH2Cl2气体和H2气，生长18～22μm的N或N-的第2外延层29。这时，使N-型第1和第2埋入层24、27及P-型第1和第2埋入层25、28同时扩散并连结。接着，在第1外延层26上形成第2外延层29、第3外延层30直到第4外延层31，如上所述，在各外延层上同样都通过离子注入形成N-型和P-型的埋入层，并在大约1250℃的高温下扩散16小时左右，使各埋入层连结在一起。其结果是，形成NPN晶体管21的N-型集电极区域32及PNP晶体管22的P-型集电极区域33。
这里，之所以使用磷(P)作为N型杂质、使用硼(B)作为P型杂质，是为了在使用扩散速度快的杂质的情况下能在短的热处理时间内可靠地将埋入层连结。就是说，是为了在N型杂质区域及P型杂质区域上在短时间内形成平坦的分布形状。
进一步，可以在基板23上同时形成NPN晶体管21和PNP晶体管22的形成区域，也是本发明的特征。
接着，如图5所示，通过对第4外延层31的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。这时，为了减低在1个芯片上彼此接近地形成的NPN晶体管21和PNP晶体管22的相互干扰产生的影响并抑制寄生晶体管的发生，必须在形成NPN晶体管21的N-型集电极区域32和形成PNP晶体管22的P-型集电极区域33之间实现元件间的隔离。另外，还要兼用在随后工序的自调准工序中使用的众所周知的光刻技术，从而在N-型集电极区域32和P-型集电极区域33之间形成岛状隔离区域34。然后，通过进行比第1外延层26、第2外延层29、第3外延层30、第4外延层31及基板23的N-型第1埋入层24及P-型第1埋入层25的扩散部分更深的蚀刻，形成用于元件间隔离的V型沟槽。
然后，如图6所示，在将用作选择掩模的氧化膜全部除去后，如图所示在整个表面上例如淀积膜厚400～500的氧化硅膜35，进一步在该氧化膜35的整个表面上淀积氮化硅膜36。接着，为了在N-型集电极区域32的表面形成N+型埋入层38而在整个表面上淀积光致抗蚀剂(图中未示出)，利用众所周知的光刻技术，保留P-型集电极区域33及岛状隔离区域34上的氮化硅膜36，而将其他的氮化硅膜36及光致抗蚀剂37除去。
接着，如图7所示，为了将形成了图案的氮化硅膜36作为选择掩模而在N-型集电极区域32的周围形成N+型埋入层38，以40keV的加速电压、3.0×1015/cm2的导入量进行例如砷(As)的离子注入。并且，在将光致抗蚀剂37除去后，通过使进行离子注入后的砷(As)扩散，在N-型集电极区域32的周围形成N+型埋入层38。这时，将氮化硅膜36作为耐氧化掩模膜，同时还有选择地使氧化硅膜氧化，从而形成厚度约为0.3～0.4μm的LOCOS氧化膜39。在这之后，将用作掩模的氮化硅膜36全部除去。
下一步，如图8所示，为了在P-型集电极区域33的周围形成P+型埋入层40，以40keV的加速电压、3.0×1015/cm2的导入量进行例如硼(B)的离子注入。这时，由于LOCOS氧化膜39起着掩模的作用，所以不会对N-型集电极区域32进行硼(B)的离子注入。
然后，如图9所示，通过使进行离子注入后的硼(B)扩散，在P-型集电极区域33的周围形成P+型埋入层40。这时，由于在P-型集电极区域33上不需要形成LOCOS氧化膜，所以如图所示在LOCOS氧化膜39与氧化膜41之间保持着有台阶高差的形状。这里，虽然N+型埋入层38与P+型埋入层40在岛状隔离区域34上连接，但由于在岛状隔离区域34上不形成任何半导体元件而且在NPN晶体管21和PNP晶体管22之间进行了介质隔离，所以不存在任何问题。
接着，如图10所示，在氧化硅膜39、41上，在1240℃左右的高温中进行约1小时的CVD淀积而形成约为150μm的多晶硅42。在这之后，多晶硅42，通过研磨而平坦化，其膜厚薄的部位也在30μm左右，然后单独准备一个覆盖了氧化膜43的晶片，将其作为支承基板44并与多晶硅42的表面粘合，通过在1100℃～1200℃下进行2小时左右的热处理而将支承基板44可靠地粘合。这里，支承基板44，只要是能耐受随后工序中的研磨工序的材料即可，特别是，不是导电性的材料亦可。
下一步，如图11所示，将表里翻过来使单晶硅基板23成为表面而使支承基板44为底面。然后，将580μm左右的硅基板23一直研磨到使N-型集电极区域32及P-型集电极区域33从硅基板23的表面露出为止。这时，N-型集电极区域32、P-型集电极区域33及岛状隔离区域34，具有通过多晶硅42实现了介质隔离的结构。此外，通过本工序将N-型集电极区域32及P-型集电极区域33形成为大约60～80μm的膜厚。
然后，如图12所示，在N-型集电极区域32内将P型扩散区域45形成为基极区域，并在P-型集电极区域33内通过离子注入而将N+型阱区46形成为基极区域。
接着，如图13所示，通过对N-型集电极区域32及P-型集电极区域33的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。然后，对N-型集电极区域32进行将N+型扩散区域47形成为集电极导出区域的砷(As)及将P+型扩散区域48形成为集电极导出区域的硼(B)的离子注入并使其扩散。与此同时，在P型扩散区域45内将N+型扩散区域49形成为发射极区域，从而形成NPN晶体管21。另外，在N+型阱区46内将P+型扩散区域50形成为发射极区域，从而形成PNP晶体管22。
在本工序中，N+型埋入层38及P+型埋入层40，沿着V沟槽型蚀刻的斜度形成到表面，所以N+型集电极导出区域47及P+型集电极导出区域48，可以在短的扩散时间内与N+型埋入层38及P+型埋入层40连结。此外，即使N+型集电极导出区域47及P+型集电极导出区域48的掩模有偏差，但由于N+型埋入层38及P+型埋入层40沿着V沟槽型蚀刻的斜度形成到表面，所以也仍能通过调整扩散时间而很容易地将两者连结。按照这种方式，可以构成N+型集电极导出区域47及P+型集电极导出区域48与N+型埋入层38及P+型埋入层40连结从而使集电极电阻减低的结构。
在这之后，在整个表面上淀积氧化膜，并从在电极形成部设有开口的氧化膜上淀积铝而形成电极51。由此。即可形成如图1所示的半导体集成电路装置的结构。
在如上所述的实施形态中，说明了外延层为4层的层叠结构，但即使根据使用目的改变了所层叠的外延层的层数，也仍可以取得与上述第1实施形态的半导体集成电路装置相同的效果。
以下，用图15～图28说明第2实施形态。
图15，与第1实施形态一样，是将高耐压NPN晶体管121及高耐压纵型PNP晶体管122通过多晶硅142形成为介质隔离式互补型双极晶体管的IC的断面图。
另外，第1实施形态与第2实施形态的IC结构的不同点在于，在第2实施形态中，具有将N-型集电极区域132、P-型集电极区域133及岛状隔离区域134等的角部除去的结构。其他的IC结构，在第1和第2实施形态中具有相同的构造，所以，第1实施形态中的特征及效果，在第2实施形态中可以说是相同的。因此，对第2实施形态中的结构的说明，可以参照第1实施形态，这里，将结构的详细说明省略。
以下，参照图16～图28说明图15所示的本发明的半导体集成电路装置的制造方法。
首先，如图16所示，准备厚度约为650μm的P型单晶硅基板123，并通过对该基板123的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。然后，在基板123的表面上进行形成N-型第1埋入层124的磷(P)及形成P-型第1埋入层125的硼(B)的离子注入并使其扩散。
接着，如图17所示，在将用作选择掩模的氧化膜全部除去后，将基板123配置在外延生长装置的基座上，通过由灯光加热对基板123提供1140℃左右的高温同时在反应管内导入SiH2Cl2气体和H2气，生长18～22μm的N或N-的第1外延层126。然后，通过对第1外延层126的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。接着，在第1外延层126的表面上注入形成N-型第2埋入层127的磷(P)及形成P-型第2埋入层128的硼(B)的离子注入并使其扩散。
然后，如图18所示，在将用作选择掩模的氧化膜全部除去后，将基板123配置在外延生长装置的基座上，通过由灯光加热对基板123提供1140℃左右的高温同时在反应管内导入SiH2Cl2气体和H2气，生长18～22μm的N或N-的第2外延层129。这时，使N-型第1和第2埋入层124、127及P-型第1和第2埋入层125、128同时扩散并连结。接着，在第1外延层126上形成第2.外延层129、第3外延层130直到第4外延层131，如上所述，在各外延层上同样都通过离子注入形成N-型和P-型的埋入层，并在大约1250℃的高温下扩散16小时左右，使各埋入层连结在一起。其结果是，形成NPN晶体管121的N-型集电极区域132及PNP晶体管122的P-型集电极区域133。
这里，之所以使用磷(P)作为N型杂质、使用硼(B)作为P型杂质，是为了在使用扩散速度快的杂质的情况下能在短的热处理时间内可靠地将埋入层连结。就是说，是为了在N型杂质区域及P型杂质区域上在短时间内形成平坦的分布形状。
进一步，可以在基板123上同时形成NPN晶体管121和PNP晶体管122的形成区域，也是本发明的特征。
接着，如图19所示，通过对第4外延层131的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。这时，为了减低在1个芯片上彼此接近地形成的NPN晶体管121和PNP晶体管122的相互干扰产生的影响并抑制寄生晶体管的发生，必须在形成NPN晶体管121的N-型集电极区域132和形成PNP晶体管122的P-型集电极区域133之间实现元件间的隔离。另外，还要兼用在随后工序的自调准工序中使用的众所周知的光刻技术，从而在N-型集电极区域132和P-型集电极区域133之间形成岛状隔离区域134。然后，通过进行比第1外延层126、第2外延层129、第3外延层130、第4外延层131及基板123的N-型第1埋入层124及P-型第1埋入层125的扩散部分更深的蚀刻，形成用于元件间隔离的V型沟槽。
然后，如图20所示，在将用作选择掩模的氧化膜全部除去后，淀积光致抗蚀剂152。这时，通过使硅晶片旋转而利用离心力使滴下的光致抗蚀剂152覆盖成膜。但是，在本工序中，在光致抗蚀剂膜152很难覆盖的N-型集电极区域132、P-型集电极区域133及岛状隔离区域134等的角部，留下了光致抗蚀剂膜152没有覆盖的部位。
下一步，如图21所示，通过对N-型集电极区域132、P-型集电极区域133及岛状隔离区域134等的角部进行硅蚀刻，将角部除去。然后，将用作选择掩模的光致抗蚀剂152全部除去。这时，作为蚀刻方法，采用CHF3气体或CF4气体在常温下通过等离子蚀刻进行。
在本工序中，通过将N-型集电极区域132、P-型集电极区域133及岛状隔离区域134等的角部除去，当在后续工序中对具有V沟槽型结构的部分覆盖光致抗蚀剂膜152时，很容易调整膜厚，因而具有易于进行光致抗蚀剂膜覆盖工序的结构。
具体地说，如上所述，通过使硅晶片旋转而利用离心力使滴下的光致抗蚀剂152覆盖成膜，在蚀刻为V沟槽型的内部和N-型集电极区域132、P-型集电极区域133及岛状隔离区域134的顶端都覆盖了光致抗蚀剂膜152，但因角部很难覆盖光致抗蚀剂膜152，所以即使覆盖也比其他部分薄。但是，由于在本工序中对角部进行蚀刻，所以光致抗蚀剂膜152的覆盖就变得非常容易了，因而形成了在N-型集电极区域132、P-型集电极区域133及岛状隔离区域134等的角部使光致抗蚀剂膜152的覆盖具有一定精度的结构。
然后，如图22所示，在整个表面上例如淀积膜厚400～500的氧化硅膜135，进一步在该氧化膜135的整个表面上淀积氮化硅膜136。接着，为了在N-型集电极区域132的表面上形成N+型埋入层138而在整个表面上淀积光致抗蚀剂(图中未示出)，利用众所周知的光刻技术，保留P-型集电极区域133及岛状隔离区域134上的氮化硅膜136，而将其他的氮化硅膜136及光致抗蚀剂137除去。
接着，如图23所示，为了将形成了图案的氮化硅膜136作为选择掩模而在N-型集电极区域132的周围形成N+型埋入层138，以40keV的加速电压、3.0×1015/cm2的导入量进行例如砷(As)的离子注入。并且，在将光致抗蚀剂137除去后，通过使进行离子注入后的砷(As)扩散，在N-型集电极区域132的周围形成N+型埋入层138。这时，将氮化硅膜136作为耐氧化掩模膜，同时还有选择地使氧化硅膜氧化，从而形成厚度约为0.3～0.4μm的LOCOS氧化膜139。在这之后，将用作掩模的氮化硅膜136全部除去。
然后，如图24所示，为了在P-型集电极区域133的周围形成P+型埋入层140，以40keV的加速电压、3.0×1015/cm2的导入量进行例如硼(B)的离子注入。这时，由于LOCOS氧化膜139起着掩模的作用，所以不会对N-型集电极区域132进行硼(B)的离子注入。
接着，在下一步通过使进行离子注入后的硼(B)扩散，在P-型集电极区域133的周围形成P+型埋入层140。这时，由于在P-型集电极区域133上不需要形成LOCOS氧化膜，所以如图所示在LOCOS氧化膜139与氧化膜141之间保持着有台阶高差的形状。这里，虽然N+型埋入层138与P+型埋入层140在岛状隔离区域134上连接，但由于在岛状隔离区域134上不形成任何半导体元件而且在NPN晶体管121和PNP晶体管122之间进行了介质隔离，所以不存在任何问题。
然后，如图25所示，在氧化硅膜139、141上，在1240℃左右的高温中进行约1小时的CVD淀积而形成约为150μm的多晶硅142。在这之后，多晶硅142，通过研磨而平坦化，其膜厚薄的部位也在30μm左右，然后单独准备一个覆盖了氧化膜143的晶片，将其作为支承基板144并与多晶硅142的表面粘合，通过在1100℃～1200℃下进行2小时左右的热处理而将支承基板144可靠地粘合。这里，支承基板144，只要是能耐受随后工序中的研磨工序的材料即可，特别是，不是导电性的材料亦可。
下一步，如图26所示，将表里翻过来使单晶硅基板123成为表面而使支承基板144为底面。然后，将580μm左右的硅基板123一直研磨到使N-型集电极区域132及P-型集电极区域133从硅基板123的表面露出为止。这时，N-型集电极区域132、P-型集电极区域133及岛状隔离区域134，具有通过多晶硅142实现了介质隔离的结构。此外，通过本工序将N-型集电极区域132及P-型集电极区域133形成为大约60～80μm的膜厚。
然后，如图27所示，在N-型集电极区域132内将P型扩散区域145形成为基极区域，并在P-型集电极区域133内通过离子注入而将N+型阱区146形成为基极区域。
接着，如图28所示，通过对N-型集电极区域132及P-型集电极区域133的表面进行热氧化而形成氧化膜，对氧化膜进行光刻并作为选择掩模。然后，对N-型集电极区域132进行将N+型扩散区域147形成为集电极导出区域的砷(As)及将P+型扩散区域148形成为集电极导出区域的硼(B)的离子注入并使其扩散。与此同时，在P型扩散区域145内将N+型扩散区域149形成为发射极区域，从而形成NPN晶体管121。另外，在N+型阱区146内将P+型扩散区域150形成为发射极区域，从而形成PNP晶体管122。
在本工序中，N+型埋入层138及P+型埋入层140，沿着V沟槽型蚀刻的斜度形成到表面，所以N+型集电极导出区域147及P+型集电极导出区域148，可以在短的扩散时间内与N+型埋入层138及P+型埋入层140连结。此外，即使N+型集电极导出区域147及P+型集电极导出区域148的掩模有偏差，但由于N+型埋入层138及P+型埋入层140沿着V沟槽型蚀刻的斜度形成到表面，所以也仍能通过调整扩散时间而很容易地将两者连结。按照这种方式，可以构成N+型集电极导出区域147及P+型集电极导出区域148与N+型埋入层138及P+型埋入层140连结从而使集电极电阻减低的结构。
在这之后，在整个表面上淀积氧化膜，并从在电极形成部设有开口的氧化膜上淀积铝而形成电极151。由此。即可形成如图15所示的半导体集成电路装置的结构。
在如上所述的实施形态中，说明了外延层为4层的层叠结构，但即使根据使用目的改变所层叠的外延层的层数，也仍可以取得与上述第2实施形态的半导体集成电路装置相同的效果。
本发明的效果
按照本发明，在半导体集成电路装置中，通过在低浓度层的集电极区域的周围形成高浓度的埋入层并与高浓度集电极区域连结，可以形成高浓度层区域并使集电极电阻减低，并能增加集电极区域的膜厚，从而可以实现能够耐高压的半导体集成电路装置。具体地说，为了使集电极-发射极间耐压Vceo达到250V以上，集电极区域的膜厚必须在大约60μm以上，因而可以形成在采用沟道的制造方法中不可能形成的高耐压元件。
另外，按照本发明的半导体集成电路装置的制造方法，在形成集电极区域的工序中，通过将多层层叠而形成外延层，所以，可以增加集电极区域的膜厚。从而可以实现能够耐高压的半导体集成电路装置的制造方法。
另外，按照本发明的半导体集成电路装置的制造方法，在对集电极区域进行蚀刻的工序中，通过按V沟槽型进行蚀刻，可以从面的方位蚀刻到深部，并能通过多晶硅进行可靠的介质隔离，从而可以实现能够减低晶体管的相互影响的半导体集成电路装置的制造方法。
另外，按照本发明的半导体集成电路装置的制造方法，在对集电极区域进行蚀刻的工序中，通过按V沟槽型进行蚀刻，可以使集电极区域的侧面具有一定的斜度，因而可以在集电极区域的周围一次形成高浓度的埋入层，从而可以实现具有大批量生产性的半导体集成电路装置的制造方法。
另外，按照本发明的半导体集成电路装置的制造方法，在形成互补型晶体管的集电极导出区域的工序中，通过按V沟槽型进行蚀刻，将高浓度的埋入层形成为具有一定的斜度，所以，可以使集电极导出区域几乎不用扩散即可与该高浓度的埋入层连结，此外，还可以与发射极区域在同一工序中形成，因而可以实现具有大批量生产性的半导体集成电路装置的制造方法。
另外，按照本发明的半导体集成电路装置的制造方法，在形成高浓度的埋入层的工序中，通过采用自调准技术，可以使光致抗蚀剂工序省掉一个工序，因而可以实现具有大批量生产性的半导体集成电路装置的制造方法。
另外，按照本发明的半导体集成电路装置的制造方法，通过对N-型和P-型集电极区域及岛状隔离区域等的角部进行硅蚀刻而将角部除去，在光刻技术的覆盖光致抗蚀剂膜的工序中，能以良好的精度很容易地覆盖角部的光致抗蚀剂膜，因而可以实现具有大批量生产性的半导体集成电路装置的制造方法。

Claims (12)

1.一种半导体集成电路装置，其特征在于：备有支承基板、设在上述支承基板上的多晶半导体层、由上述多晶半导体层隔离的利用由一种导电型的低浓度杂质扩散层构成的埋入层形成的第1岛状区域、利用由相反导电型的低浓度杂质扩散层构成的埋入层形成的第2岛状区域、在上述第1岛状区域的与上述多晶半导体层邻接的周围形成的由一种导电型的高浓度杂质扩散层构成的第1埋入层、在上述第2岛状区域的与上述多晶半导体层邻接的周围形成的由相反导电型的高浓度杂质扩散层构成的第2埋入层、在上述第1岛状区域及第2岛状区域上形成的导电型式不同的晶体管，将上述多晶半导体层和上述第1及第2岛状区域的表面形成为实质上平坦的表面。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：上述第1及第2岛状区域，由多层的外延层形成。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：上述第1及第2岛状区域的膜厚，为5μm～100μm。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：在上述第1岛状区域上形成的上述一种导电型的晶体管是NPN晶体管，而在上述第2岛状区域上形成的上述相反导电型的晶体管是纵型PNP晶体管。
5.一种半导体集成电路装置的制造方法，其特征在于：具有准备一种导电型的半导体基板的工序、在上述基板上形成多层的相反导电型的外延层并使在上述基板和上述外延层上形成的一种导电型及相反导电型的埋入层通过扩散而连接从而形成第1及第2岛状区域的工序、将上述第1及第2岛状区域的两端部按V沟槽型进行蚀刻的工序、对上述第1及第2岛状区域的表面进行离子注入并在上述第1岛状区域上形成由一种导电型的高浓度杂质扩散层构成的第1埋入层而在上述第2岛状区域上形成由相反导电型的高浓度杂质扩散层构成的第2埋入层的工序、在上述第1埋入层的表面上形成LOCOS氧化膜而在上述第2埋入层的表面上形成氧化膜并在该LOCOS氧化膜和该氧化膜上形成多晶半导体层的工序、准备覆盖了氧化膜的支承基板并将支承基板隔着该氧化膜与上述多晶半导体层粘合的工序、将上述支承基板作为底面并将上述半导体基板研磨到使上述第1及第2岛状区域露出的工序。
6.根据权利要求5所述的半导体集成电路装置的制造方法，其特征在于：将上述第1及第2岛状区域的两端部按V沟槽型进行蚀刻的工序，在上述第1岛状区域和上述第2岛状区域之间形成岛状隔离区域。
7.根据权利要求5所述的半导体集成电路装置的制造方法，其特征在于：上述半导体基板，由电阻率为50Ω·cm以上的基板构成。
8.根据权利要求5所述的半导体集成电路装置的制造方法，其特征在于：在上述第1岛状区域上形成NPN晶体管，在上述第2岛状区域上形成纵型PNP晶体管。
9.一种半导体集成电路装置的制造方法，其特征在于：具有准备一种导电型的半导体基板的工序、在上述基板上形成多层的相反导电型的外延层并使在上述基板和上述外延层上形成的一种导电型及相反导电型的埋入层通过扩散而连接从而形成第1及第2岛状区域的工序、将上述第1及第2岛状区域的两端部按V沟槽型进行蚀刻并在上述第1岛状区域与上述第2岛状区域之间形成岛状隔离区域的工序、在上述第1岛状区域、上述第2岛状区域及上述隔离区域上均匀地形成氧化膜的工序、在上述第1岛状区域、上述第2岛状区域及上述隔离区域上均匀地形成耐酸掩模层的工序、有选择地只保留上述第2岛状区域及上述岛状隔离区域上的上述耐酸掩模层并将上述耐酸掩模层作为掩模而从上述第1岛状区域上的上述氧化膜上进行一种导电型的高浓度杂质的离子注入的工序、在使上述一种导电型的高浓度杂质扩散的同时进行选择氧化从而形成LOCOS氧化膜的工序、将上述第2岛状区域上的上述耐酸掩模层除去并将上述LOCOS氧化膜作为上述第1岛状区域上的掩模而从上述第2岛状区域上的上述氧化膜上进行相反导电型的高浓度杂质的离子注入的工序、使上述相反导电型的高浓度杂质扩散的工序。
10.一种半导体集成电路装置的制造方法，其特征在于：具有准备一种导电型的半导体基板的工序、在上述基板上形成多层的相反导电型的外延层并使在上述基板和上述外延层上形成的一种导电型及相反导电型的埋入层通过扩散而连接从而形成第1及第2岛状区域的工序、将上述第1及第2岛状区域的两端部按V沟槽型进行蚀刻的工序、将上述第1及第2岛状区域的角部除去的工序、对上述第1及第2岛状区域的表面进行离子注入并在上述第1岛状区域上形成由一种导电型的高浓度杂质扩散层构成的第1埋入层而在上述第2岛状区域上形成由相反导电型的高浓度杂质扩散层构成的第2埋入层的工序、在上述第1和第2埋入层的表面上形成LOCOS氧化膜并在该LOCOS氧化膜上形成多晶半导体层的工序、在上述多晶半导体层上形成氧化膜并隔着该氧化膜粘合支承基板的工序、将上述支承基板作为底面并将上述半导体基板研磨到使上述第1及第2岛状区域露出的工序。
11.根据权利要求10所述的半导体集成电路装置的制造方法，其特征在于：将上述第1及第2岛状区域的角部除去的工序的进行方式是，在上述第1及第2岛状区域的角部以外覆盖光致抗蚀剂膜，并将上述光致抗蚀剂用作掩模而进行蚀刻。
12.根据权利要求10所述的半导体集成电路装置的制造方法，其特征在于：在上述第1岛状区域形成NPN晶体管，在上述第2岛状区域形成纵型PNP晶体管。
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