CN102339851A

CN102339851A - 具有沟槽底部多晶硅结构的功率半导体及其制造方法

Info

Publication number: CN102339851A
Application number: CN 201010230893
Authority: CN
Inventors: 涂高维
Original assignee: KEXUAN MICROELECTRONIC CO Ltd
Current assignee: Shuaiqun Microelectronic Co., Ltd.
Priority date: 2010-07-15
Filing date: 2010-07-15
Publication date: 2012-02-01
Anticipated expiration: 2030-07-15
Also published as: CN102339851B

Abstract

一种具有沟槽底部多晶硅结构的功率半导体及其制造方法，所述功率半导体包括一第一导电型的基材、一沟槽、一重掺杂多晶硅结构、一栅极多晶硅结构与一栅极介电层；其中，沟槽形成于基材内；重掺杂多晶硅结构位于沟槽的一下部份，并且，重掺杂多晶硅结构的至少一侧边直接接触基材；栅极多晶硅结构位于沟槽的一上部份；栅极介电层位于栅极多晶硅结构与重掺杂多晶硅结构之间；重掺杂多晶硅结构的掺杂向外扩散以形成一重掺杂区。

Description

具有沟槽底部多晶硅结构的功率半导体及其制造方法

技术领域

本发明涉及一种功率半导体及其制作方法，尤其是一种在沟槽底部具有重掺杂多晶硅结构的功率半导体及其制作方法。

背景技术

相较于传统的平面式功率半导体，其导通电流是沿着平行基材表面的走向流动，沟渠式功率半导体则是将栅极设置于沟槽内，以改变栅极通道的位置，使得导通电流沿着垂直于基材的方向流动。因而可以缩小元件尺寸，提高元件的积集度(integration)。常见的功率半导体包括金氧半导体场效应晶体管(MOSFET)、绝缘闸二极晶体管(IGBT)等。

功率半导体在运作过程中主要的能量损耗，包括来自于导通电阻的导通损失，以及来自于栅极电荷的切换损失。伴随着操作频率的提高，切换损失的重要性也更形增加。就功率半导体的结构特征来看，通过降低其输入电容(Ciss)与反馈电容(Crss)等，有助于改善切换速度，降低切换损失。不过，为了改善其输入电容(Ciss)与反馈电容(Crss)，往往会增加制程的复杂度，而造成制作成本的提高。

于是，寻找一个简单的制作方法，可直接搭配既有的功率半导体制程，以降低功率半导体的输入电容与反馈电容，是本技术领域一个重要的课题。

发明内容

本发明的主要目的在于降低功率半导体的输入电容与反馈电容，以减少高频应用下的切换损失。

本发明提供一种功率半导体。此功率半导体包括一第一导电型的基材、一沟槽、一重掺杂多晶硅结构、一栅极多晶硅结构与一栅极介电层。其中，沟槽形成于基材内。重掺杂多晶硅结构位于沟槽的一下部份，并且，重掺杂多晶硅结构的至少一侧边直接接触基材。栅极多晶硅结构位于沟槽的一上部份。栅极介电层位于栅极多晶硅结构与重掺杂多晶硅结构之间。重掺杂多晶硅结构内的掺杂通过重掺杂多晶硅结构的侧边向外扩散以形成一重掺杂区。

也就是说，本发明提供一种功率半导体，，包括：一第一导电型的基材、一沟槽、一重掺杂多晶硅结构、一导电结构、一栅极介电层和一第二导电型的本体。其中，所述沟槽形成于该基材内；所述重掺杂多晶硅结构，位于该沟槽的一下部份，并且，该重掺杂多晶硅结构的至少一侧边是直接接触该基材；所述导电结构位于该沟槽的一上部份；所述栅极介电层位于该导电结构与该重掺杂多晶硅结构之间；所述第二导电型的本体，位于该基材内；该重掺杂多晶硅结构内的掺杂是至少通过该重掺杂多晶硅结构的该侧边向外扩散以形成一重掺杂区。

依据此功率半导体，本发明并提供一种功率半导体的制造方法。首先，提供一第一导电型的基材。随后，形成一沟槽于基材内。然后，形成一重掺杂多晶硅结构于沟槽的一下部份内。此重掺杂多晶硅结构的至少一侧边直接接触基材。接下来，形成一栅极介电层至少覆盖重掺杂多晶硅结构的一上表面。然后，形成一栅极多晶硅结构于沟槽的一上部份内。在形成重掺杂多晶硅结构之后，更包括施以一热扩散制程，使重掺杂多晶硅结构内的掺杂向外扩散以形成一重掺杂区至少环绕重掺杂多晶硅结构的侧边。

关于本发明的优点与精神可以借助于以下的发明详述及附图得到进一步的了解。

附图说明

图1A至图1G为本发明的沟槽式功率半导体的制造方法的第一实施例；

图2为本发明的沟槽式功率半导体的制造方法的第二实施例；

图3A与图3B为本发明的沟槽式功率半导体的制造方法的第三实施例；

图4A至图4C为本发明的沟槽式功率半导体的制造方法的第四实施例；

图5A与图5C为本发明的沟槽式功率半导体的制造方法的第五实施例。

【主要元件附图标记说明】

基板100

磊晶层110

沟槽120

重掺杂多晶硅结构142

底部介电层132

侧壁介电层134

栅极多晶硅结构144

本体150

重掺杂区160

光阻图案175

源极掺杂区170

层间介电层180

接触窗182

重掺杂区185

源极金属层190

硬质罩幕层125

第一介电层236

重掺杂区260

磊晶层310

深沟槽320

介电层3411，3412，3413，3414，3415，3416

重掺杂多晶硅层3421，3422，3423，3424，3425，3426

栅极介电层330

栅极多晶硅结构344

本体350

重掺杂子区3601，3602，3603，3604，3605，3606

重掺杂区360

栅极多晶硅结构445

多晶硅结构444

本体450

源极掺杂区470

层间介电层480

接触窗482

重掺杂区485

具体实施方式

图1A至图1G为本发明的沟槽式功率半导体的制造方法的第一实施例。如图1A所示，首先，提供一N型的基板100，随后，形成一N型磊晶层110于基板100上，以构成一基材。然候，形成一沟槽120于磊晶层110内。

接下来，如图1B所示，全面沉积一具有重掺杂的多晶硅层(如图中虚线部分所示)，然后再以蚀刻方式去除不必要的多晶硅材料，留下位于沟槽120的下部分的一重掺杂多晶硅结构142。基本上，磊晶层110(单晶结构)与多晶硅层(多晶结构)的蚀刻速率存在明显的差异，通过适当调整其掺杂浓度，甚至可以使二者的蚀刻速率的差异达到十倍以上。因此，即使磊晶层110也会曝露在此蚀刻环境中，仍然可以利用前述蚀刻特性，达到选择性蚀刻多晶硅层的目的。

随后，如图1C，形成一底部介电层132覆盖重掺杂多晶硅结构142的上表面。然后，如图1D所示，在沟槽120的裸露侧壁上形成一侧壁介电层134。前述底部介电层132与侧壁介电层134即构成此沟槽式功率半导体结构的栅极介电层。接下来，形成一导电结构，例如一栅极多晶硅结构144，于沟槽120的上部份内。此栅极多晶硅结构144与重掺杂多晶硅结构142通过底部介电层132分隔开来。

本实施例将栅极介电层的制作步骤区分为两个部份，先形成厚度较厚的底部介电层132于重掺杂多晶硅结构142的上表面，然后再形成厚度较薄的侧壁介电层134于沟槽120的侧壁。此厚度较厚的底部介电层132有助于降低栅极漏极间的电容值(Vgd)。

接下来，如图1E所示，以离子植入方式植入P型掺杂于磊晶层110内，然后再施以一热扩散(drive-in)步骤，使植入的P型掺杂扩散，以形成P型本体150于相邻二个沟槽120之间。值得注意的是，此热扩散步骤同时会使重掺杂多晶硅结构142内的掺杂向外扩散，而在重掺杂多晶硅结构142的周围形成一重掺杂区160。在本实施例中，重掺杂多晶硅结构142具有高浓度的N型掺杂，因而在周围形成一N型重掺杂区160。此N型重掺杂区160的存在可以防止P型本体150的范围扩散至沟槽120的底部，因而可以确保晶体管的正常运作。

接下来，如图1F所示，利用一源极光罩(未图示)形成一光阻图案175于P型本体150上方，以定义源极的位置。随后，以离子植入方式植入N型掺杂于P型本体150内，以形成N型源极掺杂区170于沟槽120的侧边。然后，如图1G所示，形成一层间介电层180，例如硼磷硅玻璃(BPSG)层或磷硅玻璃(PSG)层，覆盖栅极多晶硅结构144，同时在P型本体150上方定义出接触窗182的位置。然后，在接触窗182的底部植入P型掺杂，以形成一P型重掺杂区185。最后，沉积一源极金属层190于层间介电层180上，并且填入接触窗182内，以电性连接源极掺杂区170。

如前述，本实施例通过重掺杂多晶硅结构142的制作，可以有效调整P型本体150的轮廓，因而可采用深度较小的沟槽120，而不需顾虑P型本体会覆盖沟槽120底部而导致元件失效。此深度较小的沟槽120有助于降低输入电容Ciss，同时，覆盖于栅极多晶硅结构144底部的底部介电层132有助于降低反馈电容Crss，因此，本实施例可以有效提升切换速率，降低切换损失。

图2为本发明沟槽式功率半导体的制造方法的第二实施例。不同于本发明的第一实施例，本实施例在利用硬质罩幕层125形成沟槽120的步骤后，并不移除此硬质罩幕层125，而是直接进行多晶硅层的沉积与蚀刻步骤。此覆盖于磊晶层110上表面的硬质罩幕层125，有助于防止磊晶层110在蚀刻去除多晶硅材料的步骤中被同时蚀刻去除。

图3A与图3B为本发明沟槽式功率半导体的制造方法的第三实施例。如图1G所示，在本发明的第一实施例中，重掺杂多晶硅结构142的下表面是直接与磊晶层110相接。相较之下，如图3A所示，本实施例在形成重掺杂多晶硅结构142前，先形成一第一介电层236于沟槽120的底部，然后再依序形成重掺杂多晶硅结构142与底部介电层132于沟槽120内。本实施例的后续制程与本发明的第一实施例相类似，在此不予赘述。请参照图3B所示，本实施例所形成的重掺杂区260仅环绕重掺杂多晶硅结构142的侧边，并未延伸包覆沟槽120的底部。虽然如此，此重掺杂区260一样具有防止P型本体150延伸覆盖沟槽120底部的效果。

前述各个实施例利用传统的沟槽式场效晶体管结构说明本发明的技术特征。不过，本发明并不限于此。如图4A至图4C所示，本发明的第四实施例以一高压沟槽式功率半导体(超接面(super junction)结构)说明本发明的技术特征。

如图4A所示，首先，在N型磊晶层310中形成一深沟槽320。随后，如图4B所示，在此深沟槽320内由下而上依序形成一第一介电层3411、一第一重掺杂多晶硅层3421、一第二介电层3412、一第二重掺杂多晶硅层3422等，而构成一介电层3411，3412，…3416与重掺杂多晶硅层3421，3422，...3426交叠的层状结构。图中以六层重掺杂多晶硅层为例，不过，本发明并不限于此。

随后，如图4B所示，在位于最上方的重掺杂多晶硅层3426的上表面形成一栅极介电层330。此栅极介电层330同时覆盖深沟槽320裸露于外的侧壁。接下来，如图4C所示，形成一T型栅极多晶硅结构344于深沟槽320内。此T型栅极多晶硅结构344的垂直部分填入深沟槽320的上部份，其水平部分则是位于磊晶层310上。

接下来，利用T型栅极多晶硅结构344为屏蔽，以离子植入方式植入P型掺杂于磊晶层310内，并施以一热扩散(drive-in)步骤，以形成P型本体350于相邻二个栅极多晶硅结构344之间。此热扩散步骤同时会使各个重掺杂多晶硅层3421，3422，…3426内的掺杂向外扩散，而形成多个重掺杂子区(sub-region)3601，3602，…3606，分别环绕相对应的重掺杂多晶硅层3421，3422，…3426。并且，各个重掺杂子区3601，3602，…3606互相连接。至于本实施例的源极掺杂区与接触窗的制作方式，与本发明第一实施例并无不同，在此不予赘述。

值得注意的是，在本实施例中，重掺杂多晶硅层3421，3422，…3426具有高浓度的P型掺杂，因而在周围形成P型重掺杂子区3601，3602，…3606。在本实施例中，这些P型重掺杂子区3601，3602，…3606互相连接，而构成一完整的P型重掺杂区360。不过，本发明并不限于此，这些P型重掺杂子区3601，3602，…3606亦可以互相分离，只要这些P型重掺杂子区3601，3602，…3606的电位可以受到栅极多晶硅结构344的电位的影响即可。此外，此P型重掺杂区360与P型本体350保持一预设距离。通过此P型井区与P型本体350间所产生的空乏区，可以有效提升晶体管元件的耐压。

图5A至图5C为本发明的功率半导体的制造方法的第五实施例。本实施例亦是以一高压功率半导体结构为例。图5A的制作步骤承接图4B的步骤。如图中所示，在形成栅极介电层330后，形成栅极多晶硅结构445于磊晶层310的上表面。此栅极多晶硅结构445可利用典型的多晶硅微影蚀刻技术制作。随后，直接利用此栅极多晶硅结构445为屏蔽，以离子植入方式植入P型掺杂于磊晶层310内，以形成P型本体450环绕沟槽320的上部份的周围。然后，依然是利用栅极多晶硅结构445为屏蔽，不过，改为植入N型掺杂于磊晶层310内，以形成N型源极掺杂区470与P型本体450内。

接下来，如图5B所示，形成一层间介电层480覆盖栅极多晶硅结构445，同时在P型本体450的上方定义出接触窗482的位置。如图中所示，此接触窗482大致对准沟槽320，并且，接触窗的宽度大于沟槽320的宽度。然后，在沟槽320的上部分内填入一多晶硅结构444。接下来，如图5C所示，通过接触窗482向下蚀刻磊晶层310，使位于N型源极掺杂区470下方的P型本体450裸露出来。随后，植入P型掺杂于接触窗482的底部，以形成一P型重掺杂区485。最后，沉积一源极金属层490于层间介电层480上，并且通过接触窗485电性连接源极掺杂区470与多晶硅结构444。

在第四实施例中，栅极多晶硅结构344位于沟槽320内，并且，栅极多晶硅结构344对准由多个重掺杂多晶硅层3421，3422，…3426所构成的重掺杂多晶硅结构。相较之下，本实施例的栅极多晶硅结构445则是形成于磊晶层310的上表面，并且，本实施例的重掺杂多晶硅结构对准P型本体450，形成于重掺杂多晶硅结构周围的P型井区460连接P型本体450。本实施例通过在相邻二个P型井区460间所产生的空乏区，以提升晶体管元件的耐压。

但是以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，凡依本发明权利要求范围及发明说明内容所作的简单的等效变化与修改，皆仍属本发明权利要求涵盖的范围内。另外本发明的任一实施例或权利要求不须达到本发明所揭示的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利要求保护范围。

Claims

1.一种功率半导体，其特征在于，包括：

一第一导电型的基材；

一沟槽，形成于该基材内；

一重掺杂多晶硅结构，位于该沟槽的一下部份，并且，该重掺杂多晶硅结构的至少一侧边是直接接触该基材；

一导电结构，位于该沟槽的一上部份；

一栅极介电层，位于该导电结构与该重掺杂多晶硅结构之间；以及

一第二导电型的本体，位于该基材内；

其中，该重掺杂多晶硅结构内的掺杂是至少通过该重掺杂多晶硅结构的该侧边向外扩散以形成一重掺杂区。

2.如权利要求1所述的功率半导体，其特征在于，更包括一介电层，该介电层位于该沟槽的一底面，该重掺杂多晶硅结构是位于该介电层上方。

3.如权利要求1所述的功率半导体，其特征在于，该重掺杂多晶硅结构为该第一导电型。

4.如权利要求1所述的功率半导体，其特征在于，该重掺杂多晶硅结构为该第二导电型。

5.如权利要求4所述的功率半导体，其特征在于，该重掺杂区是连接该本体。

6.如权利要求1所述的功率半导体，其特征在于，该重掺杂多晶硅结构是由多个重掺杂多晶硅层堆栈而成，并且，该些重掺杂多晶硅层是通过至少一介电层区分隔开来。

7.如权利要求6所述的功率半导体，其特征在于，该重掺杂区是由多个重掺杂子区所构成，各该重掺杂子区分别对应于该些重掺杂多晶硅层，并且，至少部分该些重掺杂子区是互相连接。

8.如权利要求1所述的功率半导体，其特征在于，该导电结构是一栅极多晶硅结构。

9.如权利要求1所述的功率半导体，其特征在于，该导电结构是电性连接至一源极。

10.一种功率半导体的制造方法，其特征在于，包括：

提供一第一导电型的基材；

形成一沟槽于该基材内；

形成一重掺杂多晶硅结构于该沟槽的一下部份内，该重掺杂多晶硅结构的至少一侧边是直接接触该基材；

形成一栅极介电层至少覆盖该重掺杂多晶硅结构的一上表面；

形成一导电结构于该沟槽的一上部份；以及

施以一热扩散制程，使该重掺杂多晶硅结构的掺杂向外扩散以形成一重掺杂区至少环绕该重掺杂多晶硅结构的该侧边。

11.如权利要求10所述的功率半导体的制造方法，其特征在于，在形成该重掺杂多晶硅结构的步骤前，更包括形成一介电层于该沟槽的一底面。

12.如权利要求10所述的功率半导体的制造方法，其特征在于，该热扩散制程同时用以形成一第二导电型的本体。

13.如权利要求10所述的功率半导体的制造方法，其特征在于，该重掺杂多晶硅结构为该第一导电型。

14.如权利要求10所述的功率半导体的制造方法，其特征在于，该重掺杂多晶硅结构为一第二导电型。

15.如权利要求14所述的功率半导体的制造方法，其特征在于，形成该重掺杂多晶硅结构的步骤包括：

形成一第一重掺杂多晶硅层于该沟槽内；

形成一第一介电层覆盖该第一重掺杂多晶硅层；以及

形成一第二重掺杂多晶硅层于该第一介电层上方。

16.如权利要求10所述的功率半导体的制造方法，其特征在于，该导电结构是一栅极多晶硅结构。

17.如权利要求10所述的功率半导体的制造方法，其特征在于，更包括，沉积一源极金属层电性连接该导电结构。