CN102376554B - 沟槽式功率半导体制造方法 - Google Patents

Abstract

本发明提供一种沟槽式功率半导体制造方法。首先提供一基片，该基片内定义有一漏极区。随后，形成一闸极沟槽在基片内。接下来，形成一介电层覆盖闸极沟槽的内面。然后，形成一间隙壁在闸极沟槽内。此间隙壁覆盖位于闸极沟槽的侧壁的介电层。随后，形成一插塞结构在闸极沟槽的底部，此插塞结构位于间隙壁所定义出的空间内。然后，利用介电层与插塞结构为掩模，去除多余的间隙壁。接下来，再利用蚀刻后的间隙壁为掩模，去除多余的介电层，使闸极沟槽的上部份的内面裸露在外。然后，保留蚀刻后的间隙壁，直接形成一闸极介电层覆盖闸极沟槽的上部份的内面。接下来，形成一闸极多晶硅结构在闸极沟槽的上部份内。

Description

沟槽式功率半导体制造方法

技术领域

本发明涉及一种沟槽式功率半导体制造方法，尤其涉及一种低闸极电荷(gate charge)的沟槽式功率半导体结构的制造方法。

背景技术

相较于传统的平面式功率半导体，其导通电流是沿着平行基片表面的走向流动，沟渠式功率半导体则是将闸极设置在沟槽内，以改变闸极通道的位置，使得导通电流沿着垂直于基片的方向流动。因而可以缩小元件尺寸，提高元件的集成度(integration)。常见的功率半导体包括金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极晶体管(IGBT)等。

功率半导体在运作过程中主要的能量损耗，包括来自于导通电阻的导通损失，以及来自于闸极电荷的切换损失。伴随着操作频率的提高，切换损失的重要性也更形增加。就功率半导体的结构特征来看，透过降低其闸漏极电容(Cgd)，有助于改善切换速度，降低切换损失。

因此，寻找一个功率半导体结构的制造方法，以获致低闸极电荷的功率半导体结构，是本技术领域一个重要的课题。

发明内容

本发明的主要目的在于降低功率半导体的闸漏极电容，以减少高频应用下的切换损失。

本发明提供一种沟槽式功率半导体制造方法。首先，提供一基片。此基片内定义有一漏极区。随后，形成一闸极沟槽在基片内。接下来，形成一介电层覆盖闸极沟槽的内面。然后，形成一间隙壁在闸极沟槽内。此间隙壁覆盖位于闸极沟槽的侧壁的介电层，并且在闸极沟槽的底部定义出一空间。随后，形成一插塞结构在闸极沟槽的底部，此插塞结构位于间隙壁所定义出的空间内。然后，利用介电层与插塞结构为掩模，去除多余的间隙壁。接下来，再利用蚀刻后的间隙壁为掩模，去除多余的介电层，使闸极沟槽的上部份的内面裸露在外。然后，保留蚀刻后的间隙壁，直接形成一闸极介电层覆盖闸极沟槽的上部份的内面。接下来，形成一闸极多晶硅结构在闸极沟槽的上部份内。其中，此插塞结构用于增加闸极多晶硅结构与漏极区的距离，以降低闸漏极电容。

在本发明的一实施例中，前述插塞结构是一介电结构。

在本发明的一实施例中，前述插塞结构是一多晶硅结构。

在本发明的一实施例中，前述插塞结构是由至少一第一介电层与至少一多晶硅层堆迭而成。

本发明的一实施例所提供的制造方法中，形成在闸极沟槽底部的插塞结构可以扩大闸极多晶硅结构与漏极区的距离，以降低此沟槽式功率半导体结构的闸漏极电容(Cgd)。因此，本发明可以有效降低切换损失。

关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解。

附图说明

图1A至图1G示出本发明沟槽式功率半导体的制造方法的第一实施例。

图2A至图2E示出本发明沟槽式功率半导体的制造方法的第二实施例。

图3A至图3E示出本发明沟槽式功率半导体的制造方法的第三实施例。

附图标记：

基片：110；        闸极沟槽：120；

介电层：130；      间隙壁：140；

插塞结构：150；    蚀刻后的间隙壁：140’；

蚀刻后的介电层：130’；      闸极介电层：132；

闸极多晶硅结构：160；        介电层：230；

间隙壁：240；                插塞结构：250；

蚀刻后的介电层：230’；      蚀刻后的间隙壁：240’；

蚀刻后的插塞结构：250’；    插塞结构：350；

第一介电层：352；            多晶硅层：354；

介电层：330；                间隙壁：340；

蚀刻后的介电层：330’；      蚀刻后的间隙壁：340’。

具体实施方式

图1A至图1G示出本发明沟槽式功率半导体制造方法的第一实施例。首先，如图1A所示，提供一基片110。此基片110具有第一导电型掺杂，可作为此功率半导体结构的一漏极区。就一实施例而言，此基片110可以是由一重掺杂的基板与覆盖其上的轻掺杂外延层所构成。随后，形成一闸极沟槽120在此基片110内。接下来，形成一介电层130覆盖闸极沟槽120的内面。此介电层130可以是由氧化硅或氮化硅所构成。

随后，如图1B所示，形成一间隙壁(spacer)140在闸极沟槽120内。此间隙壁140覆盖位于闸极沟槽120侧壁的介电层130，并且在闸极沟槽120的底部定义出一空间，以裸露位于闸极沟槽120底部的介电层130。此间隙壁140的构成材料需与前述介电层130不同，以利后续选择性蚀刻步骤的进行。

随后，如图1C所示，形成一插塞结构150在闸极沟槽120的底部。此插塞结构150是位于间隙壁140所定义出的空间内。在本实施例中，此插塞结构150是一多晶硅结构。然后，如图1D所示，利用介电层130与插塞结构150为掩模，去除裸露在外的多余的间隙壁140。此蚀刻步骤可以采用选择性蚀刻技术，并搭配回蚀工艺(etching back)，使蚀刻后的间隙壁140’的上缘落于插塞结构150的上缘的下方。

接下来，如图1E所示，利用蚀刻后的间隙壁140’为掩模，去除多余的介电层130，使闸极沟槽120的上部份的内面裸露在外。类似前述间隙壁140的蚀刻步骤，此蚀刻步骤也可以采用选择性蚀刻技术，并搭配回蚀工艺(etching back)，使蚀刻后的介电层130’的上缘落于蚀刻后的间隙壁140’的上缘的下方。

然后，如图1F所示，保留蚀刻后的间隙壁140’，直接形成一闸极介电层132覆盖闸极沟槽120的上部份的内面。由于本实施例的插塞结构150是一多晶硅结构，因此，此步骤同时形成闸极介电层132在插塞结构150的裸露表面。接下来，如图1G所示，形成一闸极多晶硅结构160在闸极沟槽120的上部份内，以完成闸极结构的制作。

值得注意的是，在本实施例中，形成在闸极沟槽120底部的插塞结构150有助于增加闸极多晶硅结构160与漏极区的距离，以降低此沟槽式功率半导体结构的闸漏极电容(Cgd)。就一较佳实施例而言，此插塞结构150(由多晶硅材料构成)更可通入源极电位。

其次，经过前述图1D与图1E所示的两道蚀刻步骤后，可发现，插塞结构150、蚀刻后的间隙壁140’与蚀刻后的介电层130’的上缘，是由闸极沟槽120的中央处，朝向闸极沟槽120的两侧逐渐下降。换言之，在本实施例中，闸极多晶硅结构160在闸极沟槽120中央处的深度，小于闸极多晶硅结构160邻接于闸极沟槽120侧壁处的深度。因此，本实施例的制造方法，可以在闸极多晶硅结构160与漏极区维持足够的距离，同时避免通道长度(即本体与闸极多晶硅结构160的重迭面的长度)因为插塞结构150的制作而过度缩短。

图2A至图2E示出本发明沟槽式功率半导体制造方法的第二实施例。如图2A所示，本实施例与本发明第一实施例的主要差异在于，本实施例的插塞结构250是一介电结构。在本实施例中，介电层230与插塞结构250是由氧化硅构成，间隙壁240则是由氮化硅构成。

因此，如图2B所示，利用介电层230与插塞结构250为掩模，即可以选择性蚀刻方式，去除裸露在外的多余的间隙壁240。此外，由于本实施例的介电层230的构成材料与插塞结构250相同，因此，如图2C所示，在蚀刻去除多余的介电层230的步骤中，会留下蚀刻后的介电层230’并同时去除部份插塞结构250，而导致蚀刻后的插塞结构250’的上缘落于蚀刻后的间隙壁240’的上缘的下方。如图2D与图2E所示，本实施例的后续步骤与本发明第一实施例相类似，在此不予以赘述。

图3A至图3E示出本发明沟槽式功率半导体制造方法的第三实施例。如图3A所示，本实施例与本发明第一实施例的主要差异在于，本实施例的插塞结构350是由一第一介电层352与一多晶硅层354堆迭而成。其中，第一介电层352覆盖在多晶硅层354上方。不过，本发明并不限于此。举例来说，此插塞结构350也可以是由二个多晶硅层与夹合其中的一个介电层所构成，或是由其他排列方式所构成。

随后，如图3B所示，利用介电层330与插塞结构350为掩模，去除裸露在外的多余的间隙壁。随后，如第3C图所示，以蚀刻方式去除多余的介电层的步骤中会留下蚀刻后的介电层330’及蚀刻后的间隙壁340’。在本实施例中，介电层330的构成材料与第一介电层352相同，因此，如图3C所示，以蚀刻方式去除多余的介电层的步骤中，会同时去除部份第一介电层352。如图3D与图3E所示，本实施例的后续步骤与本发明第一实施例相类似，在此不予以赘述。

以上所述的，仅为本发明的较佳实施例而已，不能以此限定本发明实施的范围，即全部依本发明权利要求范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。另外本发明的任一实施例或权利要求范围不须达成本发明所揭示的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (6)

1.一种沟槽式功率半导体制造方法，包括： 

提供一基片，该基片内定义有一漏极区；以及 

形成一闸极沟槽在该基片内，其中该沟槽式功率半导体制造方法的特征为包括： 

形成一介电层覆盖该闸极沟槽的内面； 

形成一间隙壁在该闸极沟槽内，该间隙壁覆盖位于该闸极沟槽的侧壁的该介电层； 

形成一插塞结构在该闸极沟槽的底部，该插塞结构位于该间隙壁所定义出的空间内； 

利用该介电层与该插塞结构为掩模，去除多余的该间隙壁，使该间隙壁的上缘落于该插塞结构的上缘的下方； 

利用蚀刻后的该间隙壁为掩模，去除多余的该介电层，使该闸极沟槽的上部份的内面裸露在外，且使该介电层的上缘落于该间隙壁的上缘的下方； 

保留蚀刻后的该间隙壁，直接形成一闸极介电层覆盖该闸极沟槽的该上部分的内面；以及 

形成一闸极多晶硅结构在该闸极沟槽的该上部分内； 

其中，该插塞结构用于增加该闸极多晶硅结构与该漏极区的距离，且该插塞结构是一介电结构、一多晶硅结构或由至少一第一介电层与至少一多晶硅层堆迭而成，当该插塞结构是该多晶硅结构时，该闸极介电层覆盖该多晶硅结构的上表面。 

2.根据权利要求1所述的沟槽式功率半导体制造方法，其中，去除多余的该间隙壁的步骤是以回蚀的方式去除多余的该间隙壁。 

3.根据权利要求1所述的沟槽式功率半导体制造方法，其中，去除多余的该介电层的步骤是以回蚀的方式去除多余的该介电层。 

4.根据权利要求1所述的沟槽式功率半导体制造方法，其中，该介电层 是由氧化硅构成。 

5.根据权利要求1所述的沟槽式功率半导体制造方法，其中，该间隙壁是由氮化硅构成。 

6.根据权利要求1所述的沟槽式功率半导体制造方法，其中，该介电结构是由氧化硅构成。 

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