CN105810732B - 沟槽式功率金氧半场效晶体管与其制作方法 - Google Patents

Abstract

一种沟槽式功率金氧半场效晶体管与其制作方法，沟槽式功率金氧半场效晶体管的栅极包括一上掺杂区、一中间区与一下掺杂区，其中中间区为本质区或淡掺杂区，而在栅极中形成一PIN接面、P⁺/N^‑或N⁺/P^‑接面。本发明的沟槽式功率金氧半场效晶体管与其制作方法，当沟槽式功率金氧半场效晶体管运作时，PIN接面或PN接面所形成的接面电容可和降低栅极/漏极之间的电容串联，而使栅极/漏极之间的等效电容降低。

Description

沟槽式功率金氧半场效晶体管与其制作方法

技术领域

本发明涉及一种功率金氧半场效晶体管及其制作方法，尤其涉及一种沟槽式功率金氧半场效晶体管及其制作方法。

背景技术

功率金氧半场效晶体管(Power Metal Oxide Semiconductor FieldTransistor，Power MOSFET)被广泛地应用于电力装置的切换元件，例如是电源供应器、整流器或低压马达控制器等等。现今的功率金氧半场效晶体管多采取垂直结构的设计，以提升元件密度。而具有沟槽栅极结构的功率式金氧半场效晶体管，不但具有更高的元件密度，也有更低的导通电阻，其优点是可以在耗费低功率的状况下，控制电压进行元件的操作。

功率型金氧半场效晶体管的工作损失可分成切换损失(switching loss)及导通损失(conducting loss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金氧半场效晶体管的切换速度，不利于应用高频电路中。

发明内容

本发明所要解决的技术问题在于，针对现有技术的不足提供一种沟槽式功率金氧半场效晶体管与其制作方法，其借助于一具有PIN接面、P⁺/N^-接面或N⁺/P^-接面的栅极来降低栅极/漏极等效电容。

本发明所要解决的技术问题是通过如下技术方案实现的：

本发明提供一种沟槽式功率金氧半场效晶体管，包括基材、磊晶层及多个沟槽式晶体管单元；磊晶层形成于该基材上方，而多个沟槽式晶体管单元形成于磊晶层中，其中各沟槽式晶体管单元包括一沟槽 栅极结构；沟槽栅极结构包括沟槽与栅极，其中沟槽形成于磊晶层中，而沟槽的内侧壁形成一绝缘层，而栅极形成于沟槽内，其中栅极包括一上掺杂区、一下掺杂区及夹设于上掺杂区与下掺杂区之间的一中间区，其中上掺杂区与下掺杂区具有相反的导电型，且中间区的载子浓度小于上掺杂区与下掺杂区的载子浓度；源极区，位于沟槽栅极结构的侧边，以及基体区位于沟槽栅极结构的侧边并形成于源极区下方。

更好地，该中间区具有一第一边界位于上掺杂区与该中间区之间，且该第一边界位于或低于该基体区下方边缘。

更好地，该上掺杂区与源极区为N型掺杂区，该下掺杂区为P型掺杂区，该中间区为本质区或P型淡掺杂区。

更好地，该上掺杂区与源极区为P型掺杂区，该下掺杂区为N型掺杂区，该中间区为本质区或N型淡掺杂区。

更好地，该上掺杂区的宽度大于该下掺杂区及该中间区的宽度。

更好地，该绝缘层包括一上绝缘层与一下绝缘层，该上绝缘层位于该下绝缘层上方，其中该下绝缘层的厚度大于该上绝缘层的厚度，且该下绝缘层的顶部低于该沟槽式晶体管单元的一基体区下方边缘。

更好地，该绝缘层包括一上绝缘层与一下绝缘层，该上绝缘层用以隔离该上掺杂区与该磊晶层，该下绝缘层用以隔离该下掺杂区与该磊晶层，其中该下绝缘层内夹置有一氮化物层，且该下绝缘层的顶部低于该沟槽式晶体管单元的一基体区的下方边缘。

更好地，该上掺杂区的掺杂浓度由邻近该中间区朝远离该中间区的方向增加。

本发明还提出一种沟槽式功率金氧半场效晶体管的制作方法，包括提供一基材；形成一磊晶层于基材上方；对磊晶层进行一基体掺杂制作过程以形成一第一掺杂区；形成第一掺杂区后，形成多个沟槽栅极结构于磊晶层与第一掺杂区中，各沟槽栅极结构包括一上掺杂区、一下掺杂区与夹设于上掺杂区与下掺杂区之间的一中间区，其中上掺杂区与下掺杂区具有相反的导电型，中间区的载子浓度小于上掺杂区与下掺杂区的载子浓度；以及对第一掺杂区进行一源极掺杂制作过程以形成一源极区与一基体区，其中源极区位于基体区上方。

更好地，该中间区具有一第一边界，位于该上掺杂区与该中间区之间，且该第一边界低于该基体区的下方边缘。

更好地，形成各该沟槽栅极结构的步骤包括：

形成一沟槽于该磊晶层中；

形成一绝缘层于该沟槽的内侧壁；以及

形成一栅极于该沟槽内，其中该栅极包括该上掺杂区、该中间区与该下掺杂区，且该中间区具有一第一边界与该第二边界。

更好地，形成该绝缘层的步骤更包括：

形成一下绝缘层于该沟槽底部，以隔离该磊晶层与该下掺杂区及该中间区；以及

形成一上绝缘层于该下绝缘层上方，以隔离该上掺杂区与该磊晶层，其中该下绝缘层的厚度大于该上绝缘层的厚度，且该下绝缘层的顶部低于该基体区的下方边缘。

更好地，形成该下绝缘层的步骤更包括：

形成一氮化物层于该下绝缘层中，使该下绝缘层夹置该氮化物层。

更好地，该源极区与该上掺杂区为N型掺杂区，该下掺杂区为P型掺杂区，该中间区为本质区或P型淡掺杂区。

更好地，该源极区与该上掺杂区为P型掺杂区，该下掺杂区为N型掺杂区，该中间区为本质区或N型淡掺杂区。

综上所述，本发明的沟槽式功率金氧半场效晶体管与其制作方法可在栅极中形成PIN接面、P⁺/N^-接面或N⁺/P^-接面。由于PIN接面、P⁺/N^-接面或N⁺/P^-接面在逆向偏压下可产生接面电容(junction capacitance，Cj)，且接面电容可和栅极/漏极之间的寄生电容(Cp)串联，因此可降低栅极/漏极的等效电容值。

为了让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1A为本发明一实施例的沟槽式功率金氧半场效晶体管的局部剖面结构示意图；

图1B为本发明一实施例的沟槽式功率金氧半场效晶体管的局部剖面结构示意图；

图2A为本发明另一实施例的沟槽式功率金氧半场效晶体管的局部剖面结构示意图；

图2B为本发明另一实施例的沟槽式功率金氧半场效晶体管的局部剖面结构示意图；

图3为本发明一实施例的沟槽式功率金氧半场效晶体管制作方法的流程图；

图4A至图4M为本发明一实施例的沟槽式功率金氧半场效晶体管的制作方法中各步骤的局部剖面示意图；

图5A至图5G为本发明一实施例的沟槽式功率金氧半场效晶体管的制作方法中各步骤的局部剖面示意图。

【附体标记说明】

基材 100

沟槽式晶体管单元 101、101’

磊晶层 110

漂移区 120

基体区 130

源极区 140

沟槽栅极结构 150

沟槽 151

绝缘层 154、154’、180

栅极 158

上掺杂区 155

中间区 156

下掺杂区 157

第一边界 102

第二边界 103

上绝缘层 152

下绝缘层 153、153”

第一绝缘层 153a、180a

第二绝缘层 153b、180b

第三绝缘层 153c、180c

第一掺杂区 130’

氧化物层 153’

多晶硅结构 160、160’

第一空间 151a

第二空间 151b

流程步骤 S100～S104

具体实施方式

在下文中，将借助于附图说明本发明的实施例来详细描述本发明，而附图中的相同参考数字可用以表示类似的元件。有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：”上”、”下”、”前”、”后”、”左”、”右”等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本专利。并且，在下列各实施例中，采用相同的附图标记来表示相同或近似的元件。

图1A为本发明一实施例的沟槽式功率金氧半场效晶体管的局部剖面结构示意图。沟槽式功率金氧半场效晶体管包括基材100、磊晶层110及多个沟槽式晶体管单元101(图1A中示出2个)。

基材100具有高浓度的第一型导电性杂质，而形成第一重掺杂区。第一重掺杂区是用来作为沟槽式功率金氧半场效晶体管的漏极(drain)，且可分布于基材100的局部区域或是分布于整个基材100中。在本实施例的第一重掺杂区是分布于整个基材100内，但仅用于举例而非用以限制本发明。前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基材100为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

若沟槽式功率金氧半场效晶体管为N型，基材100掺杂N型导电 性杂质。另一方面，若为P型沟槽式功率金氧半场效晶体管，则基材100掺杂P型导电性杂质。本发明实施例中，是以N型沟槽式功率金氧半场效晶体管为例说明。

磊晶层(epitaxial layer)110形成于基材100上方，并具有低浓度的第一型导电性杂质。也就是说，以NMOS晶体管为例，基材100为高浓度的N型掺杂(N⁺)，而磊晶层110则为低浓度的N型掺杂(N^-)。反之，以PMOS晶体管为例，基材100为高浓度的P型掺杂(P⁺doping)，而磊晶层110则为低浓度的P型掺杂(P^-doping)。

多个沟槽式晶体管单元101形成于磊晶层110中，其中各沟槽式晶体管单元包括漂移区120、基体区(body region)130、源极区(source region)140与沟槽栅极结构150，其中基体区130与源极区140是形成于沟槽栅极结构150侧边的磊晶层110中。

进一步而言，基体区130是借助于在磊晶层110中掺杂第二型导电性杂质而形成，而源极区140则是借助于在基体区130掺杂高浓度的第一型导电性杂质而形成，且源极区140是形成于基体区130的上半部。举例而言，对NMOS晶体管而言，基体区130为P型掺杂(如P型井，P-well)，而源极区140为N型掺杂。此外，基体区130的掺杂浓度小于源极区140的掺杂浓度。

也就是说，借助于在不同区域掺杂不同浓度及不同类型的导电性杂质，磊晶层110可被区分为漂移区120、基体区130及源极区140。基体区130与源极区140是紧邻于沟槽栅极结构150的两侧，漂移区120则靠近基材100。换言之，基体区130与源极区140是形成于磊晶层110的上半部，漂移区120则形成于磊晶层110的下半部。

沟槽栅极结构150包括沟槽151、绝缘层154与门极158。沟槽151形成于磊晶层120中，绝缘层154与栅极158皆形成于沟槽151内，其中绝缘层154位于沟槽151的内侧壁，以隔离栅极158与磊晶层110。

要特别说明的是，本发明实施例的沟槽式晶体管单元101具有深沟槽(deeptrench)结构。也就是说，沟槽151由磊晶层110的表面向下延伸至基体区130以下，也就是延伸至漂移区120中，并且沟槽151的底部较靠近基材100。

前述的深沟槽结构有助于增加沟槽式晶体管单元101的崩溃电压，然而却会增加栅极/漏极的间的寄生电容(Cp)。据此，本发明实施例的栅极158包括一上掺杂区155、一下掺杂区157以及夹设于上掺杂区155与下掺杂区157之间的中间区156，以在栅极158中形成与寄生电容(Cp)串联的接面电容(Cj)，从而降低栅极/漏极的等效电容(Cgd)。

详细而言，上掺杂区155与下掺杂区157分别掺杂不同型的导电性杂质，而具有相反的导电型。在一实施例中，上掺杂区155与下掺杂区157的掺杂浓度至少大于10¹⁹cm^-3。

在本实施例中，中间区156的载子浓度远低于上掺杂区155与下掺杂区157的载子浓度，且可以是本质区(intrinsic region)或淡掺杂区(lightly-doped region)。

当中间区156为本质区(intrinsic region)时，上掺杂区155、中间区156与下掺杂区157在栅极158中形成一PIN接面，在PIN接面会产生空乏区，而形成与寄生电容(Cp)串联的接面电容(junction capacitance，Cj)。由于中间区156为本质区(intrinsic region)时，具有偏高的导通电阻，因此中间区156可被视为一绝缘层。因此，在PIN接面所形成的接面电容偏低。

另外，在未施加偏压时，空乏区的范围大约和中间区156的大小相同，也就是位于中间区156的第一边界102与第二边界103之间。当施加逆向偏压时，位于PIN接面的空乏区的范围会扩大至超过中间区156的第一边界102与第二边界103，而延伸至上掺杂区155与下掺杂区157内。因此，栅极158内所形成的PIN接面的接面电容(Cj)会随着逆向偏压的增加而变得更小。

然而，中间区156于栅极158中的尺寸仍需维持在一定范围之内，以免对沟槽式功率金氧半场效晶体管的电性造成其他不良的影响，其例如是造成源极与漏极之间的导通电阻增加。因此，在一较佳实施例中，中间区156的厚度是介于0.1至1μm之间。

当中间区156是淡掺杂区时，中间区156的掺杂浓度低于10¹⁷cm^-3。在一实施例中，中间区156和上掺杂区155具有相反的导电型， 但与下掺杂区157具有相同的导电型。因此，中间区156与上掺杂区155之间会形成P⁺/N^-接面或是N⁺/P^-接面，且P⁺/N^-接面或是N⁺/P^-接面是位于中间区156的第一边界102。由于在P⁺/N^-接面或是N⁺/P^-接面会形成空乏区，因此在栅极158中也会产生与寄生电容(Cp)串联的接面电容(Cj)，从而降低栅极/漏极的等效电容(Cgd)。

另外，由于上掺杂区155的载子浓度远大于中间区156的载子浓度，因此在P⁺/N^-接面或是N⁺/P^-接面所形成的空乏区大部分仍是位于中间区156内。当施加逆向偏压时，空乏区的范围也会扩大至超过第一边界102，而延伸至上掺杂区155中。因此，栅极158内所形成的P⁺/N^-接面或是N⁺/P^-接面的接面电容(Cj)同样会随着逆向偏压的增加而变得更小。

总体而言，不论是在栅极158中形成P^-/N⁺接面、N⁺/P^-接面或PIN接面，由于中间区156的载子浓度远小于上掺杂区155及下掺杂区157，相较于一般的PN接面而言，在P⁺/N^-接面、N⁺/P^-接面或PIN接面所形成的空乏区具有较大的范围，因而可产生较低的接面电容(Cj)。并且，在施加逆向偏压时，由于空乏区的范围扩增，可进一步使接面电容(Cj)降低。在一些实例中，当PIN接面的接面电容(Cj)小于寄生电容(Cp)时，PIN接面的接面电容(Cj)甚至可几乎抵消寄生电容(Cp)对沟槽式功率金氧半场效晶体管的影响。

在其他实施例中，上掺杂区155的浓度也可以具有梯度变化。详细而言，上掺杂区155的掺杂浓度是由邻近中间区156朝远离中间区156的方向增加。也就是说，在上掺杂区155顶部的掺杂浓度会大于邻近中间区156的掺杂浓度。如此，可扩大中间区156与上掺杂区155之间的空乏区，而得到较低的接面电容(Cj)。

本实施例中，中间区156的第一边界102的位置是低于基体区130的下方边缘。由于第一边界102的位置会影响晶体管的栅极/漏极之间的等效电容(Cgd)，其位置可以依照元件的特性需求设置于所需的位置，举例来说，第一边界102位于基体区130的下方边缘或稍微低于基体区130下方边缘的地方可以降低栅极/漏极之间的等效电容(Cgd)，由此大幅改善栅极电荷(Qgd)并且可降低元件的切换损失。

在另一实施例中，中间区156是和下掺杂区157具有相反的导电型，但和上掺杂区155具有相同的导电型。也就是说，中间区155与下掺杂区157之间会形成P^-/N⁺接面或N^-/P⁺接面，且P^-/N⁺接面或N^-/P⁺接面是位于中间区156的第二边界103。相似地，由于在P^-/N⁺接面或是N^-/P⁺接面也会形成空乏区。本实施例中所形成的空乏区相较于前一实施例来说，虽然较靠近沟槽151的底部，但仍会形成和寄生电容(Cp)串联的接面电容(Cj)，而达到降低等效电容的功效。

请参照图1B为本发明一实施例的沟槽式功率金氧半场效晶体管的局部剖面结构示意图。图1B中，由于深沟槽结构，寄生电容Cp是由第一电容C1、第二电容C2及第三电容C3并联而形成，亦即Cp＝C1+C2+C3。

如前所述，过高的栅极/漏极电容会降低沟槽式金氧半场效晶体管的切换速度。因此，在栅极158中形成和寄生电容(Cp)串联的接面电容Cj，可降低栅极/漏极的等效电容(Cgd)。

详细而言，栅极/漏极等效电容(Cgd)、寄生电容(Cp)及接面电容(Cj)满足下列关系式：Cgd＝(Cp×Cj)/(Cp+Cj)。由于栅极/漏极等效电容(Cgd)会比原本的寄生电容(Cp)更小，因而可使沟槽式金氧半场效晶体管的切换损失降低。

另外，值得注意的是，只要使上掺杂区155、中间区156与下掺杂区157之间所形成的接面电容(Cj)与沟槽栅极结构150底部的寄生电容(Cp)串联，即可降低整体元件的栅极/漏极等效电容(Cgd)。接面电容的大小及位置也会因为掺杂或扩散制作过程的影响而有些微的变化，但皆可达到降低等效电容的功效。

另外，为了在沟槽式晶体管单元处于导通状态(ON)时，可对栅极158施加逆向偏压，以产生更低接面电容(Cj)，上掺杂区155所掺杂的导电性杂质和源极区140相同，而和基体区130与下掺杂区157相反。

以NMOS晶体管为例，源极区140与上掺杂区155皆为N型掺杂，而基体区130与下掺杂区157皆为P型掺杂。也就是说，在这个实施例中，上掺杂区155与源极区140是N型掺杂区，下掺杂区157为P 型掺杂区。中间区156可以是本质区或P型淡掺杂区。当中间区156为P型淡掺杂区时，是在第一边界102形成P^-/N⁺接面。

当对栅极158的上掺杂区155施加正偏压时，基体区130的负电荷会累积至沟槽151侧边而形成源极与漏极之间的载子通道，使沟槽式晶体管单元处于导通状态。此时，在栅极158中的第一边界102则由于逆向偏压而扩大空乏区的宽度，从而可形成更低的接面电容(Cj)。相似地，以PMOS晶体管为例，源极区130与上掺杂区155皆为P型掺杂，而基体区140与下掺杂区157皆为N型掺杂。中间区156可以是本质区或N型淡掺杂区。当中间区156为N型淡掺杂区时，是在第一边界102形成P⁺/N^-接面。

另外，假设以基体区130的下缘为基准面，沟槽151可被大致区分为上半部及下半部。在一实施例中，绝缘层154包括一上绝缘层152与一下绝缘层153，其中上绝缘层152形成于沟槽151上半部的内侧壁面，下绝缘层153是形成于沟槽151下半部的内侧壁面。另外，栅极158的中间区156与下掺杂区157亦形成于沟槽151下半部的空间内，而上掺杂区155则形成于沟槽151上半部的空间内。基体区130及源极区140以上绝缘层152将上掺杂区155隔离，而隔离漂移区120以下绝缘层153中间区156及下掺杂区157。

在一实施例中，下绝缘层153的厚度大于上绝缘层152的厚度，在这种情况下，由图1A视之，上掺杂区155的宽度会大于下掺杂区157以及中间区156的宽度。要特别说明的是，寄生电容Cp是由第一电容C1、第二电容C2及第三电容C3并联而形成，而第一电容C1、第二电容C2及第三电容C3的大小与下绝缘层153的厚度具有反比关系。因此，下绝缘层153的厚度大于上绝缘层152可达到降低寄生电容Cp的效果。绝缘层154例如是二氧化硅，而栅极158例如是复晶硅栅极。

在本实施例中，第一边界102与下绝缘层153的顶部接近于基体区130的下方边缘。在图1A实施例中，下绝缘层153的顶端与第一边界102的位置是略低于基体区130的下方边缘。另外，下绝缘层153的顶部可等高或略低于中间区156的上缘。

请参照图2A及图2B，为本发明另一实施例的沟槽式功率金氧半场效晶体管的局部剖面结构示意图。在本实施例中，栅极158中仍是具有上掺杂区155、中间区156及下掺杂区157，以在栅极158内形成接面电容(Cj)。

和前一实施例不同的是，本实施例的绝缘层154’包括上绝缘层152及下绝缘层153”。下绝缘层153”具有迭层结构，包括第一绝缘层153a、第二绝缘层153b及第三绝缘层153c，其中第二绝缘层153b被夹设于第一绝缘层153a与第三绝缘层153c之间。第一绝缘层153a、第二绝缘层153b及第三绝缘层153c可以是氧化物或氮化物。例如，第一绝缘层153a与第三绝缘层153c为氧化物层，而第二绝缘层153b为氮化物层，可防止下掺杂区157中的杂质扩散至漂移区120，进而避免对沟槽式功率金氧半场效晶体管的运作造成不良的影响。另外，下绝缘层153”的顶部接近基体区130的下方边缘。在图2A及图2B的实施例中，下绝缘层153”的顶部是低于基体区130的下方边缘。

另外，本发明实施例提供沟槽式功率金氧半场效晶体管的制作方法。请参照图3并配合参照图4A至图4M。图3为本发明一实施例的沟槽式功率金氧半场效晶体管制作方法的流程图。图4A至图4M是为本发明一实施例的沟槽式功率金氧半场效晶体管的制作方法中各步骤的局部剖面示意图。

在步骤S100中，提供一基材。接着于步骤S101中，形成一磊晶层(epitaxiallayer)于基材上。请配合参照图4A。图4A中的基材100，并且于基材100上已形成一磊晶层(epitaxial layer)110，其中基材100例如为硅基板(silicon substrate)，其具有高掺杂浓度的第一重掺杂区以作为沟槽式功率金氧半场效晶体管的漏极(drain)，磊晶层110则为低掺杂浓度。

接着，进行步骤S102，对磊晶层110进行一基体掺杂制作过程，以在磊晶层110远离基材100的一侧，形成第一掺杂区130’做为后续基体区130。此外，由图4A中可看出，磊晶层110中的其他区域形成沟槽式功率金氧半场效晶体管的漂移区120。

接着，在步骤S103中，形成多个沟槽栅极结构于磊晶层中，各沟 槽栅极结构包括一上掺杂区、一下掺杂区与夹设于上掺杂区与下掺杂区的间的一中间区，其中上掺杂区与下掺杂区具有相反的导电型，且中间区的载子浓度小于上掺杂区与下掺杂区的载子浓度。在步骤S103中，详细的制作过程流程请参照图4B至图4L。

请先参照图4B，在磊晶层110中形成多个沟槽151。在一实施例中，是利用光罩(图中未示出)定义出栅极的位置，并以干蚀刻或湿蚀刻的方式在磊晶层110内制作出复数个沟槽151。值得注意的是，在本实施例中，在沟槽栅极结构150形成前，先对磊晶层110进行掺杂以形成第一掺杂区130’，此第一掺杂区130’为基体区130的预备区域。

接着，在图4C至图4H中，形成如图1A的下绝缘层153于沟槽151的下半部。详细而言，如图4C所示，先毯覆式地形成一氧化物层153’于磊晶层110上。氧化物层153’可为氧化硅层(SiO₂)，可利用热氧化制作过程来形成。在其他实施例中，也可以利用物理气相沉积或化学气相沉积方式来形成氧化物层153’。氧化物层153’形成于磊晶层110的表面以及沟槽151的侧壁面及底部。

请参照图4D，形成多晶硅结构160于氧化物层153’上，并填入沟槽151中。多晶硅结构160可以是含导电性杂质的多晶硅结构(doped poly-Si)或是未含导电性杂质的多晶硅结构(non-doped poly-Si)。

接着，如图4E所示，回蚀(etch back)去除氧化物层153’表面上所覆盖的多晶硅结构160，以及位于沟槽151上半部的多晶硅结构160，而只留下位于沟槽151下半部的多晶硅结构160’。在图4E中，位于沟槽151下半部的多晶硅结构160的顶端高于第一掺杂区130’的下缘。

请参照图4F，以多晶硅结构160’做为罩幂，进行一蚀刻制作过程，以将覆盖于磊晶层110表面的氧化物层153’以及覆盖于沟槽151上半部的侧壁面的氧化物层153’薄化。要特别说明的是，由于位于沟槽151下半部的多晶硅结构160在前一步骤中没有被移除，所以位于沟槽151下半部的氧化物层153’的厚度并不受到影响。

接着，如图4G所示，将位于沟槽151内的多晶硅结构160’全部 移除。此时，沟槽151上下半部的侧壁面覆盖不同厚度的氧化物层153’，而使沟槽151内部空间可区分为较大的第一空间151a及较小的第二空间151b，其中第一空间151a位于第二空间151b上方，且第一空间151a与第二空间151b相连通。此步骤可利用选择性蚀刻方式，在不移除氧化物层153’的情况下，去除沟槽151内的多晶硅结构160’。

请参照图4H，移除已薄化的氧化物层153’。也就是说，完全去除覆盖于磊晶层110表面以及位于沟槽151上半部的氧化物层153’。进行此步骤时，位于沟槽151下半部的氧化物层153’也会被部分的移除，而形成下绝缘层153。由于沟槽151下半部的氧化物层153’厚度较厚，因此当移除沟槽151上半部的氧化物层153’时，并不会完全将沟槽151下半部的氧化物层153’移除。

据此，在此步骤中，沟槽151下半部的氧化物层即为图1A中的下绝缘层153，并且下绝缘层153的顶端低于第一掺杂区130的下方边缘。

请参照图4I，形成上绝缘层152于下绝缘层153上。也就是说，上绝缘层152覆盖沟槽151上半部的侧壁面，并形成于磊晶层110的表面。形成上绝缘层152的制作过程，和图4C中用来形成氧化物层153’的制作过程可以是相同的制作过程，例如沉积上绝缘层152与沉积氧化物层153’可以皆利用热氧化制作过程。

但在其他实施例中，形成上绝缘层152的制作过程，和图4C中用来形成氧化物层153’的制作过程也可以不同。在本发明实施例中，上绝缘层152与氧化物层153’具有不同的厚度，而上绝缘层152的厚度比氧化物层153’的厚度薄。在成上绝缘层152的制作之后，上绝缘层152与下绝缘层153共同形成如图1A所示的绝缘层154。

请参照图4J至图4L，形成如图1A的栅极158于沟渠151中，其中栅极158包括上掺杂区155、中间区156与下掺杂区157。中间区156夹设于上掺杂区155与下掺杂区157之间，以在沟槽151内形成接面电容(Cj)。在本实施例中，栅极158的材料为多晶硅。

在图4J至图4L所示的步骤中，下掺杂区157、中间区156以及上掺杂区155是依序形成于沟槽151内。进一步而言，先在沟槽151内形成多晶硅结构并掺杂第二型导电性杂质，以形成下掺杂区157。此 时，下掺杂区157仅填满部分第二空间151b，如图4J所示。

接着，形成堆栈于下掺杂区157上的本质半导体层，或者是和下掺杂区157具有相同导电型的淡掺杂层，将第二空间151b完全填满，以形成中间区156，如图4K所示。之后，如图4L所示，在沟槽151的第一空间151a内形成多晶硅结构并掺杂第一型导电性杂质，以形成上掺杂区155。

举例而言，当制作NMOS晶体管时，下掺杂区157中掺杂P型导电性杂质，例如：硼、铝或镓等，而上掺杂区155中则掺杂N型导电性杂质，例如：磷或砷等，中间区156则可以是本质区或或P型淡掺杂区。反之，当制作PMOS晶体管时，下掺杂区157中掺杂N型导电性杂质，而上掺杂区155中则掺杂P型导电性杂质，中间区156则可以是本质区或N型淡掺杂区。

在前述实施例中，在对中间区156进行淡掺杂时，是掺杂和下掺杂区157相同的导电性杂质，也就是掺杂第二型导电性杂质，而具有和下掺杂区157相同的导电型。然而，在另一实施例中，在形成栅极158的步骤中，也可以对中间区156掺杂和下掺杂区157相反的导电性杂质，也就是掺杂第一型导电性杂质，而具有和下掺杂区157相反的导电型。

随后，在步骤S104中，对第一掺杂区130’进行一源极掺杂制作过程后，形成源极区140及基体区130，其中源极区140位于基体区130之上，如图4M所示。详细而言，是以离子布植制作过程对第一掺杂区130’进行掺杂后，再进行一热扩散制作过程，以分别形成源极区140与基体区130。

在其中一实施例中，是以在内掺杂化学气相沉积制作过程(in-situ doping CVDprocess)，来分别形成下掺杂区157、中间区156以及上掺杂区155。但在另一实施例中，在形成上掺杂区155与下掺杂区157时，也可以先形成未掺杂的多晶硅结构，再以离子布植制作过程对多晶硅结构进行掺杂，再进行退火制作过程。

也就是说，形成下掺杂区157、中间区156以及上掺杂区155的技术手段以及制作流程顺序可以根据需求，利用任何已知的技术手段 来进行制作，本发明并不限制。

举例而言，在另一实施例中，上掺杂区155的掺杂浓度会有梯度的变化。也就是说，上掺杂区155的掺杂浓度是由邻近中间区156朝远离中间区156的方向增加。因此，形成栅极158的制作过程步骤也可以包括先利用在内掺杂化学气相沉积制作过程，在沟槽151的第二空间151b中形成下掺杂区157。之后，再形成未掺杂的多晶硅结构将沟槽151剩余的空间(包括第一空间151a与部分第二空间151b)填满。随后，对第一掺杂区130’与多晶硅结构进行离子布植制作过程。接着，施以一热扩散制作过程，以形成源极区140及基体区130，并形成上掺杂区155与中间区156。借助于前述制作过程，上掺杂区155的掺杂浓度会有梯度的变化。

请参照图5A至图5G。图5A至图5G为本发明另一实施例的沟槽式功率金氧半场效晶体管的制作方法中各步骤的局部剖面示意图。图5A至图5F是对应图3的步骤S103，而5G对应图3中的步骤S104。另外，在图5A之前的步骤是与图4A及图4B相同，因此不再赘述。本实施例与前一实施例中相同元件以相同的标号表示。

在图5A中，形成多个沟槽151于磊晶层110中。接着，请参照图5B，在磊晶层110中形成多个沟槽151后，将绝缘层180形成于磊晶层110的表面，以及沟槽151的侧壁面及底部。在本实施例中，形成绝缘层180的步骤包括依序形成第一绝缘层180a、第二绝缘层180b及第三绝缘层180c。也就是说，第二绝缘层180b是夹设于第一绝缘层180a与第三绝缘层180c之间。

在一实施例中，第一绝缘层180a与第三绝缘层180c皆为氧化硅层，第二绝缘层180b为氮化物层。形成第一绝缘层180a、第二绝缘层180b及第三绝缘层180c的方式可选择物理气相沉积法或化学气相沉积法。

接着，如图5C所示，以在内掺杂化学气相沉积制作过程将下掺杂区157形成于沟槽151的下半部。和图4J所示的实施例相似，可以先形成多晶硅结构并掺杂第二型导电性杂质，以形成下掺杂区157。

接着，请参照图5D，形成堆栈于下掺杂区157上的本质半导体层 或淡掺杂层，以形成中间区156。在本实施例中，中间区156的第一边界102并未高于第一掺杂区130’的下方边缘。在一实施例中，可以利用在内掺杂化学气相沉积制作过程来形成中间区156。

接着，请参照图5E，以中间区156做为罩幂，部份地移除第二绝缘层180b及第三绝缘层180c。详细而言，位于第一掺杂区130’上方，以及位于沟槽151上半部侧壁面的第二绝缘层180b及第三绝缘层180c会被移除。只有位于沟槽151下半部的绝缘层180会被完整保留。

值得一提的是，沟槽151下半部的绝缘层180即为与图1A中的下绝缘层153的功能相似，但结构不同，而第一绝缘层180a则与为图2A中的上绝缘层152的功能相同，且结构相似。在本实施例中，位于沟槽151下半部的绝缘层180作为下绝缘层使用，绝缘层180内夹置有一氮化物层。也就是说，在先前的步骤中所形成的第二绝缘层180b为氮化物层。且在图5E中，第二绝缘层180b与第三绝缘层180c的顶部略低于第一掺杂区130’的下方边缘。

随后，请参照图5F，在沟槽151的上半部形成上掺杂区155，且中间区156夹设于上掺杂区155与下掺杂区157之间，以在沟槽151内形成接面电容(Cj)。本实施例中，是利用在内掺杂化学气相沉积制作过程来形成上掺杂区155，但本发明并不以此为限。

之后，请参照图5G，对第一掺杂区130’进行一源极掺杂制作过程后，形成源极区140及基体区130，其中源极区140位于基体区130之上。详细而言，是以离子布植制作过程对第一掺杂区130’进行掺杂后，再进行一热扩散制作过程，以分别形成源极区140与基体区130。经由上述实施例的说明，本技术领域具有通常知识者应当可以轻易推知其他实施结构细节，在此不加赘述。

在另一实施例中，在制作上掺杂区时，也可以先形成未掺杂的多晶硅结构之后，再对第一掺杂区130’与未掺杂的多晶硅结构依序进行离子布植与热扩散制作过程，以形成上掺杂区155与源极区140。本实施例的上掺杂区155的掺杂浓度会有梯度的变化。也就是说，借助于上述制作过程步骤，上掺杂区155的掺杂浓度会由邻近中间区156朝远离中间区156的方向增加。

综上所述，本发明实施例的沟槽式功率金氧半场效晶体管与其制作方法，可在栅极中形成和栅极/漏极电容(Cgd)串联的接面电容。由于PIN接面、P^-/N⁺接面或P⁺/N^-接面具有较大的空乏区，可形成较低的接面电容。并且，在施加逆向偏压时，由于空乏区扩大，可使接面电容(Cj)再降低。因此，接面电容(Cj)和寄生电容(Cp)串联后，可有效降低栅极/漏极等效电容(Cgd)。如此，当功率型金氧半场效晶体管运作时，由于栅极/漏极等效电容(Cgd)降低，可增加元件的切换速度。

虽然本发明的实施例已记载如上，然本发明并不受限于上述实施例，本领域普通技术人员，在不脱离本发明所揭露的范围内，当可作些许的更动与调整，因此本发明的保护范围应当以后附的权利要求保护范围所界定为准。

Claims (15)

1.一种沟槽式功率金氧半场效晶体管，其特征在于，该沟槽式功率金氧半场效晶体管包括：

一基材；

一磊晶层，形成于该基材上方；以及

多个沟槽式晶体管单元，形成于该磊晶层中，其中各沟槽式晶体管单元包括一沟槽栅极结构，该沟槽栅极结构包括：

一沟槽，形成于该磊晶层中，该沟槽的内侧壁形成有一绝缘层；以及

一栅极，形成于该沟槽内，其中该栅极包括一上掺杂区、一下掺杂区及夹设于该上掺杂区与该下掺杂区之间的一中间区，其中该上掺杂区与该下掺杂区具有相反的导电型，且该中间区的载子浓度小于该上掺杂区与该下掺杂区的载子浓度；

一源极区，位于该沟槽栅极结构的侧边；以及

一基体区，位于该沟槽栅极结构的侧边并形成于该源极区下方。

2.如权利要求1所述的沟槽式功率金氧半场效晶体管，其特征在于，该中间区具有一第一边界位于上掺杂区与该中间区之间，且该第一边界位于或低于该基体区下方边缘。

3.如权利要求2所述的沟槽式功率金氧半场效晶体管，其特征在于，该上掺杂区与源极区为N型掺杂区，该下掺杂区为P型掺杂区，该中间区为本质区或P型淡掺杂区。

4.如权利要求2所述的沟槽式功率金氧半场效晶体管，其特征在于，该上掺杂区与源极区为P型掺杂区，该下掺杂区为N型掺杂区，该中间区为本质区或N型淡掺杂区。

5.如权利要求1所述的沟槽式功率金氧半场效晶体管，其特征在于，该上掺杂区的宽度大于该下掺杂区及该中间区的宽度。

6.如权利要求1所述的沟槽式功率金氧半场效晶体管，其特征在于，该绝缘层包括一上绝缘层与一下绝缘层，该上绝缘层位于该下绝缘层上方，其中该下绝缘层的厚度大于该上绝缘层的厚度，且该下绝缘层的顶部低于该沟槽式晶体管单元的一基体区下方边缘。

7.如权利要求1所述的沟槽式功率金氧半场效晶体管，其特征在于，该绝缘层包括一上绝缘层与一下绝缘层，该上绝缘层用以隔离该上掺杂区与该磊晶层，该下绝缘层用以隔离该下掺杂区与该磊晶层，其中该下绝缘层内夹置有一氮化物层，且该下绝缘层的顶部低于该沟槽式晶体管单元的一基体区的下方边缘。

8.如权利要求1所述的沟槽式功率金氧半场效晶体管，其特征在于，该上掺杂区的掺杂浓度由邻近该中间区朝远离该中间区的方向增加。

9.一种沟槽式功率金氧半场效晶体管的制作方法，其特征在于，该制作方法包括：

提供一基材；

形成一磊晶层于该基材上方；

对磊晶层进行一基体掺杂制作过程以形成一第一掺杂区；

形成多个沟槽栅极结构于该磊晶层与该第一掺杂区中，各该沟槽栅极结构包括一上掺杂区、一下掺杂区与夹设于该上掺杂区与该下掺杂区之间的一中间区，其中该上掺杂区与该下掺杂区具有相反的导电型，该中间区的载子浓度小于该上掺杂区与该下掺杂区的载子浓度；以及

对该第一掺杂区进行一源极掺杂制作过程以形成一源极区与一基体区，其中该源极区位于该基体区上方。

10.如权利要求9所述的沟槽式功率金氧半场效晶体管的制作方法，其特征在于，该中间区具有一第一边界，位于该上掺杂区与该中间区之间，且该第一边界低于该基体区的下方边缘。

11.如权利要求9所述的沟槽式功率金氧半场效晶体管的制作方法，其特征在于，形成各该沟槽栅极结构的步骤包括：

形成一沟槽于该磊晶层中；

形成一绝缘层于该沟槽的内侧壁；以及

形成一栅极于该沟槽内，其中该栅极包括该上掺杂区、该中间区与该下掺杂区，且该中间区具有一第一边界与一第二边界。

12.如权利要求11所述的沟槽式功率金氧半场效晶体管的制作方法，其特征在于，形成该绝缘层的步骤更包括：

形成一下绝缘层于该沟槽底部，以隔离该磊晶层与该下掺杂区及该中间区；以及

形成一上绝缘层于该下绝缘层上方，以隔离该上掺杂区与该磊晶层，其中该下绝缘层的厚度大于该上绝缘层的厚度，且该下绝缘层的顶部低于该基体区的下方边缘。

13.如权利要求12所述的沟槽式功率金氧半场效晶体管的制作方法，其特征在于，形成该下绝缘层的步骤更包括：

形成一氮化物层于该下绝缘层中，使该下绝缘层夹置该氮化物层。

14.如权利要求9所述的沟槽式功率金氧半场效晶体管的制作方法，其特征在于，该源极区与该上掺杂区为N型掺杂区，该下掺杂区为P型掺杂区，该中间区为本质区或P型淡掺杂区。

15.如权利要求9所述的沟槽式功率金氧半场效晶体管的制作方法，其特征在于，该源极区与该上掺杂区为P型掺杂区，该下掺杂区为N型掺杂区，该中间区为本质区或N型淡掺杂区。