CN104900697A - 半导体装置及其制作方法 - Google Patents

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Abstract

一种半导体装置及其制作方法，该半导体装置包括：一基底；及一外延层，位于基底上方，其中外延层中包括沿一第一方向交替排列的多个第一沟槽和多个第二沟槽；其中各相邻的第一沟槽和第二沟槽间的外延层中包括一第一掺杂区和一第二掺杂区，第一掺杂区与第二掺杂区具有不同的导电型态，且第一掺杂区和第二掺杂区间的界面形成一超级结结构；及一栅极结构，位于外延层上方，其中栅极结构下方的外延层中包括沿一第二方向延伸的通道，其中第一方向与第二方向垂直。相较于现有技术，本发明可增加驱动电流导通截面积，改善驱动电流，降低导通电阻。

Description

半导体装置及其制作方法
技术领域
本发明有关于一种半导体技术，特别是有关于一种具有超级结结构的半导体装置及其制作方法。
背景技术
现有的垂直式扩散金属氧化物半导体场效晶体管(VDMOSFET)主要是由N型外延(Epitaxy)漂移区(Drift region)与其上方P型基体(Base)掺合区形成P-N结，而半导体元件的耐压主要是P-N结来承受。在提高半导体元件的操作电压时，必须降低N型外延漂移区的掺质浓度和提升其厚度。相对的，上述提升P-N结的耐压的方式同时也会增加元件的导通电阻(Ron)，而导通电阻也会受到N型外延漂移区的掺质浓度与厚度的限制。而具有超级结(Super-junction)结构的扩散金属氧化物半导体场效晶体管可以改善元件的导通电阻及承受高崩溃电压。
现有技术是利用离子注入技术来形成由柱型的N型掺杂区及柱型的P型掺杂区所构成的超级结结构的N型掺杂区和P形掺杂区，以达到载流子平衡(Chargebalance)，使元件可承受高电压。然而，此技术的柱型N型掺杂区和柱型P形掺杂区受限于离子注入和之后热扩散所能及的深度，因此电流导通的截面积亦受限。若要提高N型掺杂区和P形掺杂区的总表面积，必须使得元件的尺寸增加。
因此，在此技术领域中，有需要一种具有超级结结构的半导体装置及其制作方法，以克服现有技术的缺点。
发明内容
本发明要解决的技术问题是：提供一种半导体装置及其制作方法，以增加驱动电流导通截面积。
本发明提供一种半导体装置，包括：一基底；及一外延层，位于基底上方，其中外延层中包括沿一第一方向交替排列的多个第一沟槽和多个第二沟槽；其中相邻的第一沟槽和第二沟槽间的外延层中包括一第一掺杂区和一第二掺杂区，第一掺杂区与第二掺杂区具有不同的导电型态，且第一掺杂区和第二掺杂区间的界面形成一超级结结构；及一栅极结构，位于外延层上方，其中栅极结构下方的外延层中包括沿一第二方向延伸的通道，其中第一方向与第二方向垂直。
本发明提供一种半导体装置的制作方法，包括：提供一基底；于基底上方形成一外延层；于外延层中形成沿一第一方向交替排列的多个第一沟槽和多个第二沟槽；及于相邻的第一沟槽和第二沟槽间的外延层中形成一第一掺杂区和一第二掺杂区，第一掺杂区与第二掺杂区具有不同的导电型态，且第一掺杂区和第二掺杂区间的界面形成一超级结结构；于外延层上方形成一栅极结构，其中栅极结构下方的外延层中包括沿一第二方向延伸的通道，其中第一方向与第二方向垂直。
本发明以形成沟槽的方式，再于沟槽中注入形成超级结，其超级结的深度可对应于沟槽的深度，而相较于传统技术有较深的深度，因此可增加驱动电流导通截面积，改善驱动电流，降低导通电阻。
附图说明
图1A～1F显示本发明一实施例的半导体装置的制作方法剖面图；
图2A～2B显示本发明一实施例的半导体装置的制作方法剖面图；
图3显示本发明一实施例具有超级结结构的半导体装置的立体图；
图4A～4D显示本发明另一实施例的半导体装置的制作方法剖面图。
符号说明：
102～半导体基底
104～外延层
106～绝缘层
108～主动区
110～第一沟槽
112～侧壁
114～底面
116～第一绝缘衬垫层
118～掺杂工艺
120～第一掺杂区
122～第三掺杂区
124～第一绝缘材料
126～第二沟槽
128～掺杂工艺
130～第二掺杂区
131～侧壁
132～第二绝缘衬垫层
133～底面
134～超级结结构
136～第二绝缘材料
138～栅极介电层图案
140～栅极层图案
142～栅极结构
143～通道
144～阱区
146～源极区
148～漏极区
150～接线区
具体实施方式
以下详细讨论实施本发明的实施例。可以理解的是，实施例提供许多可应用的发明概念，其可以较广的变化实施。所讨论的特定实施例仅用来说明使用实施例的特定方法，而不用来限定发明的范畴。为让本发明的特征能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下：
图3显示本发明一实施例具有超级结结构的半导体装置的立体图。图1A～1E显示本发明一实施例沿着图3的A-A'剖面线的半导体装置的中间制作步骤的剖面图。
请参照图1A，提供一半导体基底102，具有一第一导电型态。其后，于半导体基底102上形成一绝缘层106。在一些实施例中，绝缘层106可以为氧化硅层、氮化硅层、氮氧化硅层或其他适合的绝缘层。
接着，进行一外延成长工艺，于绝缘层106上形成一外延层104。在一些实施例中，半导体基底102和外延层104具有相同的导电型态。在一实施例中，半导体基底102可为一N型重掺杂(N+)半导体基底102，而外延层104可为一N型轻掺杂(N-)外延层。外延层104可包括一主动区108。
接着，请参考图1B，说明第一沟槽110的形成方式。可进行例如低压化学气相沉积形成一硬掩膜(Hard Mask)(图未显示)，接着进行一图案化工艺，于外延层104的主动区108上形成一掩膜图案(图未显示)，定义出第一沟槽110的形成位置，再进行一非等向性刻蚀工艺，移除未被掩膜图案覆盖的部分外延层104，以于外延层104的主动区108中形成多个沿第一方向(如图3的Y方向)排列的第一沟槽110。在一实施例中，第一沟槽110的底面114可接触绝缘层106，或位于外延层104内。亦即，第一沟槽110的深度可小于或等于外延层104的厚度。第一沟槽110的深度可依据产品的规格和相关的工艺改变，本发明不特别限定沟槽的厚度。
移除上述掩膜图案后，接着，进行例如热氧化(Thermal oxidation)生长法，顺应性的于第一沟槽110的侧壁112和底面114上形成第一绝缘衬垫层116。在一些实施例中，第一绝缘衬垫层116可为氧化衬垫层，其可降低外延层104的应力。
接着，请参考图1C，进行一斜角掺杂工艺118，将具有第一导电型态的一第一掺质沿各第一沟槽110的两个相对侧壁112分别掺杂于外延层104内，以形成多个第一掺杂区120。在一些实施例中，主要由第一沟槽110的宽度和深度决定掺杂工艺118的掺杂角度θ1，例如可介于0至10度(°)之间。另外，在一些实施例中，第一掺质可为包括磷(P)或鉮(As)的N型掺质。
在一些实施例中，在上述掺杂工艺118之后，可进行另一掺杂工艺，将具有第一导电型态的一第一掺质经由第一沟槽110的侧壁112掺杂于外延层104内，形成第三掺杂区122(请参照图3)，以提供后续步骤漏极良好的欧姆接触。在一些实施例中，此掺杂步骤的第一掺质可为包括磷(P)或鉮(As)的N型掺质。
在一些实施例中，进行上述掺杂工艺之后，可进行一热扩散工艺，其工艺温度大约为800℃至1500℃，以使第一掺杂区120和第三掺杂区122中的第一掺质均匀分布。进行热扩散工艺之后的第一掺杂区120的导电型态为N型。
如图1C所示，第一掺杂区120大体上形成于第一沟槽110的两侧侧壁及底部，而第一掺杂区120的深度大于第一沟槽110的深度，因此第一沟槽110的底面114位于第一掺杂区120内。
接着，请参考图1D，可进行例如低压化学气相沉积法的一沉积工艺，或例如旋涂式玻璃法的一涂布工艺，在外延层104顶面上形成一第一绝缘材料124并填入第一沟槽110，以覆盖第一绝缘衬垫层116。然后再进行例如化学机械研磨工艺的一平坦化工艺，移除外延层104的顶面上多余的第一绝缘材料124。在一些实施例中，第一绝缘材料124可包括氧化材料或无掺杂的多晶硅材料，且进行平坦化工艺之后的第一绝缘材料124的顶面与外延层104的顶面大体上对齐。
在一些实施例中，可省略第一绝缘衬垫层116，使填入第一沟槽110中的第一绝缘材料124直接接触第一沟槽110的侧壁112和底面114。例如，第一绝缘材料124可以为氧化硅，且直接填入第一沟槽110中且直接接触第一沟槽110的侧壁112和底面114。
请再参考图1D，接着说明第二沟槽126的形成方式，为了方便说明，在本实施例中只显示一个第二沟槽126。然而，在其他实施例中，第二沟槽126的数量可为两个或两个以上，依元件设计而定。可进行例如低压化学气相沉积形成一硬掩膜(图未显示)，接着进行一图案化工艺，于外延层104的主动区108上形成一掩膜图案(图未显示)，定义出第二沟槽126的形成位置。在本实施例中，第一沟槽110和第二沟槽126沿着第一方向(如图3的Y方向)交替排列，亦即第二沟槽126的两侧分别相邻第一沟槽110。然后，再进行一非等向性刻蚀工艺，移除未被掩膜图案覆盖的部分外延层104，以于外延层104的主动区108中形成第二沟槽126。
在一些实施例中，第二沟槽126的底面可接触绝缘层106，或位于外延层104内。在一些实施例中，第一沟槽110和第二沟槽126可具有相同的宽度和深度，或者依元件特性调整沟槽宽度及深度。在一些实施例中，第一沟槽110和第二沟槽126的深度为约1μm～60μm。
移除上述掩膜图案后，接着，进行例如热氧化生长，顺应性的于第二沟槽126的侧壁131和底面133上形成第二绝缘衬垫层132。在本实施例中，第二绝缘衬垫层132可为氧化衬垫层，其可降低外延层104的应力。
接着，请参考图1E，进行一掺杂工艺128，将具有第二导电型态的一第二掺质沿各第二沟槽126的两个相对侧壁131分别掺杂于外延层104内，以于主动区108中形成相邻第二沟槽126的侧壁131与第一掺杂区120的多个第二掺杂区130。在一些实施例中，主要由第二沟槽126的宽度和深度决定第二掺杂工艺128的掺杂角度θ2，例如可介于0至10度(°)之间。另外，在一些实施例中，而第二掺质可为包括硼(B)的P型掺质。在本实施例中，进行掺杂工艺128之后，可进行一热扩散工艺，其工艺温度大约为800℃至1500℃，以使第二掺杂区130中的第二掺质均匀分布，并使第二掺杂区130的导电型态成为P型。
如图1E所示，第二掺杂区130大体上形成于第二沟槽126的两侧侧壁及底部，而第二掺杂区130的深度大于第二沟槽126的深度，因此第二沟槽126的底面位于第二掺杂区130内。
在一些实施例中，在上述掺杂工艺128之后，可进行另一掺杂工艺，将具有第一导电型态的一第一掺质经由第二沟槽126的侧壁131掺杂于外延层104内，形成第三掺杂区122(请参照图3)，以提供后续步骤漏极良好的欧姆接触。在一些实施例中，第一掺质可为包括磷(P)或鉮(As)的N型掺质。
接着，请参考图1F，可进行例如低压化学气相沉积法的一沉积工艺，或例如旋涂式玻璃法的一涂布工艺，在外延层104顶上形成一第二绝缘材料136并填入第二沟槽126，以覆盖第二绝缘衬垫层132。然后再进行例如化学机械研磨工艺的一平坦化工艺，移除外延层104的顶面上多余的第二绝缘材料136。在一些实施例中，第二绝缘材料136可包括氧化材料或无掺杂的多晶硅材料，且进行平坦化工艺之后的第二绝缘材料136的顶面与外延层104的顶面大体上对齐。经过上述工艺，各第一掺杂区120与一个第二掺杂区130具有相反的导电型态且彼此相邻而在其间形成界面，因而形成本发明一实施例的超级结结构134。在其他实施例中，超级结结构134的第一掺杂区120与第二掺杂区130的导电型态可以互换。
图2A～2B显示本发明一实施例沿着图3的B-B'剖面线的半导体装置的工艺剖面图。以下配合图2A～2B揭示本发明在上述图1F步骤后的工艺。
请参照图2A，全面性的于外延层104上依序形成一栅极介电层(图未显示)和一栅极层(图未显示)。在一些实施例中，可利用例如热氧化法(Thermal oxidation)、化学气相沉积法(Chemical vapor deposition,CVD)或原子层化学气相沉积法(Atomic layerCVD,ALD)等方式形成栅极介电层。可利用例如化学气相沉积法、物理气相沉积法(Physical vapor deposition，PVD)、原子层沉积法、溅镀法、电镀法等薄膜沉积方式形成栅极层。在一些实施例中，栅极介电层可包括例如氧化物(Oxide)、氮化物(Nitride)、氮氧化物(Oxynitride)、碳氧化物(Oxycarbide)或其组合。在一些实施例中，栅极层可为一多晶硅层或一金属层。
然后，可于外延层104的主动区108上覆盖图案化光阻层(图未显示)，以定义出如图2A所示的栅极介电层图案138及栅极层图案140的形成位置，再以图案化光阻层为掩膜，利用非等向性刻蚀方式，移除部分栅极介电层和栅极层，以于主动区108形成由栅极介电层图案138及栅极层图案140构成的一栅极结构142。在一些实施例中，如图3所示，栅极结构142切齐或覆盖部分第一沟槽110与第二沟槽126的一端，并且覆盖和第一沟槽110与第二沟槽126间的外延层104。亦即，栅极结构142沿着第一方向(如图3的Y方向)形成于第一沟槽110与第二沟槽126之间的外延层104上。
接着，请参考图2B，可进行一掺杂工艺，于外延层104的主动区108中形成具有第二导电型态的一阱区144。如图2B所示，阱区144延伸至部分栅极结构142下方。在一些实施例中，阱区144为一P型阱区。阱区144的底部可接触绝缘层106，或阱区144的底部位于绝缘层106的上方。
之后，可进行一源极/漏极掺杂工艺，将具有第一导电型态的一第一掺质掺杂入阱区144和第三掺杂区122中，于阱区144中形成源极区146，且于第三掺杂区122中形成漏极区148，使栅极结构142下方的通道143沿第二方向(如图3的X方向)延伸。在一些实施例中，阱区144内的源极区146的导电型态为N型，且源极区146的掺杂浓度大于阱区144的掺杂浓度。在一实施例中，通道143位于阱区144中。
接着，请再参考图2B，进行一掺杂工艺，于阱区144中形成具有第二导电型态的接线区150。在一些实施例中，接线区150的导电型态为P型。如图2B所示，接线区150与源极区146相邻，且位于阱区144中。
本发明上述实施例的半导体装置的制作方法是以N型VDMOSFET作为实施例。然而在其他实施例中，上述第一导电型态和第二导电型态可以互换，以形成P型VDMOSFET。
根据上述，本发明以形成沟槽的方式，再于沟槽中注入形成超级结，其超级结的深度可对应于沟槽的深度，而相较于传统技术有较深的深度，因此可增加驱动电流导通截面积，改善驱动电流，降低导通电阻。
图4A～4D显示本发明另一实施例沿着图3的A-A'剖面线的半导体装置的中间制作步骤的剖面图。图4A～4D的实施例与图1A～1F的实施例差异为前者于第一沟槽110和第二沟槽126中填入掺杂材料，而后者于第一沟槽110和第二沟槽126中填入绝缘材料。
图4A的结构相似于图1A的结构的部分，在此不重复描述。
请参照图4A，在于外延层104中形成第一沟槽110，以下说明第一沟槽110的形成方式。可进行例如低压化学气相沉积形成一硬掩膜(图未显示)，接着进行一图案化工艺，于外延层104的主动区108上覆盖一掩膜图案(图未显示)，定义出第一沟槽110的形成位置，再进行一非等向性刻蚀工艺，移除未被掩膜图案覆盖的部分外延层104，以于外延层104的主动区108中形成沿着第一方向(如图3的Y方向)的多个第一沟槽110。
请参照图4B，可进行例如外延法或化学气相沉积法，在外延层104的顶面上形成一第一掺杂材料402并填入第一沟槽110。值得注意的是，本实施例未形成绝缘衬垫层，因此，填入沟槽中的第一掺杂材料402直接接触第一沟槽110的侧壁112和底面114。然后再进行例如化学机械研磨工艺的一平坦化工艺，移除外延层104的顶面上多余的第一掺杂材料402。在一些实施例中，第一掺杂材料402为包括第一导电型态第一掺质的外延层或多晶硅层，例如包括磷(P)或鉮(As)的N型掺质，且进行平坦化工艺之后的第一掺杂材料402的顶面与外延层104的顶面大体上对齐。
后续，进行一热扩散工艺，其工艺温度大约为800℃至1500℃，以使第一掺杂材料402中的第一掺质扩散至外延层104中，形成第一掺杂区120。第一掺杂区120的导电型态为N型。
请再参考图4C，接着说明第二沟槽126的形成方式，为了方便说明，在本实施例中只显示一个第二沟槽126。然而，在其他实施例中，第二沟槽126的数量可为两个或两个以上，依元件设计而定。可进行例如低压化学气相沉积(LPCVD)形成一硬掩膜(图未显示)，接着进行一图案化工艺，于外延层104的主动区108上覆盖一掩膜图案(图未显示)，定义出第二沟槽126的形成位置。在一些实施例中，第一沟槽110和第二沟槽126是沿着第一方向(如图3的Y方向)交替排列，亦即第二沟槽126的两侧分别相邻第一沟槽110。然后，再进行一非等向性刻蚀工艺，移除未被掩膜图案覆盖的部分外延层104，以于外延层104的主动区108中形成第二沟槽126。
接着，请参照图4D，可进行例如外延法或化学气相沉积法，在外延层104的顶面上形成一第二掺杂材料404并填入第二沟槽126中。值得注意的是，本实施例未形成绝缘衬垫层，因此，填入第二沟槽126中的第二掺杂材料404直接接触第二沟槽126的侧壁131和底面133。然后再进行例如化学机械研磨工艺的一平坦化工艺，移除外延层104的顶面上多余的第二掺杂材料404。在一些实施例中，第二掺杂材料404为包括第二导电型态的第二掺质(例如包括硼的P型掺质)的外延层或多晶层，且进行平坦化工艺之后的第二掺杂材料404的顶面与外延层104的顶面大体上对齐。
后续，进行一热扩散工艺，其工艺温度大约为800℃至1500℃，以使第二掺杂材料404中的第二掺质扩散至外延层104中，形成第二掺杂区130。
经过上述工艺，各第一掺杂区120与第二掺杂区130彼此相邻且具有相反的导电型态且其间具有界面，因而形成本发明一实施例的超级结结构134。
本实施例具有超级结结构134的半导体装置的形成方法的后续步骤与图2A～2B的实施例类似，在此不重复描述。
本发明上述实施例是描述后栅极工艺(亦即栅极结构在形成超级结结构后制作)，但本发明不限于此，本发明亦可在形成超级结结构前制作栅极结构。
以下配合图1F、图2B和图3描述本发明一实施例具有超级结结构的半导体装置。请参照图1F或4D、图2B和图3，一基底102，其上形成一绝缘层106。一外延层104位于绝缘层106上。沿第一方向(如图3的Y方向)交替排列的第一沟槽110和第二沟槽126位于外延层104中，其中第一沟槽110中和第二沟槽126由部分外延层104所隔开，且位于第一沟槽110和第二沟槽126间的外延层104中包括一第一掺杂区120和一第二掺杂区130，各第一掺杂区120与一个第二掺杂区130具有相反的导电型态且彼此相邻而于其间形成界面，因而形成本发明一实施例的一超级结结构134。在一些实施例中，第一沟槽110和第二沟槽126的侧壁112、131和底面114、133上可顺应性的形成绝缘衬垫层116、132，且第一沟槽110和第二沟槽126中可填入绝缘材料124、136，如图1F所示。在其他实施例中，第一沟槽110和第二沟槽126中可填入掺杂材料，如图4D所示。
一包括栅极层图案140和栅极介电层图案138的栅极结构142位于外延层104上，且覆盖第一沟槽110和第二沟槽126的一端及其中的绝缘材料或掺杂材料。一通道143位于栅极结构142下，且沿一第二方向(如图3的X方向)延伸，其中第一方向大体上与第二方向垂直。一阱区144，邻接栅极结构142的一侧。阱区144中包括一源极区146和一接线区150，其中源极区146邻接栅极结构142的一侧。一第三掺杂区122邻接第一沟槽110和第二沟槽126远离栅极结构142的一端。第三掺杂区122中包括一漏极区148。
在一些实施例中，基底102、第一掺杂区120、第三掺杂区122、源极区146和漏极区148具有第一导电型态，第二掺杂区130、阱区144、接线区150具有第二导电型态。对于N型金属氧化物半导体场效晶体管，第一导电型态为N型，第二导电型态为P型。对于P型金属氧化物半导体场效晶体管，第一导电型态为P型，第二导电型态为N型。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作更动、替代与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (21)

1.一种半导体装置，其特征在于，所述半导体装置包括：
一基底；及
一外延层，位于该基底上方，其中该外延层中包括沿一第一方向交替排列的多个第一沟槽和多个第二沟槽；
其中相邻的第一沟槽和第二沟槽间的该外延层中包括一第一掺杂区和一第二掺杂区，该第一掺杂区与该第二掺杂区具有不同的导电型态，且该第一掺杂区和该第二掺杂区间的界面形成一超级结结构；及
一栅极结构，位于该外延层上方，其中该栅极结构下方的该外延层中包括沿一第二方向延伸的通道，其中该第一方向与该第二方向垂直。
2.如权利要求1所述的半导体装置，其特征在于，所述第一沟槽中填入第一绝缘材料，所述第二沟槽中填入第二绝缘材料。
3.如权利要求2所述的半导体装置，其特征在于，该第一绝缘材料和该第二绝缘材料是氧化物或无掺杂的多晶硅。
4.如权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括多个绝缘衬垫层，对应设置于所述第一沟槽和所述第二沟槽的底面和侧壁上。
5.如权利要求1所述的半导体装置，其特征在于，每一第一沟槽中具有一第一掺杂材料，每一第二沟槽中具有一第二掺杂材料，且该第一掺杂材料和该第二掺杂材料具有不同的导电型态。
6.如权利要求5所述的半导体装置，其特征在于，该第一掺杂材料和该第二掺杂材料是有掺杂的外延层材料或多晶硅层材料。
7.如权利要求1所述的半导体装置，其特征在于，该栅极结构覆盖部分所述第一沟槽和所述第二沟槽的一端。
8.如权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括一阱区，位于该外延层中，且邻近该栅极结构的一侧。
9.如权利要求8所述的半导体装置，其特征在于，所述半导体装置还包括一源极区，位于该阱区中。
10.如权利要求9所述的半导体装置，其特征在于，所述半导体装置还包括一接线区位于该阱区中，且邻接该源极区。
11.如权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括一绝缘层，设置于该外延层和该基底间。
12.如权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括一第三掺杂区，位于该外延层中，且邻近所述第一沟槽和所述第二沟槽的一端。
13.如权利要求12所述的半导体装置，其特征在于，所述半导体装置还包括一漏极区，位于该第三掺杂区中。
14.一种半导体装置的制作方法，其特征在于，所述制作方法包括：
提供一基底；
于该基底上方形成一外延层；
于该外延层中形成沿一第一方向交替排列的多个第一沟槽和多个第二沟槽；
掺杂该外延层，于相邻的第一沟槽和第二沟槽间的该外延层中形成一第一掺杂区和一第二掺杂区，该第一掺杂区与该第二掺杂区具有不同的导电型态，且该第一掺杂区和该第二掺杂区间的界面形成一超级结结构；及
于该外延层上方形成一栅极结构，其中该栅极结构下方的该外延层中包括沿一第二方向延伸的通道，其中该第一方向与该第二方向垂直。
15.如权利要求14所述的半导体装置的制作方法，其特征在于，所述第一沟槽和所述第二沟槽于不同的图案化工艺和刻蚀步骤中形成。
16.如权利要求14所述的半导体装置的制作方法，其特征在于，形成该第一掺杂区及该第二掺杂区的步骤包括：经由所述第一沟槽和所述第二沟槽的侧壁对该外延层进行掺杂。
17.如权利要求16所述的半导体装置的制作方法，其特征在于，形成该第一掺杂区及该第二掺杂区的步骤为利用离子注入对该外延层进行掺杂。
18.如权利要求14所述的半导体装置的制作方法，其特征在于，形成该第一掺杂区及该第二掺杂区的步骤包括：
于所述第一沟槽中填入一第一掺杂材料；
于所述第二沟槽中填入一第二掺杂材料，其中该第一掺杂材料和该第二掺杂材料具有不同的导电型态；及
进行一热扩散工艺。
19.如权利要求18所述的半导体装置的制作方法，其特征在于，该第一掺杂材料和该第二掺杂材料是有掺杂的外延层材料或多晶硅层材料。
20.如权利要求14所述的半导体装置的制作方法，其特征在于，所述制作方法还包括掺杂邻近所述第一沟槽和所述第二沟槽的一端的该外延层，形成一第三掺杂区。
21.如权利要求14所述的半导体装置的制作方法，其特征在于，所述制作方法还包括于所述第一沟槽中和所述第二沟槽中填入绝缘材料。
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