JP6588685B2 - 炭化ケイ素mosfetセルの形成方法 - Google Patents
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Description
14 ソースコンタクト
16 ゲート酸化膜
18 ゲートコンタクト
20 N+ソース領域
24A P−ウェル
24B P+領域
26 N−エピタキシャルドリフト層
28 N+基板
30 ドレイン
38 MOSFET
39 MOSFET
40 ゲート
40L ゲートストライプ
40R ゲートストライプ
44L ゲートストライプ
46R ゲートストライプ
52L ソースストライプ
54L ソースストライプ
56L ボディ領域
58R ソースストライプ
60R ソースストライプ
62R ボディ領域
70R チャネル領域
72R チャネル領域
80L チャネル領域
82L チャネル領域
90 N−エピタキシャル層
90L ゲート酸化膜層
92L ゲート酸化膜層
94 基板
94R ゲート酸化膜層
96R ゲート酸化膜層
99 ドレインコンタクト
100 パワーMOSFET
104 ドレインコンタクト
108 N+基板
110 N−エピタキシャルドリフト領域
114 P−ウェル
114A 端部壁
114B 端部壁
115 P−ウェル
115A 端部壁
115B 端部壁
118 P+ボディ領域
119 P+ボディ領域
122 N+ソース領域
123 N+ソース領域
124 N+ソース領域
125 N+ソース領域
128 ソースコンタクトストライプ
130 ゲートコンタクト
134 ゲート酸化膜層
139 ILD層
140 ソースコンタクト金属層
142 チャネル領域
214 ドレインコンタクト
216 N+基板
220 N−エピタキシャルドリフト層
224 ハードマスク
224A 垂直側壁
225 ハードマスク
225A 垂直側壁
228 P−ウェル領域
228A P−ウェル領域の上側表面
232 スペーサ
234 N+領域
240 ハードマスク
240A ハードマスク領域
244 レジストストライプ
250 スペーサエクステンション
252 P+ボディ領域
260 ソース領域ストライプ
262 N+ソースラダーラング
270 セルピッチ寸法
274 ユニットセル長さ寸法
290 コンタクト
Claims (8)
- 第1の材料層(110)の内部にウェル(114/115)を形成するステップであって、前記ウェル(114/115)がXY断面平面内で一般にU字形状を有し、前記第1の材料層(110)が第1の導電型にドープされ、前記ウェル(114/115)が第2の導電型にドープされる、ステップと、
前記ウェル(114/115)の端部領域の上に前記XY断面平面に垂直なZ方向に延びる第1および第2のスペーサ(232)を形成するステップと、
前記ウェル(114/115)を第1の導電型にドープして、前記U字形状をしたウェル(114/115)の直立した脚部間の中間領域(118/119)の内部に第1および第2のソース(122/123/124/125)とソースラング(262)とを含む第1の導電型領域を形成するステップと、
前記第1の導電型領域の上にX方向に延びるマスク(240A)を形成するステップと、
前記第1および第2のソース(122/123/124/125)と前記ソースラング(262)とを含まない前記第1の導電型領域を第2の導電型にカウンタードープして、前記中間領域(118/119)の内部にボディ領域(118/119)を形成するステップであって、前記ボディ領域(118/119)が前記第1および第2のソース(122/123/124/125)の前記Z方向に延びる部分の間にあり且つ第2の導電型にドープされる、ステップと、
を含み、
前記第1および第2のソース(122/123/124/125)がX方向に間隔を空けて設けられ且つ第1の導電型にドープされ、前記第1および第2のソース(122/123/124/125)の各々が前記Z方向に延びる部分を有し、
前記中間領域(118/119)の内部にソースラング(262)が形成され、
前記第1および第2のソース(122/123/124/125)、前記ボディ領域(118/119)、および前記ソースラング(262)が、マスクの形成と除去による自己整合技術を使用して形成され、
前記カウンタードープに際し、前記第1および第2のソース(122/123/124/125)がマスキングされ、前記第1および第2のソース(122/123/124/125)を接続するラング領域(262)がマスキングされ、露出した第1の導電型領域が第2の導電型にカウンタードープされ、
2つのボディ領域(252)の間に連続するソースラング(262)が配置され、各ソースラング(262)が前記X方向に延び、前記ソースラング(262)がZ方向に間隔を空けて設けられ、各ソースラング(262)が前記第1および第2のソース(122/123/124/125/260)に沿った異なる位置において前記第1および第2のソース(122/123/124/125/260)のZ方向に延びる部分に接続し、
前記ソースラング(262)と前記ボディ領域(252)との間のコンタクト抵抗を制御するために、ソースラング(262)面積とボディ領域(252)面積との比率が、前記ソースラング(262)のZ方向の幅を規定する前記X方向に延びるマスク(240A)によって決定される、
方法。 - 基板(108)の第1の表面上にドレインコンタクト(104)を形成するステップであって、前記基板(108)が第1の導電型にドープされる、ステップと、
前記基板(108)の第2の表面上にエピタキシャル層(110)を形成するステップであって、前記第1の表面が前記第2の表面の反対側であり、前記エピタキシャル層(110)が第1の導電型にドープされ、前記エピタキシャル層(110)が前記第1の材料層(110)からなる、ステップと
を含む、請求項1記載の方法。 - 前記エピタキシャル層(110/220)の上側表面の上方に平行に間隔を空けて設けられた第1および第2のマスク(224/225)を形成するステップであって、中心線が前記第1および第2のマスク(224/225)間でZ方向に延びる、ステップと、
前記エピタキシャル層(110/220)の前記上側表面からZ方向およびY方向に延びる前記ウェル(114/115)を形成するために、第2の導電型のドーパントを用いて前記第1および第2のマスク(224/225)間の前記エピタキシャル層(110/220)の露出した表面をカウンタードープするステップと、
前記第1および第2のマスク(224/225)を除去するステップと、
を含む、請求項2記載の方法。 - 前記それぞれの第1および第2のマスク(224/225)に隣接して第1および第2のスペーサ(232)を形成するステップであって、前記第1および第2のスペーサ(232)が前記ウェル(114/115)のそれぞれの端部領域の上に重なり、前記中心線が前記第1および第2のスペーサ(232)間にある、ステップと、
第2の材料層を形成するために、前記第1の導電型のドーパントを用いて前記第1および第2のスペーサ(232)間の前記ウェル(114/115)の露出した領域をカウンタードープするステップと、
第3のブランケットマスクを形成するステップと、
前記第3のマスク(240)の上方に複数のレジストストライプ(244)を形成するステップであって、各レジストストライプ(244)が前記X方向に延び、前記複数のレジストストライプが前記Z方向に沿って間隔を空けて設けられる、ステップと、
前記第3のマスク(240)から第1および第2のスペーサエクステンション(250)を形成するステップであって、前記第1および第2のスペーサエクステンション(250)が前記それぞれの第1および第2のスペーサ(232)に隣接し、前記中心線が前記第1および第2のスペーサエクステンションの間にある、ステップと、
前記第1および第2のスペーサエクステンション(250)ならびに2つの連続するレジストストライプ(244)によって境界を作られるボディ領域を形成するために、前記第2の導電型のドーパントを用いて前記第1および第2のスペーサエクステンション(250)間の前記第2の材料層の露出した領域をカウンタードープするステップと
前記第1および第2のスペーサ(232)、前記第3のブランケットマスク、レジストストライプ(244)及び、前記第1および第2のスペーサエクステンション(250)を除去するステップと、
を含み、
前記ボディ領域(252)を形成した後で、前記第1および第2のスペーサエクステンション(250)の下の領域が前記第1の導電型の前記それぞれの第1および第2のソース(260)を含み、
前記複数のレジストストライプ(244)の下の領域が前記第1の導電型のドーパントを有するソースラング(262)を各々含み、各ソースラング(262)が前記第1および第2のソース(260)に沿った異なる位置において前記第1および第2のソース(260)を接続する、
請求項3記載の方法。 - 前記第1および第2の導電型の前記ドーパントが、それぞれN導電型のドーパントおよびP導電型のドーパントまたはそれぞれP導電型のドーパントおよびN導電型のドーパントからなる、請求項1乃至4のいずれかに記載の方法。
- 各ソースラング(262)の前記面積と各ボディ領域(252)の前記面積との比率が、前記ソースラング(262)のコンタクト抵抗および前記ボディ領域(252)のコンタクト抵抗に応じて決定可能である、請求項1乃至5のいずれかに記載の方法。
- コンタクトストライプ(290)を形成するステップを含み、
前記コンタクトストライプ(290)を形成するステップが、前記ソースラング(262)および前記ボディ領域(252)と接触するニッケル層を形成するステップと、前記ニッケル層の上方にアルミニウム層を形成するステップとを含む、請求項1乃至6のいずれかに記載の方法。 - 請求項1乃至7のいずれかに記載の炭化ケイ素MOSFETセルの形成方法であって、
前記セルをアニールし、露出した酸化膜の残存を防ぐステップと、
前記ボディ領域(118/119)および前記ソースラング(262)の両方と接触し、前記第1および第2のソース(122/123/124/125/260)と導電してつながるコンタクトストライプ(290)を形成するステップと、
前記セルの上側表面にゲート酸化膜(134)を形成するステップと、
前記ゲート酸化膜(134)の上にゲートコンタクト(130)を形成するステップと、
前記ゲートコンタクト(130)の上に層間絶縁膜(139)を堆積するステップと、
前記層間絶縁膜(139)およびコンタクトストライプ(290)の上方にソースコンタクト金属層(140)を形成するステップと、
を含む方法。
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