KR20160040431A - 반도체 장치 및 그 제조 방법 - Google Patents

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trench
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고이찌 아라이
겐이찌 히사다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치에 있어서, 동작 특성의 변동을 억제하는 것이다. 주입 에너지가 서로 다른 이온 주입을 2회 이상 행함으로써 형성된 p－형 보디층(PB)에 대해, 트렌치(TR)를 형성한 후, p형 불순물을 경사 이온 주입함으로써, 트렌치(TR)의 측벽부에, 깊이 방향으로 균일한 불순물 농도 분포를 갖는 p형 채널층(CH)을 형성한다. 또한, p형 채널층(CH)을 경사 이온 주입에 의해 형성할 때에는, 트렌치(TR)의 저부의 n－형 드리프트층(NEa)에도 p형 불순물이 도입되지만, p－형 보디층(PB)과 n－형 드리프트층(NEa) 사이에, p형 채널층(CH), p－형 보디층(PB) 및 n－형 드리프트층(NEa)보다도 불순물 농도가 높은 n형층(NI)을 형성함으로써, 채널 길이를 규정한다. 이들에 의해, 동작 특성의 변동을 억제한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 예를 들어 트렌치형 MOS(Metal Oxide Semiconductor) 게이트 구조를 구비하는 탄화 규소 반도체 장치 및 그 제조에 적절하게 이용할 수 있는 것이다.
일본 특허 출원 공개 제2013－219161호 공보(특허문헌 1)에는, 웰 영역의 표면부에 형성된 제1 도전형의 소스 영역과, 소스 영역의 소정의 영역에 적어도 저면이 드리프트층으로 노출되도록 형성된 트렌치와, 웰 영역이며 트렌치의 측면을 따라 형성된 제1 도전형의 채널층을 구비한 반도체 장치가 기재되어 있다. 채널층은 드리프트층과 소스 영역 사이에만 형성되고, 채널층의 제1 도전형의 불순물 농도는 전체적으로 균일하다.
또한, 일본 특허 출원 공개 제2012－099834호 공보(특허문헌 2)에는, 트렌치의 측벽에 접하는 게이트 산화막과 채널 반전층 표면 사이에 타 도전형 실리콘 반도체층이 형성되는 MOS 게이트형 탄화 규소 반도체 장치가 기재되어 있다. 타 도전형 실리콘 반도체층이 아몰퍼스 실리콘층으로 형성되고, 레이저광을 아몰퍼스 실리콘층에 대해 MOS 게이트형 탄화 규소 반도체 장치의 채널 전류가 흐르는 방향과 교차하지 않는 방향으로 스캔하여 아몰퍼스 실리콘층을 폴리실리콘으로 변환하는 기술이 개시되어 있다.
또한, 일본 특허 출원 공개 제2008－016747호 공보(특허문헌 3)에는, 제1 도전형 반도체 기판 상에 이 순서대로 적층되는 제1 도전형 드리프트층, 제2 도전형 베이스층, 제1 도전형 소스층과, 제1 도전형 소스층의 표면으로부터 드리프트층에 달하는 스트라이프 형상 트렌치와, 트렌치 저부에 제2 도전형층을 구비하는 트렌치 MOS형 탄화 규소 반도체 장치가 기재되어 있다. 트렌치 저부의 제2 도전형층과 제2 도전형 베이스층은, 스트라이프 형상 트렌치 양단부의 트렌치 폭 방향의 측벽면에 형성되는 제2 도전형 영역에 의해 도전 접속되어 있다.
또한, 일본 특허 출원 공개 제2006－351744호 공보(특허문헌 4)에는, 탄화 규소 반도체 기판에 게이트 산화막을 형성하는 공정 전에, 온도 1500℃ 이상의 감압 반응로 중에서, 수소의 공급에 의해 반도체 기판 표면을 수 ㎚∼0.1㎛ 정도 에칭하는 표면 처리 공정을 실시하는 탄화 규소 반도체 장치의 제조 방법이 기재되어 있다.
또한, 일본 특허 출원 공개 제2006－351743호 공보(특허문헌 5)에는, 일 도전형 영역 사이에 끼인 타 도전형 영역 표면에 게이트 산화막을 통해 형성되는 폴리실리콘 게이트 전극을 구비하는 MOS 게이트형 탄화 규소 반도체 장치가 기재되어 있고, 게이트 산화막에 접하는 타 도전형 영역이 타 도전형 실리콘 반도체층으로 형성되어 있다.
일본 특허 출원 공개 제2013－219161호 공보 일본 특허 출원 공개 제2012－099834호 공보 일본 특허 출원 공개 제2008－016747호 공보 일본 특허 출원 공개 제2006－351744호 공보 일본 특허 출원 공개 제2006－351743호 공보
트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치에서는, 주입 에너지가 서로 다른 이온 주입을 2회 이상 행함으로써, 채널 영역으로 되는 p－형 보디층을 형성하고 있다. 이로 인해, p－형 보디층에는, 트렌치의 측면을 따라 깊이 방향으로 불순물 농도의 농담이 발생하고, 트렌치의 측면에 노출되는 p－형 보디층, 즉, 채널 표면(채널 반전층 표면)의 불순물 농도가 불균일해진다. 따라서, p－형 보디층에 트렌치를 형성한 후, 트렌치의 측면에 노출되는 p－형 보디층에 대해 p형 불순물을 경사 이온 주입함으로써, 채널 표면의 불순물 농도를 균일하게 하고 있다.
그러나, 경사 이온 주입에서는, 트렌치의 저부의 n－형 드리프트층에도 p형 불순물이 도입되므로, 채널 길이의 제어가 곤란해지고, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 동작 특성이 변동된다고 하는 문제가 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 의하면, 주입 에너지가 서로 다른 이온 주입을 2회 이상 행함으로써 형성된 p－형 보디층에 대해, 트렌치를 형성한 후, p형 불순물을 경사 이온 주입함으로써, 트렌치의 측벽부에, 트렌치의 측면을 따라 깊이 방향으로 균일한 불순물 농도 분포를 갖는 p형 채널층을 형성한다. 또한, p－형 보디층과 n－층 드리프트층 사이에, p형 채널층, p－형 보디층 및 n－형 드리프트층보다도 불순물 농도가 높은 n형층을 형성함으로써, 채널 길이를 규정한다. 이들에 의해, 동작 특성의 변동을 억제한다.
일 실시 형태에 의하면, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치에 있어서, 동작 특성의 변동을 억제할 수 있다.
도 1은 일 실시 형태에 의한 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 주요부 단면도.
도 2는 일 실시 형태에 의한 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 3은 도 2에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 4는 도 3에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 5는 도 4에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 6은 도 5에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 7은 도 6에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 8은 도 7에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 9는 도 8에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 10은 도 9에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 11은 도 10에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 12는 도 11에 이어지는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 제조 공정을 도시하는 주요부 단면도.
도 13은 본 발명자들이 검토한 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 주요부 단면도.
이하의 실시 형태에 있어서, 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 되고 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아닌 것은 물론이다.
또한, 「A로 이루어진다」, 「A로부터 이루어진다」, 「A를 갖는다」, 「A를 포함한다」고 할 때에는, 특별히 그 요소만인 취지를 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 이하의 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일 기능을 갖는 것은 원칙적으로 동일한 부호를 부여하고, 그 반복의 설명은 생략한다. 이하, 본 실시 형태를 도면에 기초하여 상세하게 설명한다.
또한, 여기에서 사용하는 「＋」 및 「－」는, 도전형이 n형 또는 p형의 상대적인 불순물 농도를 표기한 부호이며, 예를 들어 「n－」, 「n」, 「n＋」의 순으로 n형 불순물의 불순물 농도가 높아지는 것을 의미하고, 「p－」, 「p」, 「p＋」의 순으로 p형 불순물의 불순물 농도가 높아지는 것을 의미한다.
(과제의 상세한 설명)
우선, 본 실시 형태에 의한 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 구성 및 그 제조 방법이 보다 명확해 질 것으로 생각되기 때문에, 본 발명자들에 의해 발견된 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치에 있어서의 해결하고자 하는 과제에 대해, 도 13을 이용하여 이하에 설명한다. 도 13은, 본 발명자들이 검토한 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치의 주요부 단면도이다.
탄화 규소 반도체 장치는, n형의 도전성을 나타내는 기판(SB)의 주면 상에, n형의 도전성을 나타내는 n－형 드리프트층(NEa), p형의 도전성을 나타내는 p－형 보디층(PB) 및 n＋형 소스층(NS)이 순차적으로 형성되어 있다. 기판(SB)은, 드레인층으로서 기능하고, p－형 보디층(PB)은, 채널 영역으로서 기능한다. 기판(SB)의 불순물 농도는, 예를 들어 1×1018㎝－3 이상, n－형 드리프트층(NEa)의 불순물 농도는, 예를 들어 8×1015㎝－3 정도이며, p－형 보디층(PB)의 불순물 농도는, 예를 들어 1×1016㎝－3 정도이며, n＋형 소스층(NS)의 불순물 농도는, 예를 들어 1×1019㎝－3 이상이다.
또한, n＋형 소스층(NS) 및 p－형 보디층(PB)을 관통하여, n－형 드리프트층(NEa)에 달하는 트렌치(TR)가 형성되어 있고, 트렌치(TR)의 측면 및 저면을 포함하는 내벽을 따라 게이트 절연막(GI)이 형성되어 있고, 트렌치(TR)의 내부를 매립하도록 제1 게이트 전극(GE1)이 형성되어 있다. 따라서, 트렌치(TR)의 측벽부의 n＋형 소스층(NS)과 n－형 드리프트층(NEa) 사이에 끼워진 p－형 보디층(PB)의 노출면이, 채널 표면으로 된다.
최근, 탄화 규소 반도체 장치에서는, 가격 경쟁력을 높이기 위해, 채널 영역으로 되는 p－형 보디층(PB)을 지금까지의 에피택셜 성장법 대신에, 이온 주입법에 의해 형성하고 있다. 그러나, 탄화 규소(SiC) 내는 불순물이 확산되지 않으므로, p－형 보디층(PB)은, 주입 조건(예를 들어 주입 에너지나 도우즈량)이 서로 다른 이온 주입을 복수회 행함으로써 형성된다. 예를 들어 주입 에너지가 서로 다른 이온 주입을 2회 이상(예를 들어 10회 정도) 행함으로써 형성된다. 이로 인해, p－형 보디층(PB)은, 트렌치(TR)의 측면을 따라 깊이 방향으로 불순물 농도의 농담이 교대로 반복된 불순물 농도 분포를 갖는다.
그런데, 탄화 규소 반도체 장치에서는, p－형 보디층(PB)에 트렌치(TR)가 형성되고, 트렌치(TR)의 측벽부의 p－형 보디층(PB)의 노출면이 채널 표면으로 된다. 그러나, 전술한 바와 같이, p－형 보디층(PB)에는, 트렌치(TR)의 측면을 따라 깊이 방향으로 불순물 농도의 농담이 발생하고 있고, 이 상태에서는, 채널 표면의 불순물 농도가 불균일해진다. 따라서, p－형 보디층(PB)에 트렌치(TR)를 형성한 후, 트렌치(TR)의 측면에 노출되는 p－형 보디층(PB)에 대해 p형 불순물을 경사 이온 주입함으로써, p형층(PR)을 형성하고 있다. 이에 의해, 채널 표면의 불순물 농도를 균일하게 하고 있다.
그러나, 경사 이온 주입에서는, 트렌치(TR)의 저부의 n－형 드리프트층(NEa)에도 p형 불순물이 도입된다. n－형 드리프트층(NEa)의 불순물 농도는, 예를 들어 8×1015㎝－3이며, p형층(PR)의 불순물 농도는, 예를 들어 2×1017㎝－3이므로, 트렌치(TR)의 측벽부뿐만 아니라, 저부에도 p형층(PR)이 형성된다. 이로 인해, 채널 길이의 제어가 곤란해지고, 탄화 규소 반도체 장치의 동작 특성이 변동된다고 하는 문제가 있다.
(실시 형태)
≪탄화 규소 반도체 장치≫
본 실시 형태에 의한 탄화 규소 반도체 장치의 구성을, 도 1을 이용하여 설명한다. 여기에서는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치인 트렌치 게이트형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 구성에 대해 설명한다. 도 1은 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치(트렌치 게이트형 MOSFET)의 주요부 단면도이다.
본 실시 형태에 의한 탄화 규소 반도체 장치는, n형의 도전성을 나타내는 탄화 규소(SiC)로 이루어지는 기판(SB)을 구비하고 있다. 그 주면 상에는, n－형 드리프트층(NEa), n형층(NI), p－형 보디층(PB), n＋형 소스층(NS), p＋형 콘택트층(PC), 트렌치(TR), p형 채널층(CH), p형층(PI), 게이트 절연막(GI), 게이트 전극[제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)] 및 소스 전극(SE)을 구비하고 있다. 또한, 그 주면과 반대측의 이면 상에는, 드레인 전극(DE)을 구비하고 있다.
기판(SB)은, 드레인층으로서 기능하고, 예를 들어 4H의 폴리타입을 갖는 n형의 도전성을 나타내는 탄화 규소(SiC)로 이루어진다. 기판(SB)의 두께는, 예를 들어 350㎛ 정도이며, 그 불순물 농도는, 예를 들어 1×1018㎝－3 이상이다.
n－형 드리프트층(NEa)은, 내압을 유지하는 기능을 갖고, 기판(SB)의 주면 상에 형성된 n형의 도전성을 나타내는 탄화 규소(SiC)로 이루어진다. n－형 드리프트층(NEa)은, 예를 들어 에피택셜 성장법에 의해 형성된다. n－형 드리프트층(NEa)의 두께는, 예를 들어 10∼13㎛ 정도이며, 그 불순물 농도는, 예를 들어 8×1015㎝－3 정도이다.
n형층(NI)은, n－형 드리프트층(NEa)의 상면[기판(SB)과 접하는 면과 반대측의 면] 상에 형성되고, 채널 길이를 규정하는 층으로서 기능한다. n형층(NI)은, 예를 들어 기판(SB)의 주면 상에 형성된 n형의 도전성을 나타내는 탄화 규소(SiC)에 n형 불순물을 도입함으로써 형성된다. n형층(NI)의 두께는, 예를 들어 0.2∼0.4㎛ 정도이며, 그 불순물 농도는, 예를 들어 1×1018㎝－3 정도이다.
p－형 보디층(PB)은, n형층(NI)의 상면[n－형 드리프트층(NEa)과 접하는 면과 반대측의 면] 상에 형성되고, 채널 영역으로서 기능한다. p－형 보디층(PB)은, 예를 들어 기판(SB)의 주면 상에 형성된 n형의 도전성을 나타내는 탄화 규소(SiC)에 p형 불순물을 도입함으로써 형성된다. p－형 보디층(PB)의 두께는, 예를 들어 0.5㎛ 정도이며, 그 불순물 농도는, 예를 들어 1×1016㎝－3 정도이다.
p－형 보디층(PB)은, 탄화 규소(SiC)에, 주입 에너지가 서로 다른 이온 주입을 2회 이상(예를 들어 10회 정도) 행함으로써 형성되므로, 트렌치의 측면을 따라 깊이 방향으로 불순물 농도의 농담이 교대로 반복된 불순물 농도 분포를 갖는다.
n＋형 소스층(NS)은, p－형 보디층(PB)의 상면[n형층(NI)과 접하는 면과 반대측의 면] 상에 형성된다. n＋형 소스층(NS)은, 예를 들어 기판(SB)의 주면 상에 형성된 n형의 도전성을 나타내는 탄화 규소(SiC)에 n형 불순물을 도입함으로써 형성된다. n＋형 소스층(NS)의 두께는, 예를 들어 0.3㎛ 정도이며, 그 불순물 농도는, 예를 들어 1×1019㎝－3 이상이다.
p＋형 콘택트층(PC)은, p－형 보디층(PB)의 상면[n형층(NI)과 접하는 면과 반대측의 면] 상의 n＋형 소스층(NS)이 형성되어 있는 영역과는 다른 영역에 형성되고, p－형 보디층(PB)과 전기적으로 접속된다. p＋형 콘택트층(PC)은, 예를 들어 기판(SB)의 주면 상에 형성된 n형의 도전성을 나타내는 탄화 규소(SiC)에 p형 불순물을 도입함으로써 형성된다. p＋형 콘택트층(PC)의 불순물 농도는, 예를 들어 1×1021㎝－3 이상이다.
트렌치(TR)는, n＋형 소스층(NS), p－형 보디층(PB) 및 n형층(NI)을 깊이 방향으로 관통하도록 형성되어 있고, 그 저부가 n－형 드리프트층(NEa)에 달하도록 형성되어 있다. 트렌치(TR)는, 트렌치형 MOS 게이트 구조를 실현하기 위해 형성되어 있다. 또한, 본 실시 형태에서는, 후술하는 바와 같이, 트렌치(TR)의 측벽부에 위치하는 p－형 보디층(PB)에는 p형 채널층(CH)이 형성되고, 트렌치(TR)의 저부에 위치하는 n－형 드리프트층(NEa)에는 p형층(PI)이 형성된다. 이로 인해, 트렌치(TR)의 측면에는 n＋형 소스층(NS), p형 채널층(CH) 및 n형층(NI)이 노출되고, 그 저면에는 p형층(PI)이 노출된다. 트렌치(TR)의 저면으로부터 기판(SB)과 n－형 드리프트층(NEa)의 계면까지의 거리는, 예를 들어 10∼12㎛ 정도이다.
p형 채널층(CH)은, 트렌치의 측면에 노출되는 p－형 보디층(PB)에 형성되고, 채널 영역으로서 기능한다. p형 채널층(CH)은, 트렌치(TR)의 측면에 노출되는 p－형 보디층(PB)에 대해 p형 불순물을 경사 이온 주입함으로써 형성되므로, 트렌치(TR)의 측면을 따라 깊이 방향으로 균일한 불순물 농도 분포를 갖는다. p형 채널층(CH)의 불순물 농도는, 예를 들어 2×1017㎝－3 정도이며, p－형 보디층(PB)의 불순물 농도(예를 들어 1×1016㎝－3 정도)보다도 10배 이상 높게 설정된다.
p－형 보디층(PB) 및 p형 채널층(CH)은 모두 채널 영역으로서 기능한다. 그런데, 채널 표면으로 되는 트렌치(TR)의 측면에 p－형 보디층(PB)이 노출되는 경우에는, p－형 보디층(PB)은, 트렌치의 측면을 따라 깊이 방향으로 불순물 농도의 농담이 교대로 반복된 불순물 농도 분포를 가지므로, 이 불순물 농도 분포에 기인한 탄화 규소 반도체 장치의 동작 특성의 변동이 발생해 버린다. 이에 반해, 채널 표면으로 되는 트렌치(TR)의 측면에 p형 채널층(CH)이 노출되는 경우에는, p형 채널층(CH)은, 트렌치의 측면을 따라 깊이 방향으로 균일한 불순물 농도 분포를 가지므로, 탄화 규소 반도체 장치의 동작 특성의 변동을 억제할 수 있다. 따라서, 본 실시 형태에서는, 채널 표면으로 되는 트렌치(TR)의 측면에, 깊이 방향으로 균일한 불순물 농도 분포를 갖는 p형 채널층(CH)을 형성하고 있다.
p형층(PI)은, 트렌치의 저면에 노출되는 n－형 드리프트층(NEa)에 형성된다. p형층(PI)은, 트렌치(TR)의 저면에 노출되는 n－형 드리프트층(NEa)에 대해 p형 불순물을 경사 이온 주입함으로써 형성되고, p형 채널층(CH)과 동시에 형성된다. 따라서, p형층(PI)의 불순물 농도는, p형 채널층(CH)의 불순물 농도와 동일하고, 예를 들어 2×1017㎝－3 정도이다. p형층(PI)을 트렌치(TR)의 저면에 노출되는 n－형 드리프트층(NEa)에 형성함으로써, 탄화 규소 반도체 장치의 오프 성능을 높일 수 있다.
게이트 절연막(GI)은, 트렌치(TR)의 측면 및 저면을 포함하는 내벽을 따라 형성된다. 게이트 절연막(GI)은, 예를 들어 산화막으로 이루어진다. 게이트 절연막(GI)의 두께는, 예를 들어 30∼100㎚ 정도이다.
게이트 전극[제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)]은, 트렌치(TR)의 내부를 매립하도록 게이트 절연막(GI)을 통해 형성된 다결정 실리콘막으로 이루어지는 제1 게이트 전극(GE1)과, 제1 게이트 전극(GE1)과 전기적으로 접속되고, 금속막으로 이루어지는 제2 게이트 전극(GE2)으로 구성된다. 제1 게이트 전극(GE1)을 구성하는 다결정 실리콘막의 불순물 농도는, 예를 들어 1×1020㎝－3 정도이다. 제2 게이트 전극(GE2)은, 예를 들어 티타늄(Ti)막, 질화티타늄(TiN)막 및 알루미늄(Al)막을 순차적으로 적층한 다층막으로 이루어진다. 티타늄(Ti)막의 두께는, 예를 들어 30㎚ 정도, 질화티타늄(TiN)막의 두께는, 예를 들어 100㎚ 정도, 알루미늄(Al)막의 두께는, 예를 들어 5㎛ 정도이며, 티타늄(Ti)막 및 질화티타늄(TiN)막은, 알루미늄(Al)의 확산을 방지하는 배리어층으로서 기능한다.
층간 절연막(IL)은, 제1 게이트 전극(GE1) 및 게이트 절연막(GI)을 덮도록, 제1 게이트 전극(GE1), n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면에 형성된다. 층간 절연막(IL)에는, 제1 게이트 전극(GE1)의 상면의 일부를 노출하는 개구부[접속 구멍(CT2)], 및 n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면의 일부를 노출하는 개구부[접속 구멍(CT1)]가 형성되어 있다. 제1 게이트 전극(GE1)의 상면의 일부를 노출하는 개구부[접속 구멍(CT2)]를 통해, 제2 게이트 전극(GE2)이 형성되어 있다.
소스 전극(SE)은, 층간 절연막(IL)에 형성된 개구부[접속 구멍(CT1)]를 통해, n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면의 일부와 전기적으로 접속된다. 소스 전극(SE)은, 제2 게이트 전극(GE2)과 동일한 금속막으로 이루어지고, 예를 들어 티타늄(Ti)막, 질화티타늄(TiN)막 및 알루미늄(Al)막을 순차적으로 적층한 다층막으로 이루어진다. 접촉 저항을 저감시키기 위해, n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면의 일부와 소스 전극(SE)의 계면에, 실리사이드층(SL), 예를 들어 니켈(Ni) 실리사이드층을 형성해도 된다.
드레인 전극(DE)은, 기판(SB)의 주면과 반대측의 이면 상에 형성되고, 예를 들어 니켈(Ni) 실리사이드층, 티타늄(Ti)막, 질화티타늄(TiN)막 및 금(Au)막을 순차적으로 적층한 다층막으로 이루어진다.
본 실시 형태에 의한 탄화 규소 반도체 장치에서는, 전술한 바와 같이, p－형 보디층(PB)은, 탄화 규소(SiC)에, 주입 조건(예를 들어 주입 에너지나 도우즈량)이 서로 다른 이온 주입을 복수회 행함으로써 형성된다. 예를 들어 주입 에너지가 서로 다른 이온 주입을 2회 이상(예를 들어 10회 정도) 행함으로써 형성된다. 이로 인해, p－형 보디층(PB)은, 트렌치(TR)의 측면을 따라 깊이 방향으로 불순물 농도의 농담이 교대로 반복된 불순물 농도 분포를 갖는다. 따라서, p－형 보디층(PB)에 트렌치(TR)를 형성한 후, 트렌치(TR)의 측면에 노출되는 p－형 보디층(PB)에 대해 p형 불순물을 경사 이온 주입함으로써, 트렌치(TR)의 측면을 따라 깊이 방향으로 균일한 불순물 농도 분포를 갖고, p－형 보디층(PB)보다도 불순물 농도가 10배 이상 높은 p형 채널층(CH)을 트렌치(TR)의 측벽부에 형성하고 있다. 이에 의해, 탄화 규소 반도체 장치의 동작 특성의 변동을 억제할 수 있다.
또한, p－형 보디층(PB)과 n－형 드리프트층(NEa) 사이에, p형 채널층(CH)(2×1017㎝－3), p－형 보디층(PB)(1×1016㎝－3) 및 n－형 드리프트층(NEa)(8×1015㎝－3)보다도 불순물 농도가 높은 n형층(NI)(1×1018㎝－3)을 형성하고 있다. 경사 이온 주입에 의해 p－형 보디층(PB)을 형성할 때에는, 트렌치(TR)의 저부의 n－형 드리프트층(NEa)에도 p형 불순물이 도입되지만, n형층(NI)(1×1018㎝－3)을 형성함으로써, 탄화 규소 반도체 장치의 채널 길이의 제어가 용이해진다. 구체적으로는, n＋형 소스층(NS)과 n형층(NI) 사이에 끼워진 p형 채널층(CH) 및 p－형 보디층(PB)이 채널 영역으로 되고, n＋형 소스층(NS)과 n형층(NI) 사이의 거리[p－형 보디층(PB)의 두께]가 채널 길이로 된다. 따라서, n형층(NI)을 형성함으로써, p－형 보디층(PB)의 두께가 제어되고, 채널 길이를 규정할 수 있으므로, 탄화 규소 반도체 장치의 동작 특성의 변동을 억제할 수 있다.
≪탄화 규소 반도체 장치의 제조 방법≫
다음으로, 본 실시 형태에 의한 탄화 규소 반도체 장치의 제조 방법을, 도 2∼도 12를 이용하여 공정순으로 설명한다. 여기에서는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치인 트렌치 게이트형 MOSFET의 제조 방법에 대해 설명한다. 도 2∼도 12는, 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치(트렌치 게이트형 MOSFET)의 주요부 단면도이다.
<드레인층 및 n－형 드리프트층>
우선, 도 2에 도시하는 바와 같이, n형의 도전성을 나타내는 탄화 규소(SiC)로 이루어지는 기판(SB)과, 이 기판(SB)의 주면 상에 에피택셜 성장법에 의해 형성된 n형의 도전성을 나타내는 탄화 규소(SiC)로 이루어지는 n－형층(NE)으로 구성되는 웨이퍼를 준비한다. 기판(SB)은, 드레인층으로서 기능한다. 기판(SB)의 두께는, 예를 들어 350㎛ 정도이며, 그 불순물 농도는, 예를 들어 1×1018㎝－3 이상이다. 또한, n－형층(NE)의 두께는, 예를 들어 10∼13㎛ 정도이며, 그 불순물 농도는, 예를 들어 8×1015㎝－3 정도이다.
다음으로, 도 3에 도시하는 바와 같이, n－형층(NE)에, n형 불순물, 예를 들어 질소(N)를 이온 주입법에 의해 도입하여, n형층(NI)을 형성한다. n형층(NI)은, 예를 들어 n－형층(NE)의 상면[기판(SB)과 접하는 면과 반대측의 면]으로부터 깊이 방향으로 0.8㎛(0.8㎛를 포함해도 됨)의 위치로부터, n－형층(NE)의 상면으로부터 깊이 방향으로 1.0㎛(1.0㎛를 포함해도 됨)의 위치에 걸쳐 형성되고, 채널 길이를 규정하는 층으로서 기능한다. n형층(NI)의 불순물 농도는, n－형층(NE)의 불순물 농도보다도 높고, 예를 들어 1×1018㎝－3 정도이다.
n형층(NI)을 n－형층(NE)에 형성함으로써, n－형층(NE)은, n형층(NI)의 하면측과 상면측으로 분리되고, 기판(SB)과 n형층(NI) 사이의 n－형층(NE)은, 내압을 유지하는 n－형 드리프트층(NEa)을 구성한다.
이에 의해, 기판(드레인층)(SB)의 주면 상에, n－형 드리프트층(NEa), n형층(NI) 및 n－형층(NE)이 순차적으로 형성된 적층 구조가 형성된다. 또한, 상기 적층 구조는, 예를 들어 기판(SB)의 주면 상에, 에피택셜 성장법에 의해, n－형 드리프트층(NEa), n형층(NI) 및 n－형층(NE)을 순차적으로 성장시킴으로써도 형성할 수 있다.
<p－형 보디층>
다음으로, 도 4에 도시하는 바와 같이, n형층(NI)의 상면측의 n－형층(NE)에, p형 불순물, 예를 들어 알루미늄(Al)을 이온 주입법에 의해 도입하여, p－형 보디층(PB)을 형성한다. p－형 보디층(PB)은, 예를 들어 n－형층(NE)의 상면[n형층(NI)과 접하는 면과 반대측의 면]으로부터 깊이 방향으로 0.3㎛(0.3㎛를 포함해도 됨)의 위치로부터, n－형층(NE)과 n형층(NI)의 계면에 걸쳐 형성된다. 즉, n－형층(NE)의 상면으로부터 0.3㎛까지의 범위 내에는, p－형 보디층(PB)은 형성되지 않고, 또한 n형층(NI)을 초과하여, n－형 드리프트층(NEa)에는, p－형 보디층(PB)은 형성되지 않는다.
여기서, p－형 보디층(PB)은, 주입 에너지가 서로 다른 이온 주입을 2회 이상(예를 들어 10회 정도) 행함으로써 형성된다. 따라서, p－형 보디층(PB)은, 예를 들어 n－형층(NE)의 상면으로부터 깊이 방향으로 0.3㎛의 위치로부터, n－형층(NE)과 n형층(NI)의 계면에 걸쳐 형성된 복수의 p형의 층에 의해 구성된다. 이로 인해, p－형 보디층(PB)을 형성함으로써, n－형층(NE)을 p형화할 수 있지만, p－형 보디층(PB)에는, 깊이 방향으로 불순물 농도의 농담이 발생한다. 이온 주입의 주입 에너지는, 예를 들어 200∼1,000keV의 범위 내에서 선택된다. 또한, p－형 보디층(PB)의 불순물 농도는, 예를 들어 1×1016㎝－3 정도이다.
이에 의해, 기판(드레인층)(SB)의 주면 상에, n－형 드리프트층(NEa), n형층(NI), p－형 보디층(PB) 및 n－형층(NE)이 순차적으로 형성된 적층 구조가 형성된다.
<n＋형 소스층>
다음으로, 도 5에 도시하는 바와 같이, n－형층(NE)에, n형 불순물, 예를 들어 질소(N)를 이온 주입법에 의해 도입하여, n＋형 소스층(NS)을 형성한다. n＋형 소스층(NS)은, 예를 들어 n－형층(NE)의 상면으로부터, 깊이 방향으로 0.3㎛(0.3㎛를 포함해도 됨)의 위치에 걸쳐 형성된다.
여기서, n＋형 소스층(NS)은, 주입 에너지가 서로 다른 이온 주입을 2회 이상 실시함으로써 형성된다. 따라서, n＋형 소스층(NS)은, 예를 들어 n－형층(NE)의 상면으로부터, 깊이 방향으로 0.3㎛의 위치에 걸쳐 형성된 복수의 n형의 층에 의해 구성된다. 이온 주입의 주입 에너지는, 예를 들어 50∼150keV의 범위 내에서 선택된다. 또한, n＋형 소스층(NS)의 불순물 농도는, 예를 들어 1×1019㎝－3 이상이다.
이에 의해, 기판(드레인층)(SB)의 주면 상에, n－형 드리프트층(NEa), n형층(NI), p－형 보디층(PB) 및 n＋형 소스층(NS)이 순차적으로 형성된 적층 구조가 형성된다.
<p＋형 콘택트층>
다음으로, 도 6에 도시하는 바와 같이, n＋형 소스층(NS)의 상면[p－형 보디층(PB)과 접하는 면과 반대측의 면] 상에, 리소그래피 기술에 의해 레지스트 패턴(RP1)을 형성한다. 그리고, 레지스트 패턴(RP1)을 마스크로 하여 n＋형 소스층(NS)에, p형 불순물, 예를 들어 알루미늄(Al)을 이온 주입법에 의해 도입하여, 원하는 영역에, p－형 보디층(PB)에 달하는 p＋형 콘택트층(PC)을 형성한다. 구체적으로는, p＋형 콘택트층(PC)은, 예를 들어 n＋형 소스층(NS)의 상면으로부터, 깊이 방향으로 0.5㎛(0.5㎛를 포함해도 됨)의 위치에 걸쳐 형성된다. p＋형 콘택트층(PC)의 불순물 농도는, n＋형 소스층(NS)의 불순물 농도보다도 2자리 정도 높은, 예를 들어 1×1021㎝－3 이상이다.
다음으로, 레지스트 패턴(RP1)을 제거한 후, n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면 상에, 카본(C)층(도시는 생략)을, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해 형성한다. 카본(C)층의 두께는, 예를 들어 4㎚ 정도이다. 계속해서, 활성화 어닐을 웨이퍼에 대해 행하고, 상기 공정에 의해 이온 주입된 n형 불순물 및 p형 불순물을 활성화한다. 활성화 어닐의 분위기는, 예를 들어 아르곤(Ar) 등의 불활성 가스이며, 그 온도는, 예를 들어 1,700℃ 정도이다. 그 후, 산소(O2) 플라즈마를 사용하여 카본(C)층을 제거한다. n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면을 카본(C)층으로 덮지 않고 활성화 어닐을 행하면, n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면(노출면)이 거칠어진다. 이것을 방지하기 위해, 활성화 어닐 시에는, 카본(C)층에 의해 n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면을 덮는 것이 바람직하다.
<트렌치>
다음으로, 도 7에 도시하는 바와 같이, n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면 상에, 산화막(SOM)을, 예를 들어 CVD법에 의해 형성한다. 산화막(SOM)은, 예를 들어 TEOS[Tetra Ethyl Ortho Silicate;Si(OC2H5)4]막이며, 그 두께는, 예를 들어 0.5∼1㎛ 정도이다.
다음으로, 산화막(SOM)의 상면[n＋형 소스층(NS) 및 p＋형 콘택트층(PC)과 접하는 면과 반대측의 면] 상에, 리소그래피 기술에 의해 레지스트 패턴(RP2)을 형성한다. 그리고, 레지스트 패턴(RP2)을 마스크로 하여 산화막(SOM)을 건식 에칭법에 의해 가공하고, 다음 공정에서 트렌치가 형성되는 영역의 산화막(SOM)을 제거한다. 이에 의해, 산화막(SOM)으로 이루어지는 하드 마스크(HM)를 형성한다.
다음으로, 도 8에 도시하는 바와 같이, 레지스트 패턴(RP2)을 제거한 후, 하드 마스크(HM)를 마스크로 하여 n＋형 소스층(NS), p－형 보디층(PB) 및 n형층(NI)을 반응성 이온 에칭법에 의해 가공하여, 원하는 영역에, n－형 드리프트층(NEa)에 달하는 트렌치(TR)를 형성한다. 트렌치(TR)의 폭 b는, 예를 들어 1㎛ 정도이며, 그 깊이 c는, 예를 들어 1.2㎛ 정도이다. 트렌치(TR)의 저부 및 견부는, 라운드화한 형상으로 한다.
여기서, 트렌치(TR)의 저면으로부터 기판(SB)과 n－형 드리프트층(NEa)의 계면까지의 거리 L1이, 예를 들어 10∼12㎛ 정도로 되도록, 트렌치(TR)는 형성되어 있다. 이에 의해, 1,200V 정도의 내압이 얻어진다. 또한, 상기 거리 L1은, 탄화 규소 반도체 장치의 내압에 맞추어 결정되는 것이다. 따라서, 예를 들어 600V 정도의 내압이면, 상기 거리 L1은, 예를 들어 5∼6㎛ 정도로 되도록, 트렌치(TR)는 형성된다.
그런데, 트렌치(TR)의 측면에는, p－형 보디층(PB)이 노출된다. 상기 도 4를 이용하여 설명한 바와 같이, p－형 보디층(PB)은, 주입 에너지가 서로 다른 이온 주입을 2회 이상(예를 들어 10회 정도) 행함으로써 형성된 복수의 p형의 층에 의해 구성된다. 탄화 규소(SiC) 내에서는 불순물은 확산되지 않으므로, 이온 주입법에 의해 탄화 규소(SiC)에 도입된 불순물은, 비정 부근에 불순물 농도의 피크를 갖는다. 따라서, p－형 보디층(PB) 내에서는, 불순물 농도가 높은 영역과 불순물 농도가 낮은 영역이 깊이 방향으로 교대로 반복되어 있으므로, 트렌치(TR)의 측벽부의 p－형 보디층(PB)의 노출면에는, 트렌치(TR)의 측면을 따라, 불순물 농도의 농담이 깊이 방향으로 교대로 발생한다.
트렌치(TR)의 측벽부의 p－형 보디층(PB)의 노출면은, 탄화 규소 반도체 장치의 채널 표면으로 된다. 이로 인해, 이 상태에서는, 탄화 규소 반도체 장치의 채널 표면의 불순물 농도가 불균일해진다. 따라서, 다음 공정에 있어서, 트렌치(TR)의 측면을 따라 깊이 방향으로 균일한 불순물 농도를 갖는 p형 채널층(CH)을 형성한다.
<p형 채널층>
다음으로, 도 9에 도시하는 바와 같이, 산화막(SOM)의 개구부로부터, 트렌치(TR)의 측면에 노출되는 p－형 보디층(PB)에 대해 p형 불순물, 예를 들어 알루미늄(Al)을 경사 이온 주입함으로써 p형 채널층(CH)을 형성한다. 일반적으로, 트렌치(TR)는 평면에서 볼 때 직사각형의 형상이므로, 웨이퍼를 90도씩 회전시킴으로써, 4회 방향을 바꾸어 경사 이온 주입을 행하고, 평면에서 볼 때 직사각형 형상의 4변의 각각에 대해 p형 채널층(CH)을 형성한다.
경사 이온 주입의 이온 주입각 θ(웨이퍼의 법선 방향에 대한 각도)는, 산화막(SOM)의 두께 d 및 트렌치(TR)의 깊이 c의 합계값 a와, 트렌치(TR)의 폭 b에 기초하여, 수학식 1을 사용하여 산출한다.
Figure pat00001
본 실시 형태에서는, 산화막(SOM)의 두께 d는, 예를 들어 0.5∼1㎛ 정도, 트렌치(TR)의 깊이 c는, 예를 들어 1.0∼1.2㎛ 정도이므로, 이온 주입각 θ는, 3∼15°로 결정할 수 있다.
p형 채널층(CH)의 불순물 농도는, p－형 보디층(PB)의 불순물 농도(예를 들어 1×1016㎝－ 3 정도)보다도 10배 이상 높은, 예를 들어 2×1017㎝－3 정도로 설정되고, 트렌치(TR)의 측면을 따른 깊이 방향의 p형 채널층(CH)의 불순물 농도는 균일해진다.
또한, 경사 이온 주입에서는, n형층(NI)에도 p형 불순물은 도입된다. 그러나, n형층(NI)의 불순물 농도는, 예를 들어 1×1018㎝－3이며, p형 채널층(CH)의 불순물 농도(예를 들어 2×1017㎝－3)보다도 10배 이상 높으므로, p형 불순물이 경사 이온 주입되어도, n형층(NI)의 불순물 농도에는 영향을 미치지 않는다. 즉, n형층(NI)을 형성함으로써, 탄화 규소 반도체 장치의 채널 길이를 규정할 수 있고, 트렌치(TR)의 측면에 노출되고, n＋형 소스층(NS)과 n형층(NI) 사이에 끼인 영역이, 탄화 규소 반도체 장치의 채널 표면으로 된다.
또한, 경사 이온 주입에서는, 트렌치(TR)의 저부에도 p형 불순물은 도입되어, p형층(PI)이 형성된다. 즉, 트렌치(TR)의 측벽부의 p형 채널층(CH)과 트렌치(TR)의 저부의 p형층(PI)은, 동일 공정에 있어서 형성된다. 그러나, p형 채널층(CH)과 p형층(PI) 사이에는 n형층(NI)이 형성되어 있으므로, 양자는 전기적으로 분리되어, p형층(PI)이 탄화 규소 반도체 장치의 채널 영역의 일부를 구성하는 일은 없다. 또한, 트렌치(TR)의 저부에 p형층(PI)이 형성됨으로써, 탄화 규소 반도체 장치의 오프 내압을 향상시킬 수 있다.
지금까지 n－형층(NE)에 형성된 n－형 드리프트층(NEa), n형층(NI), p－형 보디층(PB), n＋형 소스층(NS) 및 p형 채널층(CH)의 불순물 농도의 관계를 이하에 정리한다.
n＋형 소스층(NS)(1×1019㎝－3 이상)＞＞n형층(NI)(1×1018㎝－3)＞p형 채널층(CH)(2×1017㎝－3)＞p－형 보디층(PB)(1×1016㎝－3)＞n－형 드리프트층(NEa)(8×1015㎝－3).
<게이트 절연막, 게이트 전극>
다음으로, 도 10에 도시하는 바와 같이, 하드 마스크(HM)를 습식 에칭법에 의해 제거한 후, 열산화법 및 CVD법에 의해 트렌치(TR)의 내벽(측면 및 저면), 및 n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면에 산화막(SOG)을 형성하고, 계속해서, 산화막(SOG) 상에 트렌치(TR)의 내부를 매립하도록, 예를 들어 n형 불순물을 포함하는 다결정 실리콘막(PS)을 퇴적한다. 산화막(SOG)의 두께는, 예를 들어 30∼100㎚ 정도이며, 다결정 실리콘막(PS)의 불순물 농도는, 예를 들어 1×1020㎝－3 정도이다.
다음으로, 다결정 실리콘막(PS)의 상면[산화막(SOG)과 접하는 면과 반대측의 면] 상에, 리소그래피 기술에 의해 레지스트 패턴(RP3)을 형성한다. 그리고, 레지스트 패턴(RP3)을 마스크로 하여 다결정 실리콘막(PS) 및 산화막(SOG)을 건식 에칭법에 의해 가공하여, 트렌치(TR)의 내부에 다결정 실리콘막(PS)으로 이루어지는 제1 게이트 전극(GE1) 및 산화막(SOG)으로 이루어지는 게이트 절연막(GI)을 형성한다. 레지스트 패턴(RP3)의 정합 어긋남 및 건식 에칭에 의한 가공 편차 등을 고려하여, 제1 게이트 전극(GE1) 및 게이트 절연막(GI)은, 평면에서 볼 때 트렌치(TR)의 폭보다도 크게 형성된다.
<전극>
다음으로, 도 11에 도시하는 바와 같이, 레지스트 패턴(RP3)을 제거한 후, 제1 게이트 전극(GE1) 및 게이트 절연막(GI)을 덮도록, 제1 게이트 전극(GE1), n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면에 CVD법에 의해 층간 절연막(IL)을 형성한다.
다음으로, 도시는 하지 않지만, 층간 절연막(IL)의 상면[제1 게이트 전극(GE1), n＋형 소스층(NS) 및 p＋형 콘택트층(PC)과 접하는 면과 반대측의 면] 상에, 리소그래피 기술에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 층간 절연막(IL)을 건식 에칭법에 의해 가공한다. 이에 의해, n＋형 소스층(NS) 및 p＋형 콘택트층(PC)의 상면의 일부를 노출하는 접속 구멍(CT1)을 형성한다. 계속해서, 접속 구멍(CT1)의 저면에 자기 정합법에 의해 니켈(Ni) 실리사이드층(SL)을 형성한다.
다음으로, 도시는 하지 않지만, 층간 절연막(IL)의 상면 상에, 리소그래피 기술에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 층간 절연막(IL)을 건식 에칭법에 의해 가공한다. 이에 의해, 제1 게이트 전극(GE1)의 상면의 일부를 노출하는 접속 구멍(CT2)을 형성한다.
다음으로, 접속 구멍(CT1, CT2)의 내부를 포함하는 층간 절연막(IL) 상에, 예를 들어 티타늄(Ti)막, 질화티타늄(TiN)막 및 알루미늄(Al)막을 스퍼터링법에 의해 순차적으로 퇴적한다. 티타늄(Ti)막의 두께는, 예를 들어 30㎚ 정도, 질화티타늄(TiN)막의 두께는, 예를 들어 100㎚ 정도, 알루미늄(Al)막의 두께는, 예를 들어 5㎛ 정도이며, 티타늄(Ti)막 및 질화티타늄(TiN)막은, 알루미늄(Al)의 확산을 방지하는 배리어층으로서 기능한다.
다음으로, 도시는 하지 않지만, 알루미늄(Al)막의 상면[질화티타늄(TiN)과 접하는 면과 반대측의 면] 상에, 리소그래피 기술에 의해 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 알루미늄(Al)막, 질화티타늄(TiN)막 및 티타늄(Ti)막을 건식 에칭법에 의해 가공한다. 이에 의해, 알루미늄(Al)막을 주도체층으로 하는 소스 전극(SE) 및 제2 게이트 전극(GE2)을 형성한다. 소스 전극(SE)은, 층간 절연막(IL)에 형성된 접속 구멍(CT1)을 통해, n＋형 소스층(NS) 및 p＋형 콘택트층(PC)과 전기적으로 접속된다. 또한, 제2 게이트 전극(GE2)은, 층간 절연막(IL)에 형성된 접속 구멍(CT2)을 통해, 제1 게이트 전극(GE1)과 전기적으로 접속된다.
다음으로, 도 12에 도시하는 바와 같이, 기판(SB)의 주면과 반대측의 이면 상에, 예를 들어 니켈(Ni) 실리사이드층을 형성한 후, 니켈(Ni) 실리사이드층 상에, 티타늄(Ti)막, 질화티타늄(TiN)막 및 금(Au)막을 스퍼터링법에 의해 순차적으로 퇴적한다. 이에 의해, 드레인층으로서 기능하는 기판(SB)의 이면에, 니켈(Ni) 실리사이드층, 티타늄(Ti)막, 질화티타늄(TiN)막 및 금(Au)막으로 이루어지는 적층 구조의 드레인 전극(DE)을 형성한다. 티타늄(Ti)막의 두께는, 예를 들어 100㎚ 정도, 니켈(Ni)막의 두께는, 예를 들어 200㎚ 정도, 금(Au)막의 두께는, 예를 들어 100㎚ 정도이다.
이상의 제조 공정을 거쳐, 도 1에 도시하는 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치가 대략 완성된다.
이와 같이, 본 실시 형태에 의한 트렌치형 MOS 게이트 구조를 구비하는 탄화 규소 반도체 장치에서는, 주입 에너지가 서로 다른 이온 주입을 2회 이상 행하여 채널 영역으로 되는 p－형 보디층(PB)을 형성해도, 트렌치(TR)의 측면에는, 깊이 방향으로 균일한 불순물 농도 분포를 갖는 p형 채널층(CH)이 형성되어 있다. 또한, p－형 보디층(PB)과 n－형 드리프트층(NEa) 사이에는, 채널 길이를 규정할 수 있는 n형층(NI)이 형성되어 있다. 이들에 의해, 탄화 규소 반도체 장치의 동작 특성의 변동을 억제할 수 있다.
이상, 본 발명자들에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
CH : p형 채널층
CT1, CT2 : 접속 구멍
DE : 드레인 전극
GE1 : 제1 게이트 전극
GE2 : 제2 게이트 전극
GI : 게이트 절연막
HM : 하드 마스크
IL : 층간 절연막
NE : n－형층(제3층)
NEa : n－형 드리프트층
NI : n형층(제1층)
NS : n＋형 소스층
PB : p－형 보디층
PC : p＋형 콘택트층
PI : p형층(제2층)
PR : p형층
PS : 다결정 실리콘막
RP1, RP2, RP3 : 레지스트 패턴
SB : 기판
SE : 소스 전극
SL : 실리사이드층
SOG : 산화막
SOM : 산화막
TR : 트렌치

Claims (15)

  1. 탄화 규소로 이루어지는 제1 도전형의 기판과,
    상기 기판의 주면 상에 형성된 상기 제1 도전형의 드리프트층과,
    상기 드리프트층 상에 형성된 상기 제1 도전형의 제1층과,
    상기 제1층 상에 형성된, 상기 제1 도전형과 다른 제2 도전형의 보디층과,
    상기 보디층 상에 형성된 상기 제1 도전형의 소스층과,
    상기 소스층, 상기 보디층 및 상기 제1층을 관통하고, 상기 드리프트층에 달하도록 형성된 트렌치와,
    상기 트렌치의 측벽부에 노출되는 상기 보디층에, 상기 트렌치의 측면을 따라 형성된 상기 제2 도전형의 채널층과,
    상기 트렌치의 저부에 노출되는 상기 드리프트층에, 상기 트렌치의 저면을 따라 형성된 상기 제2 도전형의 제2층과,
    상기 트렌치의 측면 및 저면을 덮도록 형성된 게이트 절연막과,
    상기 트렌치의 내부에 상기 게이트 절연막을 통해 형성된 게이트 전극과,
    상기 소스층 및 상기 보디층과 전기적으로 접속되는 소스 전극과,
    상기 기판의 상기 주면과 반대측의 이면과 전기적으로 접속되는 드레인 전극
    을 구비하고,
    상기 제1층의 불순물 농도가 상기 드리프트층의 불순물 농도 및 상기 채널층의 불순물 농도보다도 높고, 상기 채널층의 불순물 농도가 상기 보디층의 불순물 농도보다도 높은 반도체 장치.
  2. 제1항에 있어서,
    상기 채널층의 불순물 농도는, 상기 보디층의 불순물 농도보다도 10배 이상 높은 반도체 장치.
  3. 제1항에 있어서,
    상기 드리프트층, 상기 제1층, 상기 보디층 및 상기 소스층은, 상기 기판의 주면 상의 탄화 규소에 형성되는 반도체 장치.
  4. 제3항에 있어서,
    상기 보디층은, 상기 기판의 주면 상의 상기 탄화 규소에, 주입 에너지가 서로 다른 이온 주입을 2회 이상 행함으로써 형성되는 반도체 장치.
  5. 제1항에 있어서,
    상기 채널층의 불순물 농도는, 상기 트렌치의 측면을 따라 균일한 반도체 장치.
  6. 제1항에 있어서,
    상기 채널층의 불순물 농도와, 상기 제2층의 불순물 농도가 동일한 반도체 장치.
  7. 제1항에 있어서,
    상기 채널층과 상기 제2층 사이에, 상기 제1층이 형성되어 있는 반도체 장치.
  8. (a) 탄화 규소로 이루어지는 제1 도전형의 기판의 주면 상에, 상기 제1 도전형의 드리프트층, 상기 제1 도전형의 제1층, 상기 제1 도전형과 다른 제2 도전형의 보디층 및 상기 제1 도전형의 소스층이 순차적으로 적층된 구조를 형성하는 공정,
    (b) 상기 소스층 상에, 소정의 영역에 개구부를 갖는 마스크를 형성하는 공정,
    (c) 상기 마스크를 사용하여, 상기 소스층, 상기 보디층 및 상기 제1층을 가공하여, 상기 소스층, 상기 보디층 및 상기 제1층을 관통하고, 상기 드리프트층에 달하는 트렌치를 형성하는 공정,
    (d) 상기 기판의 주면의 법선 방향에 대해 제1 각도를 갖는 방향으로부터, 상기 제2 도전형의 불순물을 이온 주입하여, 상기 트렌치의 측면에 노출되는 상기 보디층에, 상기 트렌치의 측면을 따라 상기 제2 도전형의 채널층을 형성하고, 상기 트렌치의 저면에 노출되는 상기 드리프트층에, 상기 트렌치의 저면을 따라 상기 제2 도전형의 제2층을 형성하는 공정,
    (e) 상기 트렌치의 상기 측면 및 상기 저면을 덮도록 게이트 절연막을 형성하는 공정,
    (f) 상기 트렌치의 내부에 상기 게이트 절연막을 통해 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 (d) 공정에 있어서의 상기 제1 각도는 3∼15도인 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 (a) 공정은,
    (a1) 상기 기판의 주면 상에, 탄화 규소로 이루어지는 상기 제1 도전형의 제3층을 형성하는 공정,
    (a2) 상기 제3층의 상면으로부터 제1 거리를 갖는 상기 제3층 내의 제1 위치와, 상기 제3층의 상면으로부터 상기 제1 거리보다도 큰 제2 거리를 갖는 상기 제3층 내의 제2 위치 사이에, 상기 제1 도전형의 불순물을 이온 주입하여, 상기 제1층을 형성하는 공정,
    (a3) 상기 제1 위치와, 상기 제3층의 상면으로부터 상기 제1 거리보다도 작은 제3 거리를 갖는 상기 제3층 내의 제3 위치 사이에, 상기 제2 도전형의 불순물을 이온 주입하여, 상기 보디층을 형성하는 공정,
    (a4) 상기 제3층의 상면과, 상기 제3 위치 사이에, 상기 제1 도전형의 불순물을 이온 주입하여, 상기 소스층을 형성하는 공정
    을 포함하고,
    상기 (a3) 공정에서는, 주입 에너지가 서로 다른 2회 이상의 이온 주입을 행하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제1층의 불순물 농도가 상기 드리프트층의 불순물 농도 및 상기 채널층의 불순물 농도보다도 높고, 상기 채널층의 불순물 농도가 상기 보디층의 불순물 농도보다도 높은 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 채널층의 불순물 농도는, 상기 보디층의 불순물 농도보다도 10배 이상 높은 반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 채널층의 불순물 농도는, 상기 트렌치의 측면을 따라 균일한 반도체 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 채널층의 불순물 농도와, 상기 제2층의 불순물 농도가 동일한 반도체 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 채널층과 상기 제2층 사이에, 상기 제1층이 형성되어 있는 반도체 장치의 제조 방법.
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