TWI643336B - 半導體裝置之製造方法 - Google Patents

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日商瑞薩電子股份有限公司
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Abstract

本發明之課題係在具有溝槽型MOS閘極構造之碳化矽半導體裝置中，抑制動作特性之不均一。
本發明之解決手段係對藉由進行2次以上植入能量互異之離子植入而形成之p-型本體層PB，形成溝槽TR後，藉由斜向離子植入p型雜質，在溝槽TR之側壁部，形成在深度方向上具有均一雜質濃度分布之p型通道層CH。此外，雖然藉由斜向離子植入形成p型通道層CH時，在溝槽TR底部之n-型漂移層NEa中亦導入p型雜質，但藉由在p-型本體層PB與n-型漂移層NEa之間，形成雜質濃度比p型通道層CH、p-型本體層PB及n-型漂移層NEa高之n型層NI，可定出通道長度。藉此，可抑制動作特性之不均一。

Description

半導體裝置之製造方法
本發明係關於半導體裝置及其製造技術，其可適用於例如具有溝槽型MOS(Metal Oxide Semiconductor(金屬氧化物半導體))閘極構造之碳化矽半導體裝置及其製造。
日本特開2013-219161號公報(專利文獻1)中記載一半導體裝置，其具有：形成於井區域之表面部的第1導電型源極區域；在源極區域之預定區域以至少底面在漂移層露出之方式形成的溝槽；及在井區域沿溝槽之側面形成的第1導電型通道層。通道層只形成在漂移層與源極區域之間，且通道層之第1導電型的雜質濃度為全體均一。
此外，日本特開2012-099834號公報(專利文獻2)中記載一MOS閘極型碳化矽半導體裝置，其在連接於溝槽之側壁的閘極氧化膜與通道反轉層表面之間形成 另一導電型矽半導體層。並且揭示另一導電型矽半導體層係由非晶矽層形成，且朝不與MOS閘極型碳化矽半導體裝置之通道電流流動方向交叉的方向，對非晶矽層掃描雷射光而將非晶矽層轉換成多晶矽的技術。
另外，日本特開2008-016747號公報(專利文獻3)中記載一溝槽MOS型碳化矽半導體裝置，其具有：在第一導電型半導體基板上依序層積之第一導電型漂移層、第二導電型基底層、第一導電型源極層；由第一導電型源極層之表面到達漂移層之條狀溝槽；及在溝槽底部之第二導電型層。溝槽底部之第二導電型層與第二導電型基底層係藉由設於條狀溝槽兩端之溝槽寬度方向的側壁面的第二導電型區域來導電連接。
此外，日本特開2006-351744號公報(專利文獻4)中記載一碳化矽半導體裝置之製造方法，其在碳化矽半導體基板上形成閘極氧化膜之步驟前，在溫度1500℃以上之減壓反應爐中，藉由供給氫對半導體基板表面實施大約數nm至0.1μm之蝕刻的表面處理步驟。
另外，日本特開2006-351743號公報(專利文獻5)中記載一MOS閘極型碳化矽半導體裝置，其具有在被一導電型區域夾住之另一導電型區域表面上透過閘極氧化膜形成的多晶矽閘極電極，且連接於閘極氧化膜之另一導電型區域由另一導電型矽半導體層形成。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2013-219161號公報
[專利文獻2]日本特開2012-099834號公報
[專利文獻3]日本特開2008-016747號公報
[專利文獻4]日本特開2006-351744號公報
[專利文獻5]日本特開2006-351743號公報
在具有溝槽型MOS閘極構造之碳化矽半導體裝置中，藉由進行2次以上植入能量互異之離子植入，形成作為通道區域之p-型本體層。因此，在p-型本體層中，沿溝槽之側面在深度方向上產生雜質濃度之濃淡變化，使露出於溝槽之側面之p-型本體層，即通道表面(通道反轉層表面)之雜質濃度不均一。因此，在p-型本體層中形成溝槽後，藉由對露出於溝槽之側面的p-型本體層斜向離子植入p型雜質，使通道表面之雜質濃度為均一。
然而，由於斜向離子植入在溝槽底部之n-型漂移層中亦導入p型雜質，故難以控制通道長度，而有具有溝槽型MOS閘極構造之碳化矽半導體裝置的動作特性不均一的問題。
其他問題及新特徵可由本說明書之記載及附圖了解。
依據一實施形態，對藉由進行2次以上植入能量互異之離子植入而形成之p-型本體層，形成溝槽後，藉由斜向離子植入p型雜質，在溝槽之側壁部，形成沿溝槽之側面在深度方向上具有均一雜質濃度分布之p型通道層。此外，藉由在p-型本體層與n-型漂移層之間，形成雜質濃度比p型通道層、p-型本體層及n-型漂移層高之n型層，可定出通道長度。藉此，可抑制動作特性之不均一。
依據一實施形態，可在具有溝槽型MOS閘極構造之碳化矽半導體裝置中，抑制動作特性之不均一。
A‧‧‧氧化膜厚度與溝槽深度之合計值
B‧‧‧溝槽寬度
c‧‧‧溝槽深度
d‧‧‧氧化膜厚度
CH‧‧‧p型通道層
CT1‧‧‧連接孔
CT2‧‧‧連接孔
DE‧‧‧汲極電極
HM‧‧‧硬遮罩
GE1‧‧‧第1閘極電極
GE2‧‧‧第2閘極電極
GI‧‧‧閘極絕緣膜
IL‧‧‧層間絕緣膜
L1‧‧‧距離
NE‧‧‧n-型層
NEa‧‧‧n-型漂移層
NI‧‧‧n型層
NS‧‧‧n+型源極層
PB‧‧‧p-型本體層
PC‧‧‧p+型接觸層
PI‧‧‧p型層
PR‧‧‧p型層
PS‧‧‧多晶矽膜
RP1‧‧‧光阻圖案
RP2‧‧‧光阻圖案
RP3‧‧‧光阻圖案
SB‧‧‧基板
SE‧‧‧源極電極
SL‧‧‧矽化物層
SOM‧‧‧氧化膜
SOG‧‧‧氧化膜
TR‧‧‧溝槽
θ‧‧‧離子植入角
[圖1]係一實施形態之具有溝槽型MOS閘極構造之碳化矽半導體裝置的主要部分剖面圖。
[圖2]係顯示一實施形態之具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖3]係接續圖2，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖4]係接續圖3，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖5]係接續圖4，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖6]係接續圖5，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖7]係接續圖6，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖8]係接續圖7，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖9]係接續圖8，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖10]係接續圖9，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖11]係接續圖10，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖12]係接續圖11，顯示具有溝槽型MOS閘極構造之碳化矽半導體裝置的製造步驟的主要部分剖面圖。
[圖13]係本發明人等檢討之具有溝槽型MOS閘極構造之碳化矽半導體裝置的主要部分剖面圖。
在以下之實施形態中，雖然為方便起見，在有必要時分成多數部分或實施形態來說明，但除了特別明示之情形以外，該等多數部分或實施形態不是互相沒關係，而是有一者係另一者之一部分或全部的變形例、細節、補充說明等的關係。
此外，在以下之實施形態中，在提及元件數(包含個數、數值、量、範圍等)之情形中，除了特別明示之情形及在原理上顯然限定於特定數的情形等以外，不限定於該特定數，可為特定數以上或以下。
另外，在以下之實施形態中，其構成元件(亦包含元件步驟等)，除了特別明示之情形及考慮在原理上顯然必要之情形等以外，當然不一定是必要的。
再者，述及「由A構成」、「由A形成」、「具有A」、「包含A」時，除了特別明示只有該元件之意旨的情形以外，當然不排除此外之元件。同樣地，在以下之實施形態中，提及構成元件等之形狀、位置、關係等時，除了特別明示之情形及考慮在原理上顯然不是之情形等以外，包含實質上近似或類似於其形狀者等。這對於上述數值及範圍而言亦相同。
此外，在用以說明以下之實施形態的全部圖中，具有同一功能者原則上賦予相同符號，且省略其重複之說明。以下，依據圖式詳細地說明本實施形態。
另外，在此使用之「+」及「-」係表示導電型為n型或p型之相對雜質濃度的記號，例如，意味n型雜質之雜質濃度依「n-」、「n」、「n+」之順序變高，且p型雜質之雜質濃度依「p-」、「p」、「p+」之順序變高。
(問題之詳細說明)
首先，由於想要使本實施形態之具有溝槽型MOS閘極構造之碳化矽半導體裝置的結構及其製造方法更明確，以下利用圖13說明由本發明人等發現之具有溝槽型MOS閘極構造的碳化矽半導體裝置的所欲解決問題。圖13係本發明人等檢討之具有溝槽型MOS閘極構造之碳化矽半導體裝置的主要部分剖面圖。
碳化矽半導體裝置在顯示n型導電性之基板SB的主面上，依序形成有顯示n型導電性之n-型漂移層NEa、顯示p型導電性之p-型本體層PB、及n+型源極層NS。基板SB具有汲極層之功能，而p-型本體層PB具有通道區域之功能。基板SB之雜質濃度係例如1×1018cm-3以上，n-型漂移層NEa之雜質濃度係例如大約8×1015cm-3，p-型本體層PB之雜質濃度係例如大約1×1016cm-3，且n+型源極層NS之雜質濃度係例如1×1019cm-3以上。
此外，形成有貫穿n+型源極層NS及p-型本體層PB並到達n-型漂移層NEa之溝槽TR，且沿包含溝槽TR之側面及底面的內壁形成有閘極絕緣膜GI，並且以埋入溝槽TR內部之方式形成有第1閘極電極GE1。因此，溝槽TR之側壁部的被n+型源極層NS及n-型漂移層NEa夾住之p-型本體層PB的露出面成為通道表面。
近年來，在碳化矽半導體裝置中，為提高價格競爭力，藉由離子植入法取代目前之磊晶成長法來形成作為通道區域的p-型本體層PB。然而，由於在碳化矽(SiC)中雜質不擴散，p-型本體層PB藉由進行多次植入條件(例如植入能量或劑量)互異之離子植入來形成。例如藉由進行2次以上(例如大約10次)植入能量互異之離子植入來形成。因此，p-型本體層PB沿溝槽TR之側面在深度方向上具有雜質濃度之濃淡交互重複的雜質濃度分布。
此外，在碳化矽半導體裝置中，在p-型本體層PB中形成溝槽TR，且溝槽TR之側壁部之p-型本體層PB的露出面成為通道表面。然而，如前所述地，p-型本體層PB沿溝槽TR之側面在深度方向上產生雜質濃度之濃淡變化，而在該狀態下，通道表面之雜質濃度會不均一。因此，在p-型本體層PB中形成溝槽TR後，藉由對「露出於溝槽TR之側面的p-型本體層PB」進行斜向離子植入p型雜質，可形成p型層PR。藉此，使通道表面之雜質濃度為均一。
然而，以斜向離子植入，在溝槽TR底部之n-型漂移層NEa中亦導入p型雜質。n-型漂移層NEa之雜質濃度係例如8×1015cm-3，而p型層PR之雜質濃度係例如2×1017cm3，因此不僅溝槽TR之側壁部，底部亦形成p型層PR。因此，難以控制通道長度，有碳化矽半導體裝置之動作特性不均一的問題。
(實施形態)
<<碳化矽半導體裝置>>
利用圖1說明本實施形態之碳化矽半導體裝置的結構。在此，說明具有溝槽型MOS閘極構造之碳化矽半導體裝置的溝槽閘極型MOSFET(Metal Oxide Semiconductor Field Effect Transistor(金屬氧化物半導體場效電晶體))的結構。圖1係具有溝槽型MOS閘極構造之碳化矽半導體裝置(溝槽閘極型MOSFET)的主要部分剖面圖。
本實施形態之碳化矽半導體裝置具有由顯示n型導電性之碳化矽(SiC)構成的基板SB。在其主面上，具有n-型漂移層NEa、n型層NI、p-型本體層PB、n+型源極層NS、p+型接觸層PC、溝槽TR、p型通道層CH、p型層PI、閘極絕緣膜GI、閘極電極(第1閘極電極GE1及第2閘極電極GE2)、及源極電極SE。此外，在與其主面相反側之背面上，具有汲極電極DE。
基板SB具有汲極層之功能，且例如由具有4H多型體之顯示n型導電性的碳化矽(SiC)構成。基板SB之厚度係例如大約350μm，而其雜質濃度係例如i×1018cm-3以上。
n-型漂移層NEa具有保持耐電壓之功能，且由形成在基板SB主面上之顯示n型導電性的碳化矽(SiC)構成。n-型漂移層NEa係例如，藉由磊晶成長法形成。n-型漂移層NEa之厚度係例如大約10至13μm，而其雜質濃度係例如大約8×1015cm-3。
n型層NI形成在n-型漂移層NEa之上面(與連接基板SB之面相反側的面)上，且具有「定出通道長度之層」的功能。n型層NI係例如，藉由將n型雜質導入「形成在基板SB主面上之顯示n型導電性的碳化矽(SiC)中」而形成。n型層NI之厚度係例如大約0.2至0.4μm，而其雜質濃度係例如大約1×1018cm-3。
p-型本體層PB形成在n型層NI之上面(與連接n-型漂移層NEa之面相反側的面)上，且具有通道區域之功能。p-型本體層PB係例如，藉由將p型雜質導入「形成在基板SB主面上之顯示n型導電性的碳化矽(SiC)中」而形成。p-型本體層PB之厚度係例如大約0.5μm，而其雜質濃度係例如大約1×1016cm-3。
p-型本體層PB係藉由在碳化矽(SiC)中進行2次以上(例如大約10次)「植入能量互異之離子植入」而形成，因此沿溝槽之側面在深度方向上具有雜質濃度之濃淡交互重複的雜質濃度分布。
n+型源極層NS形成在p-型本體層PB之上面(與連接n型層NI之面相反側的面)上。n+型源極層NS係例如，藉由將n型雜質導入「形成在基板SB主面上之顯示n型導電性的碳化矽(SiC)中」而形成。n+型源極層NS之厚度係例如大約0.3μm，而其雜質濃度係例如1×1019cm-3以上。
p+型接觸層PC形成在p-型本體層PB之上面(與連接n型層NI之面相反側的面)上與形成有n+型源極層NS之區域不同的區域中，並電性連接於p-型本體層PB。p+型接觸層PC係例如，藉由將p型雜質導入「形成在基板SB主面上之顯示n 型導電性的碳化矽(SiC)中」而形成。p+型接觸層PC之雜質濃度係例如大約1×1021cm-3以上。
溝槽TR係以沿深度方向貫穿n+型源極層NS、p-型本體層PB及n型層NI之方式形成，並以其底部到達n-型漂移層NEa之方式形成。溝槽TR係為實現溝槽型MOS閘極構造而形成。此外，在本實施形態中，如後述地，位於溝槽TR之側壁部的p-型本體層PB中形成p型通道層CH，而位於溝槽TR之底部的n-型漂移層NEa中形成p型層PI。因此，n+型源極層NS、p型通道層CH及n型層NI露出於溝槽TR之側面，且p型層PI露出於其底面。由溝槽TR之底面到基板SB與n-型漂移層NEa之界面的距離係例如大約10至12μm。
p型通道層CH形成在「露出於溝槽之側面的p-型本體層PB中」，且具有通道區域之功能。由於p型通道層CH係藉由對「露出於溝槽TR之側面的p-型本體層PB」進行斜向離子植入而形成，沿溝槽TR之側面在深度方向上具有均一之雜質濃度分布。p型通道層CH之雜質濃度係例如大約2×1017cm-3，且設定為比p-型本體層PB之雜質濃度(例如大約1×1016cm-3)高10倍以上。
p-型本體層PB及p型通道層CH均具有通道區域之功能。此外，在p-型本體層PB露出於作為通道表面之溝槽TR側面的情形中，由於p-型本體層PB沿溝槽之側面在深度方向上具有雜質濃度之濃淡交互重複的雜質濃度分布，產生起因於該雜質濃度分布之碳化矽半導體裝置的動作特性的不均一。相對於此，在p型通道層CH露出於作為通道表面之溝槽TR側面的情形中，由於p型通道層CH沿 溝槽之側面在深度方向上具有均一之雜質濃度分布，可抑制碳化矽半導體裝置之動作特性的不均一。因此，在本實施形態中，在作為通道表面之溝槽TR的側面，形成有在深度方向上具有均一雜質濃度分布的p型通道層CH。
p型層PI形成在「露出於溝槽TR之底面的n-型漂移層NEa中」。p型層PI係藉由對「露出於溝槽TR之底面的n-型漂移層NEa」進行斜向離子植入p型雜質而形成，且與p型通道層CH同時地形成。因此，p型層PI之雜質濃度與p型通道層CH之雜質濃度相同，且係例如大約2×1017cm-3。藉由在「露出於溝槽TR之底面的n-型漂移層NEa中」形成p型層PI，可提高碳化矽半導體裝置之斷路功能。
閘極絕緣膜GI係沿包含溝槽TR之側面及底面的內壁形成。閘極絕緣膜GI由例如氧化膜構成。閘極絕緣膜GI之厚度係例如大約30至100nm。
閘極電極(第1閘極電極GE1及第2閘極電極GE2)係由以下者構成，即：以埋入溝槽TR內部之方式透過閘極絕緣膜GI形成之由多晶矽膜形成的第1閘極電極GE1；及電性連接於第1閘極電極GE1且由金屬膜形成之第2閘極電極GE2。構成第1閘極電極GE1之多晶矽膜的雜質濃度係例如大約1×1020cm-3。第2閘極電極GE2係例如由依序層積鈦(Ti)膜、氮化鈦(TiN)膜及鋁(Al)膜之多層膜構成。鈦(Ti)膜之厚度係例如大約30nm，氮化鈦(TiN)膜之厚度係例如大約100nm，鋁(Al)膜之厚度係例如大約5μm，且鈦(Ti)膜及氮化鈦(TiN)膜具有防止鋁(Al)擴散之障壁層的功能。
層間絕緣膜IL，以覆蓋第1閘極電極GE1及閘極絕緣膜GI之方式，形成在第1閘極電極GE1、n+型源極層NS及p+型接觸層PC之上面。層間絕緣膜IL形成有：露出第1閘極電極GE1上面之一部分的開口部(連接孔CT2)；以及露出n+型源極層NS及p+型接觸層PC上面之一部分的開口部(連接孔CT1)。介由露出第1閘極電極GE1上面之一部分的開口部(連接孔CT2)，形成有第2閘極電極GE2。
源極電極SE介由形成在層間絕緣膜IL中之開口部(連接孔CT1)，電性連接於n+型源極層NS及p+型接觸層PC上面之一部分。源極電極SE由與第2閘極電極GE2相同之金屬膜構成，例如由依序層積鈦(Ti)膜、氮化鈦(TiN)膜及鋁(Al)膜之多層膜構成。為減少接觸電阻，可在n+型源極層NS及p+型接觸層PC上面之一部分與源極電極SE的界面，形成矽化物層SL，例如鎳(Ni)矽化物層。
汲極電極DE形成在與基板SB之主面相反側的背面上，且例如由依序層積鎳(Ni)矽化物層、鈦(Ti)膜、氮化鈦(TiN)膜及金(Au)膜之多層膜構成。
在本實施形態之碳化矽半導體裝置中，如前所述地，p-型本體層PB係藉由在碳化矽(SiC)中進行多次植入條件(例如植入能量或劑量)互異之離子植入來形成。例如藉由進行2次以上(例如大約10次)植入能量互異之離子植入來形成。因此，p-型本體層PB沿溝槽之側面在深度方向上具有雜質濃度之濃淡交互重複的雜質濃度分布。因此，在p-型本體層PB中形成溝槽TR後，藉由對「露出於溝槽TR之側面的p-型本體層PB」進行斜向離子植入p型雜質，可在溝槽TR之側壁部形成p型通道層CH，而該p型通道層CH沿溝槽TR之側面在深度方向上具有均一 之雜質濃度分布，且雜質濃度比p-型本體層PB高10倍以上。藉此，可抑制碳化矽半導體裝置之動作特性的不均一。
此外，在p-型本體層PB與n-型漂移層NEa之間，形成有雜質濃度比p型通道層CH(2×1017cm-3)、p-型本體層PB(1×1016cm-3)及n-型漂移層NEa(8×1015cm-3)高之n型層NI(1×1018cm-3)。藉由斜向離子植入形成p-型本體層PB時，雖然在溝槽TR底部之n-型漂移層NEa中亦導入p型雜質，但藉由形成n型層NI(1×1018cm3)，可輕易控制碳化矽半導體裝置之通道長度。具體而言，被n+型源極層NS與n型層NI夾住之p型通道層CH及p-型本體層PB成為通道區域，且n+型源極層NS與n型層NI間之距離(p-型本體層PB之厚度)成為通道長度。因此，藉由形成n型層NI，可控制p-型本體層PB之厚度而定出通道長度，因此可抑制碳化矽半導體裝置之動作特性的不均一。
<<碳化矽半導體裝置之製造方法>>
接著，使用圖2至圖12依步驟順序說明本實施形態之碳化矽半導體裝置的製造方法。在此，說明具有溝槽型MOS閘極構造之碳化矽半導體裝置的溝槽閘極型MOSFET的製造方法。圖2至圖12係具有溝槽型MOS閘極構造之碳化矽半導體裝置(溝槽閘極型MOSFET)的主要部分剖面圖。
<汲極層及n-型漂移層>
首先，如圖2所示地，製備晶圓，而該晶圓由以下者構成，即：由顯示n型導電性之碳化矽(SiC)形成的基板SB；及藉由磊晶成長法形成在該基板SB主面 上之由顯示n型導電性之碳化矽(SiC)形成的n-型層NE。基板SB具有汲極層之功能。基板SB之厚度係例如大約350μm，而其雜質濃度係例如大約1×1018cm-3。此外，n-型層NE之厚度係例如大約10至13μm，而其雜質濃度係例如大約8×1015cm-3。
接著，如圖3所示地，藉由離子植入法將n型雜質，例如氮(N)導入n-型層NE中，形成n型層NI。n型層NI係例如，由相對n-型層NE之上面(與連接基板SB之面相反側的面)在深度方向上0.8μm(亦可包含0.8μm)的位置，形成到相對n-型層NE之上面在深度方向上1.0μm(亦可包含1.0μm)的位置，且具有「定出通道長度之層」的功能。n型層NI之雜質濃度比n-型層NE之雜質濃度高，且係例如大約1×1018cm-3。
藉由在n-型層NE中形成n型層NI，n-型層NE分離成n型層NI之下面側及上面側，且基板SB與n型層NI間之n-型層NE構成保持耐電壓之n-型漂移層NEa。
藉此，在基板(汲極層)SB之主面上，形成「依序形成有n-型漂移層NEa、n型層NI及n-型層NE之層積構造」。此外，上述層積構造亦可例如在基板SB之主面上，藉由使n-型漂移層NEa、n型層NI及n-型層NE藉磊晶成長法依序成長而形成。
<p-型本體層>
接著，如圖4所示地，在n型層NI之上面側的n-型層NE中，藉由離子植入導入p型雜質，例如鋁(Al)而形成p-型本體層PB。p-型本體層PB係例如，由相對n-型層NE之上面(與連接n型層NI之面相反側的面)在深度方向上0.3μm(亦可包含0.3μm)的位置，形成到n-型層NE與n型層NI的界面。即，在由n-型層NE之上面到0.3μm之範圍內，未形成p-型本體層PB，且，超過n型層NI，在n-型漂移層NEa中未形成p-型本體層PB。
在此，p-型本體層PB係藉由進行2次以上(例如大約10次)「植入能量互異的離子植入」而形成。因此，p-型本體層PB係由多數p型層構成，而該等多數p型層係例如，由相對n-型層NE之上面在深度方向上0.3μm的位置，形成到n-型層NE與n型層NI的界面。因此，雖然藉由形成p-型本體層PB，可使n-型層NEp型化，但在p-型本體層PB中，在深度方向上產生雜質濃度之濃淡變化。離子植入之植入能量係在例如200至1,000keV之範圍內選擇。此外，p-型本體層PB之雜質濃度係例如大約1×1016cm-3。
藉此，在基板(汲極層)SB之主面上，形成「依序形成有n-型漂移層NEa、n型層NI、p-型本體層PB及n-型層NE之層積構造」。
<n+型源極層>
接著，如圖5所示地，藉由離子植入法將n型雜質，例如氮(N)導入n-型層NE中，形成n+型源極層NS。n+型源極層NS係例如，由n-型層NE之上面，形成到在深度方向上0.3μm(亦可包含0.3μm)的位置。
在此，n+型源極層NS係藉由實施2次以上植入能量互異之離子植入而形成。因此，n+型源極層NS係由多數n型層構成，而該等n型層係例如由n-型層NE之上面，形成到在深度方向上0.3μm的位置。離子植入之植入能量係在例如50至150keV之範圍內選擇。此外，n+型源極層NS之雜質濃度係例如1×1019cm-3以上。
藉此，在基板(汲極層)SB之主面上，形成「依序形成有n-型漂移層NEa、n型層NI、p-型本體層PB及n+型源極層NS之層積構造」。
<p+型接觸層>
接著，如圖6所示地，在n+型源極層NS之上面(與連接p-型本體層PB之面相反側的面)上，藉由微影技術形成光阻圖案RP1。然後，以光阻圖案RP1作為遮罩，藉由離子植入法將p型雜質，例如鋁(Al)導入n+型源極層NS，而在所希望之區域形成到達p-型本體層PB的p+型接觸層PC。具體而言，p+型接觸層PC係例如由n+型源極層NS之上面，形成到在深度方向上0.5μm(亦可包含0.5μm)之位置。p+型接觸層PC之雜質濃度係比n+型源極層NS之雜質濃度高大約2位數，且係例如1×1021cm-3以上。
接著，去除光阻圖案RP1後，在n+型源極層NS及p+型接觸層PC之上面上，藉由例如CVD(Chemical Vapor Deposition(化學氣相沈積))法形成碳(C)層(圖示省略)。碳(C)層之厚度係例如大約4nm。接著，對晶圓進行活化退火，使藉由上述步驟離子植入之n型雜質及p型雜質活化。活化退火之環境氣體係例如氬(Ar)等之 惰性氣體，且其溫度係例如大約1,700℃。然後，使用氧(O2)電漿去除碳(C)層。若在n+型源極層NS及p+型接觸層PC之上面未藉碳(C)層覆蓋之情形下進行活化退火，n+型源極層NS及p+型接觸層PC之上面(露出面)皸裂。為防止這種情形，在活化退火時，最好藉由碳(C)層覆蓋n+型源極層NS及p+型接觸層PC之上面。
<溝槽>
接著，如圖7所示地，在n+型源極層NS及p+型接觸層PC之上面上，藉由例如CVD法形成氧化膜SOM。氧化膜SOM係例如TEOS(Tetra Ethyl Ortho Silicate(四原矽酸乙酯)；Si(OC2H5)4))膜，且其厚度係例如大約0.5至1μm。
接著，在氧化膜SOM之上面(與連接n+型源極層NS及p+型接觸層PC之面相反側的面)上，藉由微影技術形成光阻圖案RP2。然後，以光阻圖案RP2作為遮罩，藉由乾式蝕刻法加工氧化膜SOM，並在下一步驟中去除形成溝槽之區域的氧化膜SOM。藉此，形成由氧化膜SOM構成之硬遮罩HM。
接著，如圖8所示地，去除光阻圖案RP2後，以硬遮罩HM作為遮罩，藉由反應性離子蝕刻法加工n+型源極層NS、p-型本體層PB及n型層NI，而在所希望之區域形成到達n-型漂移層NEa之溝槽TR。溝槽TR之寬度b係例如大約1μm，且其深度c係例如大約1.2μm。溝槽TR之底部及肩部呈圓化之形狀。
在此，形成溝槽TR，使由溝槽TR之底面到基板SB與n-型漂移層NEa之界面的距離L1為例如大約10至12μm。藉此，可獲得大約1,200V之耐電壓。此外，上 述距離L1係配合碳化矽半導體裝置之耐電壓來決定。因此，若為例如大約600V之耐電壓，則形成溝槽TR，使上述距離L1為例如大約5至6μm。
此外，p-型本體層PB露出於溝槽TR之側面。如使用前述圖4說明地，p-型本體層PB係由藉由進行2次以上(例如大約10次)植入能量互異之離子植入而形成的多數p型層構成。由於在碳化矽(SiC)中雜質不擴散，藉由離子植入法導入碳化矽(SiC)之雜質在飛程附近具有雜質濃度之尖峰。因此，在p-型本體層PB內，由於雜質濃度高之區域及雜質濃度低之區域在深度方向上交互重複，在溝槽TR側壁部之p-型本體層PB的露出面上，沿溝槽TR之側面，在深度方向上交互地產生雜質濃度之濃淡變化。
溝槽TR側壁部之p-型本體層PB的露出面成為碳化矽半導體裝置之通道表面。因此，在此狀態下，碳化矽半導體裝置之通道表面的雜質濃度不均一。因此，在下一步驟中，沿溝槽TR之側面形成在深度方向上具有均一雜質濃度的p型通道層CH。
<p型通道層>
接著，如圖9所示地，由氧化膜SOM之開口部，對露出於溝槽TR之側面的p-型本體層PB，將p型雜質，例如鋁(Al)斜向離子植入，藉此形成p型通道層CH。一般而言，由於溝槽TR在平面圖中呈矩形，藉由使晶圓每次旋轉90°，改變4次方向來進行斜向離子植入，分別對在平面圖中矩形之4邊形成p型通道層CH。
斜向離子植入之離子植入角θ(相對晶圓之法線方向的角度)係依據氧化膜SOM之厚度d及溝槽TR之深度c的合計值a、及溝槽TR之寬度b，使用式(1)算出。
θ=tan-1(b/2a) (式1)
在本實施形態中，氧化膜SOM之厚度d係例如大約0.5至1μm，且溝槽TR之深度c係例如大約1.0至1.2μm，因此離子植入角θ可決定為3至15°。
p型通道層CH之雜質濃度比p-型本體層PB之雜質濃度(例如大約1×1016cm-3以上)高10倍以上，並設定為例如大約2×1017cm-3，且沿溝槽TR之側面之深度方向的p型通道層CH的雜質濃度為均一。
此外，斜向離子植入在n型層NI中亦導入p型雜質。然而，n型層NI之雜質濃度係例如1×1018cm-3，且比p型通道層CH之雜質濃度(例如2×1017cm-3)高10倍以上，因此即使斜向離子植入p型雜質，亦不會影響n型層NI之雜質濃度。即，藉由形成n型層NI，可定出碳化矽半導體裝置之通道長度，而露出於溝槽TR之側面且被n+型源極層NS及n型層NI夾住之區域成為碳化矽半導體裝置的通道表面。
另外，斜向離子植入在溝槽TR之底部亦導入p型雜質，並形成p型層PI。即，溝槽TR之側壁部的p型通道層CH及溝槽TR之底部的p型層PI在同一步驟中形成。然而，由於在p型通道層CH與p型層PI之間形成有n型層NI，兩者電性分離， 且p型層PI不構成碳化矽半導體裝置之通道區域的一部分。此外，藉由在溝槽TR之底部形成p型層PI，可提高碳化矽半導體裝置之斷路耐電壓。
至此形成在n-型層NE上之n-型漂移層NEa、n型層NI、p-型本體層PB、n+型源極層NS及p型通道層CH的雜質濃度的關係歸納如下。
n+型源極層NS(1×1019cm-3以上)>>n型層NI(1×1018cm-3)>p型通道層CH(2×1017cm-3)>p-型本體層PB(1×1016cm-3)>n-型漂移層NEa(8×1015cm-3)。
<閘極絕緣膜、閘極電極>
接著，如圖10所示地，藉由濕式蝕刻法去除硬遮罩HM後，藉由熱氧化法及CVD法在溝槽TR之內壁(側面及底面)、以及n+型源極層NS及p+型接觸層PC之上面形成氧化膜SOG，然後，以埋入溝槽TR之內部的方式，將例如包含n型雜質之多晶矽膜PS沈積在氧化膜SOG上。氧化膜SOG之厚度係例如大約30至100nm，而多晶矽膜PS之雜質濃度係例如大約1×1020cm-3。
接著，在多晶矽膜PS之上面(與連接氧化膜SOG之面相反側的面)上，藉由微影技術形成光阻圖案RP3。然後，以光阻圖案RP3作為遮罩，藉由乾式蝕刻法加工多晶矽膜PS及氧化膜SOG，在溝槽TR之內部形成由多晶矽膜PS構成之第1閘極電極GE1及由氧化膜SOG構成之閘極絕緣膜GI。考慮光阻圖案RP3之不對齊及乾式蝕刻之加工不均一等，第1閘極電極GE1及閘極絕緣膜GI在平面圖中形成為比溝槽TR之寬度大。
<電極>
接著，如圖11所示地，去除光阻圖案RP3後，以覆蓋第1閘極電極GE1及閘極絕緣膜GI之方式，在第1閘極電極GE1、n+型源極層NS及p+型接觸層PC之上面藉由CVD法形成層間絕緣膜IL。
接著，雖然未圖示，但在層間絕緣膜IL之上面(與連接第1閘極電極GE1、n+型源極層NS及p+型接觸層PC之面相反側的面)上，藉由微影技術形成光阻圖案，並以該光阻圖案作為遮罩，藉由乾式蝕刻法加工層間絕緣膜IL。藉此，形成使n+型源極層NS及p+型接觸層PC之上面之一部分露出的連接孔CT1。接著，在連接孔CT1之底面藉由自對準法形成鎳(Ni)矽化物層SL。
接著，雖然未圖示，但在層間絕緣膜IL之上面上，藉由微影技術形成光阻圖案，並以該光阻圖案作為遮罩，藉由乾式蝕刻法加工層間絕緣膜IL。藉此，形成使第1閘極電極GE1之上面之一部分露出的連接孔CT2。
接著，在包含連接孔CT1、CT2之內部的層間絕緣膜IL上，藉由濺鍍法依序沈積例如鈦(Ti)膜、氮化鈦(TiN)膜及鋁(Al)膜。鈦(Ti)膜之厚度係例如大約30nm，氮化鈦(TiN)膜之厚度係例如大約100nm，鋁(Al)膜之厚度係例如大約5μm，且鈦(Ti)膜及氮化鈦(TiN)膜具有防止鋁(Al)擴散之障壁層的功能。
接著，雖然未圖示，但在鋁(Al)膜之上面(與連接氮化鈦(TiN)之面相反側的面)上，藉由微影技術形成光阻圖案後，以該光阻圖案作為遮罩，藉由乾式蝕刻法加工鋁(Al)膜、氮化鈦(TiN)膜及鈦(Ti)膜。藉此，形成以鋁(Al)膜作為主導體層之源極電極SE及第2閘極電極GE2。源極電極SE透過形成在層間絕緣膜IL中之連接孔CT1，電性連接於n+型源極層NS及p+型接觸層PC。此外，第2閘極電極GE2透過形成在層間絕緣膜IL中之連接孔CT2，電性連接於第1閘極電極GE1。
接著，如圖12所示地，在與基板SB之主面相反側的背面上，在形成例如鎳(Ni)矽化物層後，在鎳(Ni)矽化物層上藉由濺鍍法依序沈積鈦(Ti)膜、氮化鈦(TiN)膜及金(Au)膜。藉此，在具有汲極層之功能的基板SB背面，形成由鎳(Ni)矽化物層、鈦(Ti)膜、氮化鈦(TiN)膜及金(Au)膜構成之層積構造的汲極電極DE。鈦(Ti)膜之厚度係例如大約100nm，鎳(Ni)膜之厚度係例如大約200nm，且金(Au)膜之厚度係例如大約100nm。
經過以上之製造步驟，大略完成圖1所示之具有溝槽型MOS閘極構造的碳化矽半導體裝置。
如此，在本實施形態之具有溝槽型MOS閘極構造的碳化矽半導體裝置中，即使進行2次以上植入能量互異之離子植入而形成作為通道區域的p-型本體層PB，亦在溝槽TR之側面形成有在深度方向上具有均一雜質濃度分布的p型通道 層CH。此外，在p-型本體層PB與n-型漂移層NEa之間，形成有可定出通道長度之n型層NI。藉此，可抑制碳化矽半導體裝置之動作特性的不均一。
以上，雖然依據實施形態具體說明了本發明人等作成之發明，但當然本發明不限於前述實施形態，而在不脫離其要旨之範圍內進行各種變更。

Claims (7)

  1. 一種半導體裝置之製造方法，包含以下步驟：(a)在由碳化矽構成之第1導電型基板的主面上，形成依序層積該第1導電型之漂移層、該第1導電型之第1層、與該第1導電型不同之第2導電型的本體層及該第1導電型之源極層的構造；(b)在該源極層上，形成在預定區域具有開口部之遮罩；(c)使用該遮罩，加工該源極層、該本體層及該第1層，以形成貫穿該源極層、該本體層及該第1層並到達該漂移層之溝槽；(d)由相對該基板主面之法線方向具有第1角度的方向，離子植入該第2導電型之雜質，而在露出於該溝槽之側面的該本體層上，沿該溝槽之側面形成該第2導電型的通道層，並在露出於該溝槽之底面的該漂移層上，沿該溝槽之底面形成該第2導電型的第2層；(e)以覆蓋該溝槽之該側面及該底面的方式形成閘極絕緣膜；及(f)在該溝槽之內部透過該閘極絕緣膜形成閘極電極；其中該(a)步驟包含以下步驟：(a1)在該基板之主面上，形成由碳化矽構成之該第1導電型的第3層；(a2)在相對該第3層之上面具有第1距離的該第3層內的第1位置與相對該第3層之上面具有比該第1距離大之第2距離的該第3層內的第2位置之間，離子植入該第1導電型之雜質而形成該第1層；(a3)在該第1位置與相對該第3層之上面具有比該第1距離小之第3距離的該第3層內的第3位置之間，離子植入該第2導電型之雜質而形成該本體層；及(a4)在該第3層之上面與該第3位置之間，離子植入該第1導電型之雜質而形成該源極層，在該(a3)步驟中，進行植入能量互異之2次以上的離子植入。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該(d)步驟之該第1角度係3至15度。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該第1層之雜質濃度比該漂移層之雜質濃度及該通道層之雜質濃度高，且該通道層之雜質濃度比該本體層之雜質濃度高。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該通道層之雜質濃度比該本體層之雜質濃度高10倍以上。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該通道層之雜質濃度沿該溝槽之側面為均一。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該通道層之雜質濃度與該第2層之雜質濃度相同。
  7. 如申請專利範圍第1項之半導體裝置之製造方法，其中，在該通道層與該第2層之間形成有該第1層。
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