CN114242768B - 栅底电荷平衡改善的碳化硅mosfet器件及制造方法 - Google Patents

栅底电荷平衡改善的碳化硅mosfet器件及制造方法 Download PDF

Info

Publication number
CN114242768B
CN114242768B CN202111370423.9A CN202111370423A CN114242768B CN 114242768 B CN114242768 B CN 114242768B CN 202111370423 A CN202111370423 A CN 202111370423A CN 114242768 B CN114242768 B CN 114242768B
Authority
CN
China
Prior art keywords
layer
silicon carbide
charge balance
gate
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111370423.9A
Other languages
English (en)
Other versions
CN114242768A (zh
Inventor
任炜强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Zhenmaojia Semiconductor Co ltd
Original Assignee
Shenzhen Zhenmaojia Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Zhenmaojia Semiconductor Co ltd filed Critical Shenzhen Zhenmaojia Semiconductor Co ltd
Priority to CN202111370423.9A priority Critical patent/CN114242768B/zh
Publication of CN114242768A publication Critical patent/CN114242768A/zh
Application granted granted Critical
Publication of CN114242768B publication Critical patent/CN114242768B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种栅底电荷平衡改善的碳化硅MOSFET器件及其制造方法，器件包括:具有电荷平衡柱的外延片结构、嵌埋式栅极结构、位于顶层的源极结构及位于底层的漏极结构,外延片结构的碳化硅外延层上形成有挖槽后的沟道顺从层。利用位于栅极结构两侧的接触沟槽,源极结构与外延片结构形成非平面的欧姆接触。利用位于栅极沟槽与接触沟槽下方的电荷平衡柱且基本由预置叠层阱所构成,以避免电荷平衡柱穿透到外延片结构的碳化硅衬底。本发明具有规范栅底电荷平衡结的底部深度与外形受到比较好的截面柱形的效果,以解决在沟道顺从层的设置基础上导致电荷平衡结不能调整注入浓度与无法形成结侧柱形与结底深度随沟槽深度变化的电性能不稳定缺陷。

Description

栅底电荷平衡改善的碳化硅MOSFET器件及制造方法
技术领域
本发明涉及碳化硅MOSFET器件的技术领域，尤其是涉及一种栅底电荷平衡改善的碳化硅MOSFET器件及制造方法。
背景技术
在碳化硅第三代半导体器件的现有技术中，在断开下禁带宽度超过2．0eV，具有较高的临界击穿电场能力、较高的热导率和更饱和的电子迁移率的优点，适合于制造大功率、高温、高频和抗辐射的半导体器件，碳化硅半导体器件的栅极常见是平面的，沟道路径是横向的；例如：CN104409501A、CN111933698A。为了提高碳化硅器件集成密度，有人提出了碳化硅器件中制作嵌埋式栅极，沟道路径是纵向的；例如：CN113506826A、CN113299748A。在金氧半场效晶体管(MOSFET)的应用中，以碳化硅(SiC)为衬底时，通常器件制作前在碳化硅衬底上需要在制作碳化硅外延层，器件制造中需要制作沟道顺从层。
为了改善在嵌埋式栅极底部的电场，带隙较窄(<1.2eV)使用硅(Si)衬底的MOSFET器件会在栅底制作电荷平衡柱，其制作工序是先挖沟槽，再离子注入形成电荷平衡结，电荷平衡结的深度与外形会有较大变化。但在以碳化硅(SiC)为衬底的MOSFET器件中，对精度要求更高。在挖槽的刻蚀误差与且表面沟道顺从层的限制下，电荷平衡结有可能穿透到碳化硅衬底，影响电性能，并且电荷平衡结存在受到注入沟道顺从层的浓度干扰而不可调整。
发明内容
本发明的主要目的一是提供一种碳化硅MOSFET器件，主要进步在于，令栅底电荷平衡结的底部深度与外形受到比较好的截面柱形规范，解决碳化硅MOSFET器件中电荷平衡结的底部受到挖槽深度误差引起的电性能不稳定以及电荷平衡结的浓度不可调整的问题。
本发明的主要目的二是提供一种碳化硅MOSFET器件的制造方法，用以实现栅底电荷平衡结的底部深度与外形的截面柱形规范在碳化硅MOSFET器件的应用。
本发明的主要目的一是通过以下技术方案得以实现的：
提出一种碳化硅MOSFET器件，包括：
外延片结构，包括碳化硅衬底以及在所述碳化硅衬底上的碳化硅外延层；所述碳化硅外延层内形成有第一电荷平衡柱与第二电荷平衡柱；由所述碳化硅外延层的上表面开设有栅极沟槽以及在所述栅极沟槽两侧的接触沟槽，所述栅极沟槽对准在所述第一电荷平衡柱上，所述接触沟槽对准在所述第二电荷平衡柱上；其中，所述第一电荷平衡柱与所述第二电荷平衡柱基本由预置叠层阱所构成，以避免所述第一电荷平衡柱与所述第二电荷平衡柱穿透到所述碳化硅衬底；所述外延片结构在所述碳化硅外延层表面形成有挖槽后的沟道顺从层，所述沟道顺从层在所述栅极沟槽的底部与所述第一电荷平衡柱相接，在所述接触沟槽的底部与所述第二电荷平衡柱相接；
栅极结构，嵌埋式设置在所述栅极沟槽内；
源极结构，设置在所述外延片结构的顶面，所述源极结构还填充于所述接触沟槽内，使所述源极结构与所述外延片结构形成非平面的欧姆接触；及
漏极结构，设置在所述外延片结构的底面。
通过采用上述技术方案，利用所述碳化硅外延层内形成有第一电荷平衡柱与第二电荷平衡柱且所述第一电荷平衡柱与所述第二电荷平衡柱基本由预置叠层阱所构成，以避免所述第一电荷平衡柱与所述第二电荷平衡柱穿透到所述碳化硅衬底，结合所述外延片结构在所述碳化硅外延层表面形成有挖槽后的沟道顺从层，所述沟道顺从层在所述栅极沟槽的底部与所述第一电荷平衡柱相接，在所述接触沟槽的底部与所述第二电荷平衡柱相接，借此达到更有效率改善碳化硅MOSFET器件栅底电荷平衡的效果。
本发明在较佳示例中可以进一步配置为：所述第一电荷平衡柱的底部与所述第二电荷平衡柱的底部不穿透到所述碳化硅衬底内，且所述第一电荷平衡柱的底部与所述第二电荷平衡柱的底部距离所述碳化硅衬底的上表面的间隔在5um以下；具体的，当所述碳化硅外延层为N-型，所述预置叠层阱包括两层或两层以上逐层叠加的P-结，所述欧姆接触内侧形成有所述沟道顺从层与所述碳化硅外延层的主体区之间的PN结隔离；更具体的，所述PN结隔离还延伸在所述第一电荷平衡柱与所述第二电荷平衡柱的柱外形与所述碳化硅外延层的主体区之间。
通过采用上述技术方案，利用所述第一电荷平衡柱的底部与所述第二电荷平衡柱的底部距离所述碳化硅衬底的上表面的间隔控制(在5um以下)，结合所述源极结构与所述外延片结构在所述接触沟槽内形成非平面的欧姆接触，有效改善碳化硅外延层在栅底下方与栅底两侧的电场。
本发明在较佳示例中可以进一步配置为：所述碳化硅外延层的上层形成为沟道体层，所述沟道体层的下界面较浅于所述栅极沟槽与所述接触沟槽的槽底，使所述沟道体层只能透过所述沟道顺从层与所述第一电荷平衡柱及所述第二电荷平衡柱相接；当所述栅极结构下方还设置有位于所述栅极沟槽槽底的效应隔离层，所述沟道顺从层还包括反极型导接段，位于所述栅极沟槽的槽侧且延伸超过所述效应隔离层的一侧，以在器件使用过程动态调整所述第一电荷平衡柱的电位，防止所述第一电荷平衡柱浮空。
通过采用上述技术方案，利用栅极沟槽的槽侧的反极型导接段可以调整栅极结构在沟道顺从层中的导通长度，同时栅极沟槽的槽侧的反极型导接段的浓度的增加可以减少JFET效应，可以得到更低的导通电阻；并且第一电荷平衡柱通过沟道顺从层和沟道体层相接，能够保证第一电荷平衡柱的电位和沟道体层的电位相同，避免第一电荷平衡柱浮空，提升器件的动态性能。
本发明在较佳示例中可以进一步配置为：还包括栅氧化层，图案化形成在所述栅极沟槽的槽侧与所述效应隔离层上，所述栅氧化层不形成在所述接触沟槽内。
通过采用上述技术方案，栅氧化层形成在栅极沟槽的槽侧与效应隔离层上，从而对设置在栅极沟槽中的栅极结构进行包覆，使得栅极结构和沟道体层以及效应隔离层进行绝缘处理。
本发明在较佳示例中可以进一步配置为：还包括图案化层间膜，覆盖于所述栅极结构上，并界定所述源极结构对所述碳化硅外延层的欧姆接触区域。
通过采用上述技术方案，图案化层间膜覆盖在栅极结构上，对栅极结构进行绝缘处理，并且图案化层间膜覆盖在部分碳化硅外延层，通过界定源极结构对碳化硅外延层的欧姆接触区域，使得图案化层间膜在栅极结构上覆盖绝缘性更好。
本发明在较佳示例中可以进一步配置为：所述图案化层间膜不完全覆盖所述碳化硅外延层的沟槽间上表面，所述碳化硅外延层的上表面形成有导接结层，所述导接结层在不被完全覆盖的沟槽间上表面的部分与所述源极结构形成源漏向导通的欧姆接触；具体的，所述导接结层为N+型。
通过采用上述技术方案，未被图案化层间膜覆盖的导接结层与源极结构之间形成源漏向导通的欧姆接触，能够方便电子流后续从导接结层进入沟道顺从层，增加导通效果。
本发明在较佳示例中可以进一步配置为：所述碳化硅外延层在所述接触沟槽内形成有结隔离顺从层用于在金属与半导体欧姆接触下维持PN结隔离的耗尽层厚度；具体的，所述结隔离顺从层为P+型，所述结隔离顺从层与所述源极结构之间形成源漏向不导通的欧姆接触；具体的，所述接触沟槽具有梯形截面、或者所述接触槽与所述栅极沟槽两者皆具有梯形截面、或者所述栅极沟槽具有梯形截面。
通过采用上述技术方案，结隔离顺从层和漏极外延层的主体区之间形成PN结隔离，避免碳化硅MOSFET器件在使用过程中因过压而烧毁，同时，结隔离顺从层能够维持PN结中耗尽层的厚度，使得碳化硅MOSFET器件具有良好的雪崩耐量能力。
本发明的主要目的一的另一方面，还提供了一种半导体装置，其特征在于，包括如前所述可能技术方案组合的一种碳化硅MOSFET器件，所述碳化硅MOSFET器件为芯片形态，所述碳化硅MOSFET器件在晶圆形态挖槽与制作挖槽后的沟道顺从层之前，所述外延片结构内的所述第一电荷平衡柱与所述第二电荷平衡柱已预先形成。
本发明的主要目的二是通过以下技术方案得以实现的：
提出一种碳化硅MOSFET器件的制造方法，包括：
提供碳化硅衬底；
形成碳化硅外延层在所述碳化硅衬底上，以制得外延片结构；同时，所述碳化硅外延层内形成有第一电荷平衡柱与第二电荷平衡柱；所述第一电荷平衡柱与所述第二电荷平衡柱基本由预置叠层阱所构成，以避免所述第一电荷平衡柱与所述第二电荷平衡柱穿透到所述碳化硅衬底；
由所述碳化硅外延层的上表面开设栅极沟槽与在所述栅极沟槽两侧的接触沟槽，所述栅极沟槽对准在所述第一电荷平衡柱上，所述接触沟槽对准在所述第二电荷平衡柱上；
形成沟道顺从层在挖槽后的所述碳化硅外延层上，所述沟道顺从层在所述栅极沟槽的底部与所述第一电荷平衡柱相接，在所述接触沟槽的底部与所述第二电荷平衡柱相接；
设置栅极结构在所述栅极沟槽内；
设置源极结构在所述外延片结构的顶面，所述源极结构还填充于所述接触沟槽内，使所述源极结构与所述外延片结构形成非平面的欧姆接触；及
设置漏极结构在所述外延片结构的底面。
通过采用上述技术方案，在形成碳化硅外延层之后，利用碳化硅外延层中预置的第一电荷平衡柱和第二电荷平衡柱，以改善碳化硅MOSFET器件底部栅底电荷平衡；之后在碳化硅外延层上设置栅极沟槽和接触沟槽，并在栅极沟槽内设置栅极结构，增加碳化硅MOSFET器件的导通效果。
本发明在较佳示例中可以进一步配置为：
在形成所述碳化硅外延层的步骤的后置步骤包括：形成沟道体层在所述碳化硅外延层的上层，所述沟道体层的下界面较浅于后续形成的所述栅极沟槽与所述接触沟槽的槽底，制程中所述沟道体层不与所述第一电荷平衡柱与所述第二电荷平衡柱相接，成品结构中所述沟道体层只能透过后续形成的所述沟道顺从层与所述第一电荷平衡柱及所述第二电荷平衡柱相接；
或/与，在开设所述栅极沟槽与所述接触沟槽的步骤的前置步骤包括：形成导接结层在所述碳化硅外延层的上表面，用于在所述碳化硅外延层的沟槽间上表面与所述源极结构形成源漏向导通的欧姆接触；具体的，所述导接结层为N+型；具体的，所述接触槽具有梯形截面、或者所述接触槽与所述栅极沟槽两者皆具有梯形截面、或者所述栅极沟槽具有梯形截面；
或/与，在形成所述沟道顺从层的步骤的前置步骤包括：形成全牺牲层在所述碳化硅外延层挖槽后的表面，另在所述沟道顺从层形成之后移除所述全牺牲层；
或/与，在形成所述沟道顺从层的步骤的后置步骤包括：
形成半牺牲层在所述沟道顺从层上；
形成氮化硅介质层在所述半牺牲层上；
形成所述半牺牲层的缺口在所述栅极沟槽的槽侧；
基于半牺牲层的缺口，区段改性所述沟道顺从层的一区段转变成反极型导接段，所述反极型导接段位于所述栅极沟槽的槽侧；
基于半牺牲层的图案化刻蚀，设置效应隔离层在所述栅极沟槽的槽底，所述反极型导接段延伸超过所述效应隔离层的一侧，以在器件使用过程动态调整所述第一电荷平衡柱的电位，防止所述第一电荷平衡柱浮空；
或/与，在设置所述栅极结构的步骤的前置步骤包括：形成栅氧化层在所述挖槽后的碳化硅外延层上，后利用后续形成的图案化层间膜的遮挡，移除所述接触沟槽的槽侧上的栅氧化层，使所述栅氧化层图案化仅形成在所述栅极沟槽的槽侧与所述效应隔离层上，有利于后续设置的所述源极结构对所述碳化硅外延层的非平面欧姆接触；
或/与，在设置所述栅极结构的步骤的后置步骤包括：刻蚀所述栅极沟槽顶部的所述栅极结构和所述外延片结构顶面的所述栅氧化层，使所述栅极结构的顶面低于所述沟道顺从层的顶面；
或/与，在设置所述栅极结构的步骤的后置步骤还包括：形成图案化层间膜在所述碳化硅外延层上，所述图案化层间膜覆盖所述栅极结构的顶面，并界定所述源极结构对所述碳化硅外延层的欧姆接触区域；具体的，所述图案化层间膜局部但不完全覆盖所述碳化硅外延层的沟槽间上表面，使所述导接结层外露在不被完全覆盖的沟槽间上表面的部分，以供与所述源极结构形成源漏向导通的欧姆接触；
或/与，在设置所述源极结构的步骤的前置步骤包括：形成结隔离顺从层在所述碳化硅外延层中仅在所述接触沟槽内的部分，用于在金属与半导体欧姆接触下维持PN结隔离的耗尽层厚度；具体的，所述结隔离顺从层为P+型，所述结隔离顺从层与所述源极结构之间形成源漏向不导通的欧姆接触。
综上所述，本发明包括以下至少一种对现有技术作出贡献的技术效果：
1.利用在栅极沟槽下方的第一电荷平衡柱和在接触沟槽下方的第二电荷平衡柱基本由预置叠层阱所构成，以避免第一电荷平衡柱与第二电荷平衡柱穿透到碳化硅衬底，令栅底电荷平衡结与栅侧电荷平衡结的底部深度与外形受到比较好的截面柱形规范，解决碳化硅MOSFET器件中电荷平衡结的底部受到挖槽深度误差引起的电性能不稳定以及电荷平衡结的浓度不可调整的问题；在预置叠层阱的制备上，在挖槽与制作挖槽后的沟道顺从层之前，所述外延片结构内的所述第一电荷平衡柱与所述第二电荷平衡柱已反复利用外延子层的逐层外延生长与逐层注入掺杂的方式预先形成；
2.利用碳化硅MOSFET器件在嵌埋式栅极结构下方的第一电荷平衡柱和嵌埋式栅极结构两侧的接触沟槽填充有源极结构并在接触沟槽内形成金属与碳化硅半导体材质之间的欧姆接触，第一电荷平衡柱不浮空，使嵌埋式栅极结构的底部电场变小，栅氧的可靠性增加，并使顶层源极结构有更强的结合；
3.由于第一电荷平衡柱(或/与第二电荷平衡柱，具体为P型柱)在栅极结构的底部下方(或/与底部两侧)，基本由预置叠层阱所构成并与所述沟道顺从层相接，很好的保护了嵌埋式栅极结构底部下方(或/与底部两侧)的底部电场，因此碳化硅MOSFET器件在高电压情况下可靠性提高；
4.利用栅极沟槽两侧的接触槽具有梯形截面，相对使得沟道顺从层在接触槽内是开口扩大的U形延伸，结合第二电荷平衡柱，能建立稳定的PN结在碳化硅外延层的主体区边界，能提高碳化硅MOSFET器件的雪崩耐量能力；或，利用栅极沟槽与栅极沟槽两侧的接触槽具有梯形截面，有利于沟道顺从层在较小弯折角延伸进入到接触槽的内表面，使沟道(channel)散热性能好，并提升了短路耐量；
5.利用栅极沟槽具有梯形截面，使嵌埋式栅极结构成为梯形栅，结合所述沟道顺从层的反极型导接段，提升了开通时沟道电子迁移率，因此导通特性优良；
6.通过引入栅底下方的第一电荷平衡柱与栅底两侧的第二电荷平衡柱使碳化硅MOSFET器件的漂移层的电阻大幅减小，使碳化硅MOSFET器件的导通电阻降低；
7.第一电荷平衡柱能起到栅极底部的栅漏电荷屏蔽作用，使碳化硅MOSFET器件Qgd(栅漏电荷)大幅减小，改善了碳化硅MOSFET器件的动态损耗性能；
8.通过沟道顺从层在栅极沟槽的槽侧的反极型导接段可以调整沟道的长度，同时制程中反极型导接段的浓度可以调整增加以减少JFET效应，可以得到更低导通电阻；
9.利用栅极结构在梯形槽内与位于栅极沟槽槽底的效应隔离层，能得到更高的栅氧可靠性和电子迁移速率。
附图说明
图1绘示本发明一些较佳实施例的碳化硅MOSFET器件的结构截面示意图；
图2至图9绘示本发明一些较佳实施例的制造方法中涉及形成碳化硅外延层的步骤的局部切面示意图；
图10与图11绘示本发明一些较佳实施例的制造方法中涉及开设栅极沟槽与接触沟槽的步骤的局部切面或立体示意图；
图12至图17绘示本发明一些较佳实施例的制造方法中涉及形成沟道顺从层的步骤的局部切面或立体示意图；
图18至图22绘示本发明一些较佳实施例的制造方法中涉及设置栅极结构的步骤的局部切面或立体示意图；
图23与图24绘示本发明一些较佳实施例的制造方法中涉及设置源极结构的步骤的局部切面示意图。
附图标记：10、外延片结构；20、碳化硅衬底；
30、碳化硅外延层；30A、屏蔽氧化层；30B、外延子层；31、栅极沟槽；32、接触沟槽；33、沟道体层；34、导接结层；35、全牺牲层；36、半牺牲层；37、氮化硅介质层；40、P-结；41、第一电荷平衡柱；42、第二电荷平衡柱；50、沟道顺从层；51、反极型导接段；52、结隔离顺从层；70、栅极结构；71、效应隔离层；72、栅氧化层；73、图案化层间膜；80、源极结构；90、漏极结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案，以下将本发明的栅底电荷平衡改善的碳化硅MOSFET器件及其制造方法做进一步详细描述与解释，但不作为本发明限定的保护范围。
图1绘示一些较佳实施例的碳化硅MOSFET器件的结构截面示意图。图2至图24绘示一些较佳实施例的碳化硅MOSFET器件的制造方法各步骤中器件的局部切面或立体示意图。附图所示仅仅是绘示多个实施例包括共性与可能非共性的部分，具有差异或区别的部分另以文字方式描述的方式呈现。为了减少冗长且不必要的实施例重复描述，基于产业特性与技术本质，熟知本领域的技术人员应当能正确且合理的理解与判断以下所述的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。
参照图1，本发明实施例公开的一种栅底电荷平衡改善的碳化硅MOSFET器件，包括: 外延片结构10、栅极结构70、源极结构80和漏极结构90。外延片结构10包括碳化硅衬底20以及在碳化硅衬底20上的碳化硅外延层30。碳化硅外延层30内形成有第一电荷平衡柱41与第二电荷平衡柱42，由碳化硅外延层30的上表面开设有栅极沟槽31以及在栅极沟槽31两侧的接触沟槽32。栅极沟槽31对准在第一电荷平衡柱41上，接触沟槽32对准在第二电荷平衡柱42上。外延片结构10在碳化硅外延层30表面形成有挖槽后的沟道顺从层50，沟道顺从层50在栅极沟槽31的底部与第一电荷平衡柱41相接，在接触沟槽32的底部与第二电荷平衡柱42相接。栅极结构70嵌埋式设置在栅极沟槽31内。源极结构80设置在外延片结构10的顶面，源极结构80还填充于接触沟槽32内，使源极结构80与外延片结构10形成非平面的欧姆接触。漏极结构90设置在外延片结构10的底面。
碳化硅外延层30是在碳化硅衬底20上同质生长形成的。具体的，碳化硅衬底20为晶圆状态，碳化硅衬底20底面晶向为（000-1），碳化硅外延层30和碳化硅衬底20具有适配的晶格结构，有利于碳化硅外延层30和碳化硅衬底20的晶向结构的结合。
第一电荷平衡柱41与第二电荷平衡柱42由预置叠层阱所构成。预置叠层阱包括两层或两层以上逐层叠加的P-结40，示例中预置叠层阱为五层逐层叠加的P-结40。具体的，第一电荷平衡柱41和第二电荷平衡柱42形成在碳化硅外延层30内，且第一电荷平衡柱41的底部与第二电荷平衡柱42的底部不穿透到碳化硅衬底20内，避免第一电荷平衡柱41和第二电荷平衡柱42直接和碳化硅衬底20导通。更具体的，第一电荷平衡柱41的底部与第二电荷平衡柱42的底部距离碳化硅衬底20的上表面的间隔在5um以下，以避免第一电荷平衡柱41与第二电荷平衡柱42穿透到碳化硅衬底20。
在碳化硅外延层30的上层形成有沟道体层33，碳化硅外延层30的上表面形成有导接结层34；导接结层34的离子注入电性和沟道体层33的离子注入电性相反，导接结层34的离子注入电性和碳化硅外延层30的离子注入电性相同，使得沟道体层33上下两端形成双向的PN结隔离。具体的，导接结层34的离子注入电性为N+型。
栅极沟槽31和接触沟槽32在外延片结构10上表面通过刻蚀形成，栅极沟槽31的槽底止于第一电荷平衡柱41中位于顶层P-结40的上表面，接触沟槽32的槽底止于第二电荷平衡柱42中位于顶层P-结40的上表面。示例中栅极沟槽31和接触沟槽32的局部切面为倒梯形，在其他示例中，栅极沟槽31和接触沟槽32的局部切面还可以是U型、长方形、正方形、半圆形或者V型等。沟道顺从层50是在碳化硅外延层30挖槽后的表面通过离子注入形成，使得沟道顺从层50和第一电荷平衡柱41以及第二电荷平衡柱42能够电性相连。
沟道顺从层50为P-型，碳化硅外延层30为N-型， 欧姆接触内侧形成的沟道顺从层50与碳化硅外延层30在第一电荷平衡柱41和第二电荷平衡柱42周围的主体区之间形成PN结隔离。具体的，由于第一电荷平衡柱41和第二电荷平衡柱42均和沟道顺从层50相连，使得PN结隔离还延伸在第一电荷平衡柱41以及第二电荷平衡柱42的柱外形分别与碳化硅外延层30的主体区之间。沟道体层33的下界面较浅于栅极沟槽31与接触沟槽32的槽底，使沟道体层33只能透过沟道顺从层50与第一电荷平衡柱41及第二电荷平衡柱42相接。
在位于栅极沟槽31的槽侧的沟道顺从层50中，还形成有反极型导接段51。反极型导接段51可以形成在栅极沟槽31的一个槽侧，也可以形成在栅极沟槽31的两个槽侧。栅极沟槽31的单边槽侧形成的反极型导接段51可以在器件使用过程动态调整所述第一电荷平衡柱41的电位，防止第一电荷平衡柱41浮空。具体的，反极型导接段51的离子注入电性和沟道顺从层50的离子注入电性相反，反极型导接段51为N-型。
在栅极沟槽31的槽底还形成有效应隔离层71，效应隔离层71的下界面超过反极型导接段51的下界面，使得反极型导接段51在栅极沟槽31的槽侧的延伸超过效应隔离层71的一侧。效应隔离层71能够增加嵌埋在栅极沟槽31内的栅极结构70和漏极结构90之间的距离，减少栅漏电流的产生。
在挖槽后的碳化硅外延层30上表面图案化形成有栅氧化层72。具体的，栅氧化层72形成在栅极沟槽31的槽侧与效应隔离层71上，并且栅氧化层72不形成在接触沟槽32内以及导接结层34上。栅氧化层72依靠栅极沟槽31的槽侧以及效应隔离层71的顶面形成一种倒梯形的结构。具体的，栅极结构70嵌埋在栅氧化层72中，且栅极结构70的顶面要低于栅氧化层72的两端面，通过栅氧化层72实现栅极结构70和沟道体层33之间的绝缘处理。并且栅氧化层72的两端面要低于导接结层34的端面。
在栅极结构70上，还形成有图案化层间膜73。图案化层间膜73通过淀积刻蚀并完全覆盖在栅极结构70上，使得栅极结构70可以和源极结构80进行隔绝。图案化层间膜73还界定了源极结构80对碳化硅外延层30的欧姆接触区域。具体的，图案化层间膜73不完全覆盖碳化硅外延层30的沟槽间上表面，使得导接结层34在不被完全覆盖的沟槽间上表面的部分与源极结构80形成源漏向导通的欧姆接触。
图案化层间膜73的材质可以是为PSG（磷硅玻璃）或BPSG（硼磷硅玻璃）。图中绘示的图案化层间膜73虽然只有一层，在不同变化示例中可以是多层叠加的绝缘结构。由于栅极结构70的顶面低于栅氧化层72的两端面，在形成图案化层间膜73时，图案化层间膜73会嵌入到栅氧化层72形成的倒梯形结构中，从而使栅极结构70能够被栅氧化层72和图案化层间膜73包覆地更加紧密，以避免在栅氧化层72和图案化层间膜73密封处，由于制作工艺的问题，导致栅极结构70可能会和源极结构80导通致使MOSFET器件的栅极和源极电性短路。
因此，被嵌埋在栅氧化层72和图案化层间膜73中的栅极结构70可以利用自身的端部延伸至MOSFET器件封装外作为MOSFET的栅极端，也可以连接引线到MOSFET器件封装外，还可以在源极结构80上以导电栓柱贯穿源极结构80和图案化层间膜73并电性连接到栅极结构70上，因此栅极结构70的场电位可以独立调整。
碳化硅外延层30在接触沟槽32内还形成有结隔离顺从层52，结隔离顺从层52用于在源极结构80和碳化硅外延层30进行欧姆接触时，维持沟道顺从层50和碳化硅外延层30的主体区之间的PN结隔离的耗尽层厚度。具体的，结隔离顺从层52为P+型，结隔离顺从层52与源极结构80之间形成源漏向不导通的欧姆接触。
本实施例的实施原理为：利用栅极结构70的电场效应，使得栅极沟槽31槽侧的沟道顺从层50形成了导通沟道，将来自源极结构80的电子流由栅极沟槽31的侧边分别沿着沟道顺从层50移动到漏极结构90中，均匀分布在漏极结构90的表面，减少电子流全部汇聚在一点导致碳化硅衬底20容易被烧毁。利用倒梯形截面的栅极沟槽31和接触沟槽32，使得设置栅极沟槽31内的栅极结构70在栅极沟槽31底部的电场变小，增加了栅氧化层72的可靠性，提升了MOSFET器件的可控性。并且在接触沟槽32内设置结隔离顺从层52，使得源极结构80和碳化硅外延层30之间具有PN结效应。而且倒梯形截面的接触沟槽32增加了源极结构80的散热效果。在栅极沟槽31底部设置的效应隔离层71，增加了栅极结构70和碳化硅衬底20之间的距离，减少栅漏之间由于较高电压差导致器件不可控。
本申请还公开一种半导体装置，包括上述记载的任一种碳化硅MOSFET器件。碳化硅MOSFET器件为芯片形态，并且碳化硅MOSFET器件在晶圆形态挖槽与制作挖槽后的沟道顺从层50之前，外延片结构10内的第一电荷平衡柱41与第二电荷平衡柱42已预先形成。
此外，本发明另一实施例公开一种对应上述碳化硅MOSFET器件的碳化硅MOSFET器件的制造方法，其工艺步骤如下。
参照图2，对应步骤S1是提供碳化硅衬底20，并在在碳化硅衬底20上形成碳化硅外延层30，以制得外延片结构10。具体步骤为：先在碳化硅衬底20上偏轴4°~8°同质生长一层碳化硅外延层30；然后在外延片结构10的顶面以淀积注入的方式形成屏蔽氧化层30A，屏蔽氧化层30A的厚度在0.3~18kÅ之间。具体的，碳化硅衬底20和碳化硅外延层30均为N型掺杂，碳化硅外延层30的厚度以及掺杂浓度根据碳化硅MOSFET器件设计的电压要求来定，碳化硅外延层30的厚度越厚，碳化硅MOSFET器件能承受反向电压越大；碳化硅外延层30的浓度越大，其导电率越高。更具体的，碳化硅衬底20为N+型，碳化硅外延层30为N-型。
参照图3至图8，是在碳化硅外延层30内形成第一电荷平衡柱41与第二电荷平衡柱42，避免第一电荷平衡柱41与第二电荷平衡柱42穿透到碳化硅衬底20中。第一电荷平衡柱41和第二电荷平衡柱42由叠层阱构成，阱的层数可根据碳化硅MOSFET器件的设计要求设置为多层，本实施例中，阱的层数为五层，每层阱均为一层P-结40。
参照图3，对应步骤S2是在碳化硅外延层30内形成第一层P-结40，其步骤包括：先在屏蔽氧化层30A上光刻定义P-结40区域以及保护环区域；显影后向P-结40区域注入Al离子以形成P-结40。具体的，Al离子注入温度范围在400~500℃之间，Al离子注入能量范围在30~400kev。也可以在25℃时注入，注入能量范围在30~400kev，可以单次注入，也可以多次注入。更具体的，P-结40为P-型。
参照图4，对应步骤S3是在形成第一层P-结40之后，在P-结40上形成第一层外延子层30B，其步骤为：先将步骤S2中的屏蔽氧化层30A去除，去除方式包括化学机械研磨和/或回刻蚀；然后在P-结40的上表面生长一层外延子层30B；之后在外延子层30B的顶面以淀积注入的方式形成屏蔽氧化层30A，屏蔽氧化层30A的厚度在0.3~18kÅ之间。具体的，外延子层30B在碳化硅外延层30上同质生长，外延子层30B为N-型，外延子层30B的厚度以及掺杂浓度根据碳化硅MOSFET器件设计的电压要求来定，碳化硅外延层30的厚度越厚，碳化硅MOSFET器件能承受反向电压越大，碳化硅外延层30的浓度越大，其导电率越高。
参照图5，对应步骤S4是第一层外延子层30B上形成第二层P-结40，其步骤为：先在屏蔽氧化层30A上光刻定义P-结40区域以及保护环区域；之后显影后向P-结40区域注入Al离子以形成P-结40。具体的，Al离子注入温度范围在400~500℃之间，Al离子注入能量范围在30~400kev。也可以在25℃时注入，注入能量范围在30~400kev，可以单次注入，也可以多次注入。
参照图6，对应步骤S5是在碳化硅外延层30中形成第四层P-结40以及在顶层P-结40上形成的外延子层30B，其步骤为：先去除第四层P-结40上的屏蔽氧化层30A，去除方式包括化学机械研磨和/或回刻蚀；然后在第四层P-结40上生长一层外延子层30B；之后在外延子层30B的顶面以淀积注入的方式形成屏蔽氧化层30A，屏蔽氧化层30A的厚度在0.3~18kÅ之间。具体的，外延子层30B在碳化硅外延层30上同质生长，外延子层30B的厚度以及掺杂浓度根据碳化硅MOSFET器件设计的电压要求来定，碳化硅外延层30的厚度越厚，碳化硅MOSFET器件能承受反向电压越大，碳化硅外延层30的浓度越大，其导电率越高。
参照图7，对应步骤S6是在碳化硅外延层30中形成第五层P-结40，其步骤为：先在屏蔽氧化层30A上光刻定义P-结40区域和保护环区域；然后显影后向P-结40区域注入Al离子以形成P-结40。具体的，Al离子注入温度范围在400~500℃之间，Al离子注入能量范围在30~400kev。也可以在25℃时注入，注入能量范围在30~400kev，可以单次注入，也可以多次注入。
参照图8，对应步骤S7是在碳化硅外延层30中形成第五层P-结40之后，在第五层P-结40的顶面形成一层外延子层30B，其步骤为：先去除第五层P-结40上的屏蔽氧化层30A，去除方式包括化学机械研磨和/或回刻蚀；然后在第五层P-结40上生长一层外延子层30B；之后在外延子层30B的顶面以淀积注入的方式形成屏蔽氧化层30A，屏蔽氧化层30A的厚度在0.3~18kÅ之间。外延子层30B和碳化硅外延层30为同质生长，外延子层30B的厚度以及掺杂浓度根据碳化硅MOSFET器件设计的电压要求来定，碳化硅外延层30的厚度越厚，碳化硅MOSFET器件能承受反向电压越大，碳化硅外延层30的浓度越大，其导电率越高。
参照图9，对应步骤S8是形成沟道体层33在碳化硅外延层30的上层，其步骤为：先在屏蔽氧化层30A上光刻定义沟道体层33区域和保护环区域；然后显影后向沟道体层33区域注入Al离子以形成沟道体层33。具体的，Al离子可以单次注入，也可以多次注入， Al离子单次注入温度范围在400~500℃之间，Al离子注入能量范围在30~400kev，注入剂量范围为1013~9*1014 ions/cm2。也可以在25℃时注入，注入能量范围在30~400kev，注入剂量范围为1013~9*1014 ions/cm2，最终形成深度在0.3~1um的沟道体层33。更具体的，沟道体层33为P-型。
参照图10，对应步骤S9是形成导接结层34在所述碳化硅外延层30的上表面，其步骤为：先在屏蔽氧化层30A上光刻定义导接结层34区域，光刻胶的厚度在1~5um之间；然后显影后向导接结层34内注入N离子以形成导接结层34，注入离子后去除光刻胶和屏蔽氧化层30A，去除方式包括化学机械研磨和/或回刻蚀；之后在导接结层34上淀积屏蔽氧化层30A，屏蔽氧化层30A的厚度在5000~30000Å。具体的，N离子可以单次注入，也可以多次注入，N离子注入能量范围为30~190kev，注入剂量范围为1013~9*1015 ions/cm2。更具体的，导接结层34为N+型。
参照图11，对应步骤S10是由碳化硅外延层30的上表面开设栅极沟槽31与在栅极沟槽31两侧的接触沟槽32，栅极沟槽31对准在第一电荷平衡柱41上，接触沟槽32对准在第二电荷平衡柱42上，其步骤为：先在屏蔽氧化层30A上光刻定义栅极沟槽31区域和接触沟槽32区域；然后通过ICP（Inductive Coupled Plasma，电感耦合等离子体）方法向碳化硅外延层30刻蚀，使得栅极沟槽31和接触沟槽32的横截面为垂直型沟槽；之后使用热氯气体刻蚀栅极沟槽31和接触沟槽32，使得栅极沟槽31和接触沟槽32的横截面为倒梯形。具体的，栅极沟槽31和接触沟槽32的深度在0.5~2um之间，ICP刻蚀气体为SF6（六氟化硫）+O2或者SF6。更具体的，热氯气体包括但不限于Cl2、BCl3（三氯化硼）、SF6或者CF4（四氯化碳）其中任意一种和O2的混合气体，刻蚀温度在700~1000℃，并且O2的流速是Cl2、BCl3、SF6或者CF4其中任意一种气体的流速的0.5~1倍。最终形成横截面为倒梯形的栅极沟槽31和接触沟槽32，且栅极沟槽31或者接触沟槽32的槽底和槽侧之间的夹角呈50°~70°。
参照图12，对应步骤S11是在挖槽后的碳化硅外延层30上形成沟道顺从层50，且沟道顺从层50在栅极沟槽31的底部与第一电荷平衡柱41相接，在接触沟槽32的底部与第二电荷平衡柱42相接，其步骤为：先在挖槽后的碳化硅外延层30上形成全牺牲层35；然后注入Al离子形成沟道顺从层50；之后再通过退火工艺激活Al离子。具体的，Al离子可以单次注入，也可以多次注入， Al离子单次注入温度范围在400~500℃之间，Al离子注入能量范围在30~400kev，注入剂量范围为1012~9*1013 ions/cm2。也可以在25℃时进行单次或者多次注入，单次注入能量范围在30~400kev，注入剂量范围为1013~9*1014 ions/cm2，最终形成深度为0.1~0.5um的沟道顺从层50。更具体的，在进行离子退火激活时，退火温度在1500~1800℃之间，退火的氛围为氮气或者氩气。
参照图13，对应步骤S12是在沟道顺从层50上形成半牺牲层36。具体的，形成半牺牲层36的方式可以是淀积高K介质；可以是淀积二氧化硅；还可以是淀积单晶硅然后经热氧化处理。更具体的，高K介质为K值大于二氧化硅K值的介质，例如HfO2（二氧化铪）或者ZnO2（过氧化锌）。最终形成的半牺牲层36在栅极沟槽31底部或者接触沟槽32底部的部分厚度要厚于栅极沟槽31侧面或者接触沟槽32侧面的部分。
参照图14，对应步骤S13是在所述半牺牲层36上形成氮化硅介质层37，具体的，氮化硅介质层37的厚度在2000~10000Å之间。
参照图15，对应步骤S14是在栅极沟槽31的槽侧形成半牺牲层36的缺口，其步骤为：先在氮化硅介质层37上光刻定义缺口区域；然后基于缺口区域向半牺牲层36内刻蚀。具体的，半牺牲层36的刻蚀深度不超过半牺牲层36在栅极沟槽31侧面的厚度，以使沟道顺从层50不能从半牺牲层36的缺口中显露出来。
参照图16，对应步骤S15是基于半牺牲层36的缺口，区段改性沟道顺从层50的一区段转变成反极型导接段51，反极型导接段51位于栅极沟槽31的槽侧，其步骤为：先向半牺牲层36的缺口内注入N离子；然后激活N离子。具体的，N离子的注入方式可以是单次注入，也可以是多次注入。N离子的单次注入能量范围在30~400kev，注入剂量范围为1013~9*1014ions/cm2，注入角度与栅极沟槽31的槽侧之间呈20°~40°夹角。更具体的，N离子的激活温度在1500~1800℃之间，激活的氛围为氮气或者氩气。更进一步的，反极型导接段51可以是N型，也可以是N+型，还可以是N-型。
参照图17，对应步骤S16是基于半牺牲层36的图案化刻蚀，设置效应隔离层71在栅极沟槽31的槽底，反极型导接段51延伸超过效应隔离层71的一侧，其步骤为：先去除氮化硅介质层37；然后光刻保护栅极沟槽31槽底的半牺牲层36，形成效应隔离层71；之后在去除接触沟槽32内的半牺牲层36。具体的，反极型导接段51的低端延伸超过效应隔离层71的顶面。
参照图18，对应步骤S17是在所述挖槽后的碳化硅外延层30上形成栅氧化层72。具体的，形成栅氧化层72的方式包括但不限于生长氧化层并注入离子的方式形成栅介质层、以原子层淀积的方式形成栅介质层或者外延单晶硅并氧化的方式。具体的，在1100~1400℃温度范围内通氧气生长热氧化层，然后在1100~1300℃温度范围内进行N元素或P元素下进行退火，最后在高于或等于1100~1300℃温度范围内进行氩气退火。具体的，通过淀积高K介质，高K介质包括但不限于HfO2、ZnO2或者Al2O3。具体的，在600~800℃温度范围内对单晶硅进行氧化处理。更具体的，最终形成栅氧化层72厚度为400~1200Å。
参照图19，对应步骤S18是在栅极沟槽31内设置栅极结构70。具体的，通过LPCVD方式进行多晶硅淀积，并通过原位方式掺杂或注入掺杂离子形成栅极结构70，掺杂浓度1018~1021 ions/cm3， 最终形成的多晶硅厚度为1000~15000Å。
参照图20，对应步骤S19是刻蚀栅极沟槽31顶部的栅极结构70和外延片结构10顶面的栅氧化层72。刻蚀方式包括化学机械研磨和/或回刻蚀。具体的，刻蚀后的栅氧化层72的顶面低于导接结层34；刻蚀后的栅极结构70的顶面低于沟道顺从层50的顶面。
参照图21和图22，对应步骤S20是在碳化硅外延层30上形成图案化层间膜73，其步骤为：先在外延片结构10顶面淀积介质形成层间膜；然后在层间膜上光刻定义刻蚀区域，形成图案化层间膜73；之后去除接触沟槽32上方的层间膜、位于接触沟槽32内的栅极结构70以及位于接触沟槽32内的栅氧化层72，以将碳化硅表面显露出来。具体的，介质包括但不限于PSG（磷硅玻璃）或BPSG（硼磷硅玻璃）。
参照图23，对应步骤S21是在碳化硅外延层30中仅在接触沟槽32内的部分中形成结隔离顺从层52。具体的，向接触沟槽32内注入Al离子形成结隔离层。更具体的，Al离子可以多次注入，也可以单次注入，单次注入能量在30~190kev，注入剂量在1014~1015 ions/cm2，注入角度与接触沟槽32的槽侧壁之间呈0°~40°夹角。
参照图24，对应步骤S22是在外延片结构10的顶面设置源极结构80，其步骤为：先在外延片结构10上淀积金属钛；然后经热退火后形成欧姆接触；之后淀积衬垫金属形成源极结构80。具体的，淀积衬垫金属的材质包括但不限于Al、AlCu（铜铝合金）或者AlSiCu（铝硅铜合金），最终形成的源极结构80厚度为1~10um。
参照图1，对应步骤S23是在外延片结构10的底面设置漏极结构90，其步骤为：先将碳化硅衬底20的背面刻蚀减薄；然后在碳化硅衬底20的背面金属化形成漏极结构90。
本申请方法实施例的实施原理为：通过嵌埋于倒梯形截面的栅极沟槽31中的栅极结构70，建立了沿栅极沟槽31的槽侧上的导通沟道，形成了MOSFET器件的源漏极电位导通结构，电子流能够均匀地在漏极结构90进行输出(或输入)。当MOSFET器件安装在载板上，即完成漏极接触连接后，能节省一个电极位的连接操作。通过引入第一电荷平衡柱41和第二电荷平衡柱42，使MOSFET器件沟道体层33的电阻大幅减小，使MOSFET器件的导通电阻降低。
本具体实施方式的实施例均作为方便理解或实施本发明技术方案的较佳实施例，并非依此限制本发明的保护范围，凡依本发明的结构、形状、原理所做的等效变化，均应被涵盖于本发明的请求保护范围内。

Claims (9)

1.一种碳化硅MOSFET器件，其特征在于，包括：
外延片结构(10)，包括碳化硅衬底(20)以及在所述碳化硅衬底(20)上的碳化硅外延层(30)；所述碳化硅外延层(30)内形成有第一电荷平衡柱(41)与第二电荷平衡柱(42)；由所述碳化硅外延层(30)的上表面开设有栅极沟槽(31)以及在所述栅极沟槽(31)两侧的接触沟槽(32)，所述栅极沟槽(31)对准在所述第一电荷平衡柱(41)上，所述接触沟槽(32)对准在所述第二电荷平衡柱(42)上；其中，所述第一电荷平衡柱(41)与所述第二电荷平衡柱(42)由预置叠层阱所构成，以避免所述第一电荷平衡柱(41)与所述第二电荷平衡柱(42)穿透到所述碳化硅衬底(20)；所述外延片结构(10)在所述碳化硅外延层(30)表面形成有挖槽后的沟道顺从层(50)，所述沟道顺从层(50)在所述栅极沟槽(31)的底部与所述第一电荷平衡柱(41)相接，在所述接触沟槽(32)的底部与所述第二电荷平衡柱(42)相接；
栅极结构(70)，嵌埋式设置在所述栅极沟槽(31)内；
源极结构(80)，设置在所述外延片结构(10)的顶面，所述源极结构(80)还填充于所述接触沟槽(32)内，使所述源极结构(80)与所述外延片结构(10)形成非平面的欧姆接触；
漏极结构(90)，设置在所述外延片结构(10)的底面；
所述碳化硅外延层(30)的上层形成为沟道体层(33)，所述沟道体层(33)的下界面较浅于所述栅极沟槽(31)与所述接触沟槽(32)的槽底，使所述沟道体层(33)只能透过所述沟道顺从层(50)与所述第一电荷平衡柱(41)及所述第二电荷平衡柱(42)相接；所述栅极结构(70)下方还设置有位于所述栅极沟槽(31)槽底的效应隔离层(71)，所述沟道顺从层(50)还包括反极型导接段(51)，位于所述栅极沟槽(31)的槽侧且延伸超过所述效应隔离层(71)的一侧，以在器件使用过程动态调整所述第一电荷平衡柱(41)的电位，防止所述第一电荷平衡柱(41)浮空；
其中，所述碳化硅外延层(30)为N-型，所述第一电荷平衡柱(41)、所述第二电荷平衡柱(42)、所述沟道顺从层(50)和所述沟道体层(33)为P-型。
2.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述第一电荷平衡柱(41)的底部与所述第二电荷平衡柱(42)的底部不穿透到所述碳化硅衬底(20)内，且所述第一电荷平衡柱(41)的底部与所述第二电荷平衡柱(42)的底部距离所述碳化硅衬底(20)的上表面的间隔在5um以下；具体的，所述预置叠层阱包括两层或两层以上逐层叠加的P-结(40)，所述欧姆接触内侧形成有所述沟道顺从层(50)与所述碳化硅外延层(30)的主体区之间的PN结隔离；更具体的，所述PN结隔离还延伸在所述第一电荷平衡柱(41)以及所述第二电荷平衡柱(42)的柱外形分别与所述碳化硅外延层(30)的主体区之间。
3.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，还包括栅氧化层(72)，图案化形成在所述栅极沟槽(31)的槽侧与所述效应隔离层(71)上，所述栅氧化层(72)不形成在所述接触沟槽(32)内。
4.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，还包括图案化层间膜(73)，覆盖于所述栅极结构(70)上，并界定所述源极结构(80)对所述碳化硅外延层(30)的欧姆接触区域。
5.根据权利要求4所述的碳化硅MOSFET器件，其特征在于，所述图案化层间膜(73)不完全覆盖所述碳化硅外延层(30)的沟槽间上表面，所述碳化硅外延层(30)的上表面形成有导接结层(34)，所述导接结层(34)在不被完全覆盖的沟槽间上表面的部分与所述源极结构(80)形成源漏向导通的欧姆接触；具体的，所述导接结层(34)为N+型。
6.根据权利要求1-5中任一项所述的碳化硅MOSFET器件，其特征在于，所述碳化硅外延层(30)在所述接触沟槽(32)内形成有结隔离顺从层(52)用于在金属与半导体欧姆接触下维持PN结隔离的耗尽层厚度；具体的，所述结隔离顺从层(52)为P+型，所述结隔离顺从层(52)与所述源极结构(80)之间形成源漏向不导通的欧姆接触；具体的，所述接触沟槽(32)具有梯形截面、或者所述接触沟槽(32)与所述栅极沟槽(31)两者皆具有梯形截面、或者所述栅极沟槽(31)具有梯形截面。
7.一种半导体装置，其特征在于，包括如权利要求1-6中任一项所述的一种碳化硅MOSFET器件，所述碳化硅MOSFET器件为芯片形态，所述碳化硅MOSFET器件在晶圆形态挖槽与制作挖槽后的沟道顺从层(50)之前，所述外延片结构(10)内的所述第一电荷平衡柱(41)与所述第二电荷平衡柱(42)已预先形成。
8.一种碳化硅MOSFET器件的制造方法，其特征在于，包括：
提供碳化硅衬底(20)；
形成碳化硅外延层(30)在所述碳化硅衬底(20)上，以制得外延片结构(10)；同时，所述碳化硅外延层(30)内形成有第一电荷平衡柱(41)与第二电荷平衡柱(42)；所述第一电荷平衡柱(41)与所述第二电荷平衡柱(42)由预置叠层阱所构成，以避免所述第一电荷平衡柱(41)与所述第二电荷平衡柱(42)穿透到所述碳化硅衬底(20)；
形成沟道体层(33)在所述碳化硅外延层(30)的上层，所述沟道体层(33)的下界面较浅于后续形成的栅极沟槽(31)与接触沟槽(32)的槽底，制程中所述沟道体层(33)不与所述第一电荷平衡柱(41)以及所述第二电荷平衡柱(42)相接，成品结构中所述沟道体层(33)只能透过后续形成的沟道顺从层(50)与所述第一电荷平衡柱(41)及所述第二电荷平衡柱(42)相接；
由所述碳化硅外延层(30)的上表面开设栅极沟槽(31)与在所述栅极沟槽(31)两侧的接触沟槽(32)，所述栅极沟槽(31)对准在所述第一电荷平衡柱(41)上，所述接触沟槽(32)对准在所述第二电荷平衡柱(42)上；
形成沟道顺从层(50)在挖槽后的所述碳化硅外延层(30)上，所述沟道顺从层(50)在所述栅极沟槽(31)的底部与所述第一电荷平衡柱(41)相接，在所述接触沟槽(32)的底部与所述第二电荷平衡柱(42)相接；
形成半牺牲层(36)在所述沟道顺从层(50)上；
形成氮化硅介质层(37)在所述半牺牲层(36)上；
形成所述半牺牲层(36)的缺口在所述栅极沟槽(31)的槽侧；
基于半牺牲层(36)的缺口，区段改性所述沟道顺从层(50)的一区段转变成反极型导接段(51)，所述反极型导接段(51)位于所述栅极沟槽(31)的槽侧；
基于半牺牲层(36)的图案化刻蚀，设置效应隔离层(71)在所述栅极沟槽(31)的槽底，所述反极型导接段(51)延伸超过所述效应隔离层(71)的一侧，以在器件使用过程动态调整所述第一电荷平衡柱(41)的电位，防止所述第一电荷平衡柱(41)浮空；
设置栅极结构(70)在所述栅极沟槽(31)内；
设置源极结构(80)在所述外延片结构(10)的顶面，所述源极结构(80)还填充于所述接触沟槽(32)内，使所述源极结构(80)与所述外延片结构(10)形成非平面的欧姆接触；
设置漏极结构(90)在所述外延片结构(10)的底面。
9.根据权利要求8所述的碳化硅MOSFET器件的制造方法，其特征在于：
在开设所述栅极沟槽(31)与所述接触沟槽(32)的步骤的前置步骤包括：形成导接结层(34)在所述碳化硅外延层(30)的上表面，用于在所述碳化硅外延层(30)的沟槽间上表面与所述源极结构(80)形成源漏向导通的欧姆接触；具体的，所述导接结层(34)为N+型；具体的，所述接触沟槽(32)具有梯形截面、或者所述接触沟槽(32)与所述栅极沟槽(31)两者皆具有梯形截面、或者所述栅极沟槽(31)具有梯形截面；
或/与，在形成所述沟道顺从层(50)的步骤的前置步骤包括：形成全牺牲层(35)在所述碳化硅外延层(30)挖槽后的表面，另在所述沟道顺从层(50)形成之后移除所述全牺牲层(35)；
或/与，在设置所述栅极结构(70)的步骤的前置步骤包括：形成栅氧化层(72)在所述挖槽后的碳化硅外延层(30)上，后利用后续形成的图案化层间膜(73)的遮挡，移除所述接触沟槽(32)的槽侧上的栅氧化层(72)，使所述栅氧化层(72)图案化仅形成在所述栅极沟槽(31)的槽侧与所述效应隔离层(71)上，有利于后续设置的所述源极结构(80)对所述碳化硅外延层(30)的非平面欧姆接触；
或/与，在设置所述栅极结构(70)的步骤的后置步骤包括：刻蚀所述栅极沟槽(31)顶部的所述栅极结构(70)和所述外延片结构(10)顶面的所述栅氧化层(72)，使所述栅极结构(70)的顶面低于所述沟道顺从层(50)的顶面；
或/与，在设置所述栅极结构(70)的步骤的后置步骤还包括：形成图案化层间膜(73)在所述碳化硅外延层(30)上，所述图案化层间膜(73)覆盖所述栅极结构(70)的顶面，并界定所述源极结构(80)对所述碳化硅外延层(30)的欧姆接触区域；具体的，所述图案化层间膜(73)局部但不完全覆盖所述碳化硅外延层(30)的沟槽间上表面，使所述导接结层(34)外露在不被完全覆盖的沟槽间上表面的部分，以供与所述源极结构(80)形成源漏向导通的欧姆接触；
或/与，在设置所述源极结构(80)的步骤的前置步骤包括：形成结隔离顺从层(52)在所述碳化硅外延层(30)中仅在所述接触沟槽(32)内的部分，用于在金属与半导体欧姆接触下维持PN结隔离的耗尽层厚度；具体的，所述结隔离顺从层(52)为P+型，所述结隔离顺从层(52)与所述源极结构(80)之间形成源漏向不导通的欧姆接触。
CN202111370423.9A 2021-11-18 2021-11-18 栅底电荷平衡改善的碳化硅mosfet器件及制造方法 Active CN114242768B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111370423.9A CN114242768B (zh) 2021-11-18 2021-11-18 栅底电荷平衡改善的碳化硅mosfet器件及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111370423.9A CN114242768B (zh) 2021-11-18 2021-11-18 栅底电荷平衡改善的碳化硅mosfet器件及制造方法

Publications (2)

Publication Number Publication Date
CN114242768A CN114242768A (zh) 2022-03-25
CN114242768B true CN114242768B (zh) 2022-08-30

Family

ID=80749965

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111370423.9A Active CN114242768B (zh) 2021-11-18 2021-11-18 栅底电荷平衡改善的碳化硅mosfet器件及制造方法

Country Status (1)

Country Link
CN (1) CN114242768B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115966594B (zh) * 2022-12-30 2023-08-08 深圳真茂佳半导体有限公司 保护栅极电荷平衡的mosfet器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3419163B2 (ja) * 1995-09-06 2003-06-23 株式会社デンソー 炭化珪素半導体装置の製造方法
US8686439B2 (en) * 2011-06-27 2014-04-01 Panasonic Corporation Silicon carbide semiconductor element
JP6056292B2 (ja) * 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6098417B2 (ja) * 2013-07-26 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6335089B2 (ja) * 2014-10-03 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017168666A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP7280666B2 (ja) * 2017-05-17 2023-05-24 ローム株式会社 半導体装置およびその製造方法
CN109994550A (zh) * 2017-12-30 2019-07-09 贵州恒芯微电子科技有限公司 一种低压槽栅超结mos器件
CN112655096A (zh) * 2018-11-29 2021-04-13 富士电机株式会社 超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法
CN111312823B (zh) * 2020-03-10 2024-08-09 江苏捷捷微电子股份有限公司 超低导通电阻分离栅mosfet器件及其制造方法

Also Published As

Publication number Publication date
CN114242768A (zh) 2022-03-25

Similar Documents

Publication Publication Date Title
TWI509809B (zh) 帶有自對準有源接觸的基於高密度溝槽的功率ｍｏｓｆｅｔ及其制備方法
CN111969059A (zh) 一种屏蔽栅沟槽式金属氧化物半导体场效应管
CN111509035B (zh) 低成本高性能沟槽型功率半导体器件及其制备方法
CN110620152A (zh) 沟槽式金属氧化物半导体场效应管
US9276075B2 (en) Semiconductor device having vertical MOSFET structure that utilizes a trench-type gate electrode and method of producing the same
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
JP2018110164A (ja) 半導体装置
CN113410307B (zh) 场效晶体管结构及其制造方法、芯片装置
TW201340327A (zh) 頂部汲極橫向擴散金屬氧化物半導體、半導體功率元件及其製備方法
TWI702722B (zh) 半導體裝置及半導體裝置之製造方法
CN114242768B (zh) 栅底电荷平衡改善的碳化硅mosfet器件及制造方法
JP7290028B2 (ja) 半導体装置および半導体装置の製造方法
JP4049095B2 (ja) 半導体装置及びその製造方法
CN113224133A (zh) 多柵极变化的场效晶体管结构及其制造方法、芯片装置
JP5037103B2 (ja) 炭化珪素半導体装置
JP3711989B2 (ja) 半導体装置およびその製造方法
WO2023071284A1 (zh) 沟槽栅半导体器件及其制造方法
CN114068721B (zh) 双梯形槽保护梯形槽碳化硅mosfet器件及制造方法
US20220130997A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
CN113764514A (zh) 一种SiC MOSFET器件及其制备方法
CN207781615U (zh) 功率半导体器件
JP2022007788A (ja) 半導体装置
CN114242769B (zh) 超结梯形槽碳化硅mosfet器件及制作方法
TWM583123U (zh) 溝槽式閘極寬能隙裝置
CN215933613U (zh) 一种SiC MOSFET器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant