CN114242769B - 超结梯形槽碳化硅mosfet器件及制作方法 - Google Patents

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Abstract

本申请涉及一种超结梯形槽碳化硅MOSFET器件及制作方法，制作方法包括以下步骤：提供碳化硅衬底；形成碳化硅外延层在碳化硅衬底上，碳化硅外延层从下往上包括外延主体层、沟道体层和源极导接层，外延主体层内形成有多个体层延伸柱；在碳化硅外延层的上表面开设多个栅极沟槽；在栅极沟槽的轮廓表面与碳化硅外延层的上表面形成重定义沟道层；以固定倾斜角的斜角注入方式向栅极沟槽的同一侧壁注入离子形成反极性导接段，且反极性导接段的上表面高于沟道体层的上表面；设置栅极结构在栅极沟槽内；在碳化硅外延层的上表面注入离子形成分流结。本申请可以调整在栅极结构的电场作用下所形成的导电沟道的长度，使得源漏极之间具有更低的导通电阻。

Description

超结梯形槽碳化硅MOSFET器件及制作方法
技术领域
本申请涉及碳化硅MOSFET器件的领域，尤其是涉及一种超结梯形槽碳化硅MOSFET器件及制作方法。
背景技术
碳化硅MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物半导体场效应晶体管） 是碳化硅电力电子器件研究中最受关注的器件。在Si（硅）材料已经接近理论性能极限的今天，碳化硅功率器件因其高耐压、低损耗、高效率等特性，一直被视为“理想器件”而备受期待。碳化硅MOSFET在光伏、风电、电动汽车及轨道交通等中高功率电力系统应用上具有巨大的优势。
碳化硅功率MOSFET器件结构的发展从LDMOS(横向平面双扩散MOSFET)，VMOS(V型槽MOSFET)到平面VDMOS(垂直双扩散MOSFET)，再到沟槽MOSFET(Trench MOSFET)。沟槽MOSFET有着更高的集成密度，例如：CN111081778A。在制程中，以碳化硅为衬底时，在器件制作前通常需要在碳化硅衬底上制作碳化硅外延层，并在碳化硅外延层中制作嵌埋式栅极，通过嵌埋式栅极的电场作用在碳化硅外延层的基区中形成导电沟道。导电沟道的长度影响着碳化硅MOSFET器件的导通电阻，并且导电沟道还受到基区的限制。
发明内容
本发明的主要目的一是提供一种超结梯形槽碳化硅MOSFET器件的制作方法，主要进步在于，在碳化硅MOSFET器件的制成中，平衡碳化硅MOSFET器件导通时的导通沟道和基区的厚度，使得碳化硅MOSFET器件在导通时具有较低的导通电阻，增加导通性能。
本发明的主要目的二是提供一种超结梯形槽碳化硅MOSFET器件，用以实现碳化硅MOSFET器件在导通时具有较低的导通电阻。
本发明的主要目的一是通过以下技术方案得以实现的：
提出一种超结梯形槽碳化硅MOSFET器件的制作方法，包括以下步骤：
提供碳化硅衬底；
形成碳化硅外延层在所述碳化硅衬底上，所述碳化硅外延层包括沟道体层、在所述沟道体层上方的源极导接层以及在所述沟道体层下方的外延主体层，所述外延主体层内形成有多个体层延伸柱，所述沟道体层和所述体层延伸柱不相接；
在所述碳化硅外延层的上表面对准所述体层延伸柱开设和所述体层延伸柱对应的多个栅极沟槽；
在所述栅极沟槽的轮廓表面与所述碳化硅外延层的上表面形成重定义沟道层，所述重定义沟道层在所述栅极沟槽的底部与所述体层延伸柱相接；
以固定倾斜角的斜角注入方式向所述栅极沟槽的同一侧壁注入离子，以使所述重定义沟道层在位于所述栅极沟槽的同一侧壁的部分形成反极性导接段；
设置栅极结构在所述栅极沟槽内；
在所述碳化硅外延层的上表面注入离子形成分流结，所述分流结贯穿所述源极导接层并和所述重定义沟道层相连。
通过采用上述技术方案，在使用上述方法制成的超结梯形槽碳化硅MOSFET器件中，在栅极结构的电场作用下，电子流能够在栅极沟槽两侧的重定义沟道层中进行流动，从而实现源极和漏极之间的电性导通。具体的，在栅极结构的电场作用下，栅极沟槽侧壁的重定义沟道层发生电性反转，由第一导电类型转变为第二导电类型，形成导电沟道，从而实现源极导接层和外延主体层之间的电性导通。
在位于栅极沟槽同一侧的重定义沟道层中设置反极性导接段，且反极性导接段的上表面高于沟道体层的下表面；当栅极结构的电场作用使得重定义沟道层中形成导电沟道时，该导电沟道的长度会比另一侧没有反极性导接段的重定义沟道层中形成的导电沟道要短，使得电子流能够更快的导通源极和漏极，增加了超结梯形槽碳化硅MOSFET器件的开关响应，同时，更短的导电沟道使得导通时的电阻更小。
可选的，在以固定倾斜角的斜角注入方式向所述栅极沟槽的同一侧壁注入离子，以使所述重定义沟道层在位于所述栅极沟槽的同一侧壁的部分形成第二导电类型的反极性导接段的步骤的前置步骤包括：形成缓冲介质层在挖槽后的所述碳化硅外延层上；形成氮化硅介质层在所述缓冲介质层上；图案化刻蚀所述缓冲介质层和所述氮化硅介质层并形成刻蚀区域，使所述重定义沟道层在刻蚀区域内不能直接显露。
通过采用上述技术方案，在对重定义沟道层进行离子注入形成反极性导接段的过程中，由于离子注入能量大，注入深度较深，通过在挖槽后的碳化硅外延层上形成缓冲介质层，可以有效地对离子注入进行缓冲；在缓冲介质层上形成氮化硅介质层，并且在氮化硅介质层和缓冲介质层上进行图案化刻蚀，氮化硅介质层可作为屏蔽层，来防止除刻蚀区域外的其他区域受到离子注入的影响。
可选的，在以固定倾斜角的斜角注入方式向所述栅极沟槽的同一侧壁注入离子，以使所述重定义沟道层在位于所述栅极沟槽的同一侧壁的部分形成第二导电类型的反极性导接段的步骤的后置步骤包括：去除所述氮化硅介质层和所述缓冲介质层，以使所述碳化硅外延层显露。
通过采用上述技术方案，氮化硅介质层和缓冲介质层是制程中的临时产物，在形成反极性导接段后，去除具有保护作用的氮化硅介质层和具有缓冲作用的缓冲介质层，方便在碳化硅外延层表面进行后续工艺制作。
可选的，在设置所述栅极结构在所述栅极沟槽内的步骤的前置步骤包括：在所述碳化硅外延层的表面形成栅氧化层。
通过采用上述技术方案，利用栅氧化层对碳化硅外延层的表面进行绝缘处理，使得后续形成的栅极结构和碳化硅外延层之间形成电气隔离。
可选的，在设置所述栅极结构在所述栅极沟槽内的步骤的后置步骤包括：刻蚀所述栅极结构和所述栅氧化层，使所述栅极结构顶面低于所述源极导接层的顶面，且所述栅极结构顶面不低于所述源极导接层的底面。
通过采用上述技术方案，栅极结构顶面和源极导接层之间形成一种凹槽结构，在后续的制作层间膜层时，可以使层间膜层和源极导接层之间有很好的结合固定。
可选的，在所述碳化硅外延层的上表面注入离子形成第一导电类型的分流结的步骤的后置步骤包括：在所述栅极结构上图案化形成层间膜层，以使所述层间膜层完全覆盖所述栅极结构且所述层间膜层不能覆盖所述分流结的上表面。
通过采用上述技术方案，利用层间膜层对栅极结构进行完全覆盖，以实现后续源极和栅极之间的电性隔离；同时，层间膜层还可以向源极导接层延伸并不覆盖分流结，减少后续源极和栅极之间存在短接的可能性。
可选的，超结梯形槽碳化硅MOSFET器件的制作方法还包括：设置源极结构在所述碳化硅外延层的上表面。
可选的，超结梯形槽碳化硅MOSFET器件的制作方法还包括：设置漏极结构在所述碳化硅衬底的底面。
本发明的主要目的二是通过以下技术方案得以实现的：
提出一种超结梯形槽碳化硅MOSFET器件，采用如上述可能技术方案组合的制作方法制成，包括：
碳化硅衬底；
碳化硅外延层，所述碳化硅外延层包括第一导电类型的沟道体层、在所述沟道体层上方的第二导电类型的源极导接层以及在所述沟道体层下方的第二导电类型的外延主体层；所述外延主体层内形成有多个第一导电类型的体层延伸柱，所述沟道体层和所述体层延伸柱不相接；所述碳化硅外延层的上表面对准所述体层延伸柱开设和所述体层延伸柱对应的多个栅极沟槽；所述栅极沟槽的轮廓表面与所述碳化硅外延层的上表面形成第一导电类型的重定义沟道层，所述重定义沟道层在所述栅极沟槽的底部与所述体层延伸柱相接；
反极性导接段，形成在所述栅极沟槽的同一侧的所述重定义沟道层，所述反极性导接段的上表面高于所述沟道体层的下表面，所述反极性导接段和所述重定义沟道层为反电性；
栅极结构，嵌埋式设置在所述栅极沟槽内；
分流结，形成在所述碳化硅外延层的上表面，所述分流结贯穿所述源极导接层并和所述重定义沟道层相连，所述分流结和所述源极导接层为反电性。
通过采用上述技术方案，体层延伸柱的设置增加了碳化硅外延层的厚度，使得碳化硅MOSFET器件具有更高的耐压能力，同时体层延伸柱和重定义沟道层进行相接，使得体层延伸柱的电位不浮空，通过和反极性导接段共同形成电荷平衡结构，可以使得在同样的击穿电压下反极性导接段的浓度大幅提升，实现更低的导通电阻。反极性导接段的设置，还减少了碳化硅MOSFET器件导通时电子流通的导电沟道的长度，实现了更低的导通电阻。
本发明的主要目的二的另一方面，还提供了一种半导体装置，采用如上述可能技术方案组合的制作方法制成，所述超结梯形槽碳化硅MOSFET器件为芯片形态，所述超结梯形槽碳化硅MOSFET器件在晶圆形态挖槽与制作挖槽后的所述重定义沟道层之前，所述外延主体层内的多个所述体层延伸柱已预先形成。
综上所述，本申请包括以下至少一种有益技术效果：
1.通过栅极沟槽同一侧壁的反极性导接段，可以调整在栅极结构的电场作用下所形成的导电沟道的长度，使得源漏极之间可以得到更低的导通电阻；并且增加反极性导接段中的载流子的浓度，可以有效降低JFET效应；
2.通过外延主体层内的体层延伸柱和反极性导接段共同形成电荷平衡结构，在同样的击穿电压下，反极性导接段的载流子浓度可以大幅提升，因此可以实现更低的导通电阻。
3.由于体层延伸柱在栅极沟槽的底部，在器件的开通过程中，体层延伸柱很好地保护了栅极沟槽底部的电场，因此器件在接入高电压的情况下，具有较高的可靠性。
4.栅极结构嵌埋在栅极沟槽内，使得栅极结构形成一种槽型栅，并且槽型栅被重定义沟道层包围，因此超结梯形槽碳化硅MOSFET器件的Qgd（栅漏电荷）可以大幅降低，能够降低开关损耗。
5.通过栅极沟槽底部的体层延伸柱，可以得到更高的栅氧可靠性；同时栅极结构结合反极性导接段，能够提升电子迁移速率。
附图说明
图1是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及碳化硅衬底以及生长碳化硅外延层的立体示意图。
图2至图7是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层中形成多个体层延伸柱的立体示意图。
图8是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层中形成沟道体层的立体示意图。
图9是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层中形成源极导接层的立体示意图。
图10是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层的上表面开设多个栅极沟槽的立体示意图。
图11是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层的上表面以及栅极沟槽的轮廓表面形成重定义沟道层的立体示意图。
图12至图16是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在栅极沟槽同一侧的重定义沟道层中形成反极性导接段的立体示意图。
图17是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层的表面形成栅氧化层的立体示意图。
图18是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在栅氧化层上形成栅极结构的立体示意图。
图19是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层的上表面刻蚀栅极结构和栅氧化层的立体示意图。
图20是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在源极导接层上形成分流结的立体示意图。
图21至图22是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在栅极结构上图案化形成层间膜层的立体示意图。
图23是示例中一些较佳实施例的碳化硅MOSFET器件的制作方法中涉及在碳化硅外延层上形成源极结构以及在碳化硅衬底的背面形成漏极结构的立体示意图。
附图标记说明：10、碳化硅衬底；20、碳化硅外延层；20A、碳化硅外延子层；21、外延主体层；22、沟道体层；23、源极导接层；24、栅极沟槽；25、牺牲氧化层；30、屏蔽氧化层；40、体层延伸柱；40A、电荷平衡结；41、重定义沟道层；411、反极性导接段；50、栅极结构；51、栅氧化层；52、缓冲介质层；53、氮化硅介质层；54、层间膜层；60、分流结；70、源极结构；80、漏极结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案，以下将本发明的栅底电荷平衡改善的碳化硅MOSFET器件及其制造方法做进一步详细描述与解释，但不作为本发明限定的保护范围。
并且，本领域技术人员应当知道说明书所指的源极与漏极是一种相对概念，不是绝对概念。此外，说明书中记载的第一导电类型和第二导电类型是两种相对的导电类型，例如第一导电类型是P型导电，那么第二导电类型必然是N型导电，反之亦然。在本实施例中，第一导电类型具体是P型导电，第二导电类型具体是N型导电。以下实施例中以N沟道型MOSFET表示，在不同示例变化上也可以调整为P沟道型MOSFET。说明书中记载的“反电性”为相反的导电类型，例如在设置碳化硅外延层的导电类型时，若碳化硅外延层的导电类型是N型，则反电性是P型。
图1至图23绘示一些较佳实施例的碳化硅MOSFET器件的制作方法各步骤中器件的立体示意图。附图所示仅仅是绘示多个实施例包括共性与可能非共性的部分，具有差异或区别的部分另以文字方式描述的方式呈现。为了减少冗长且不必要的实施例重复描述，基于产业特性与技术本质，熟知本领域的技术人员应当能正确且合理的理解与判断以下所述的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。
本申请实施例公开一种超结梯形槽碳化硅MOSFET器件的制作方法。
参照图1，步骤S1是提供碳化硅衬底10，并在碳化硅衬底10上形成碳化硅外延层20以及位于碳化硅外延层20上的屏蔽氧化层30。具体的，碳化硅衬底10为晶圆形态，碳化硅衬底10的底面晶向为（000-1），通过外延生长工艺在碳化硅衬底10上生长形成碳化硅外延层20。碳化硅外延层20在碳化硅衬底10上是同质生长，其中，碳化硅衬底10为N型掺杂， 碳化硅外延层20为N-型掺杂。碳化硅外延层20是在碳化硅衬底10的晶向偏轴4~8°生长。碳化硅外延层20和碳化硅衬底10之间存在的偏角，使得碳化硅外延层20在生长过程中，碳化硅衬底10表面吸附的原子更倾向于在台阶处成核生长，较大的衬底偏角可以引入较大密度的原子台阶，确保外延过程中按照台阶流动的模式进行生长，使得碳化硅外延层20能够有效地继承碳化硅衬底10的堆垛序列，保证生长的晶体质量。碳化硅外延层20的厚度以及掺杂浓度都和碳化硅MOSFET器件的电性能有较大关系，具体的，碳化硅外延层20的厚度越厚，其可承受的击穿电压就越高；碳化硅外延层20的掺杂浓度越高，其导电性能越好。屏蔽氧化层30在碳化硅外延层20上通过淀积注入的方式形成，屏蔽氧化层30的厚度在0.3~18kÅ之间。
参照图2至图7，对应步骤S2是在碳化硅外延层20中形成多个第一导电类型的体层延伸柱40。示例中，体层延伸柱40共设置了三个，且体层延伸柱40采用多层第一导电类型的电荷平衡结40A叠层的方式形成。通过叠层的方式，保证了最后形成的体层延伸柱40具有较好的电荷平衡效果。具体的，示例中的体层延伸柱40由五层电荷平衡结40A叠层形成。
参照图2，对应步骤S201是在碳化硅外延层20中形成一层电荷平衡结40A。具体的，先在屏蔽氧化层30上光刻定义电荷平衡结40A区域；显影后向电荷平衡结40A区域内注入Al离子形成电荷平衡结40A。更具体的，屏蔽氧化层30上光刻定义了三个电荷平衡结40A区域，且三个电荷平衡结40A区域间隔分布。Al离子注入的剂量可以根据碳化硅MOSFET器件的设计要求来定，示例中的Al离子注入剂量在1013~9*1014ions/cm2之间，Al离子注入温度在400~500℃之间，Al离子注入能量在30~400kev之间。在其他示例中，Al离子还可以在25℃时分多次注入。最终形成的一层电荷平衡结40A，其掺杂类型为P-型，电荷平衡结40A和电荷平衡结40A周围的碳化硅外延层20的接触面形成PN结隔离。
参照图3，对应步骤S202是在电荷平衡结40A上形成一层第二导电类型的碳化硅外延子层20A。具体的，先去除顶层的屏蔽氧化层30；然后在碳化硅外延层20上表面外延生长一层碳化硅外延子层20A；最后在碳化硅外延子层20A上形成一层屏蔽氧化层30。更具体的，去除顶层的屏蔽氧化层30可以使用CMP（化学机械研磨）或/与回刻蚀的方式进行去除。在生长碳化硅外延子层20A时，碳化硅外延子层20A和碳化硅外延层20为同质生长，碳化硅外延子层20A的掺杂类型也为N-型。N-型的碳化硅外延子层20A保证了碳化硅外延子层20A和碳化硅外延层20之间晶向结构结合的稳定性。屏蔽氧化层30通过淀积注入的方式形成，屏蔽氧化层30的厚度在0.3~18kÅ之间。
参照图4，对应步骤S203是在步骤S202中形成的一层碳化硅外延子层20A中继续形成一层电荷平衡结40A，并和步骤S201中形成的电荷平衡结40A相接。具体的，先在屏蔽氧化层30上光刻定义电荷平衡结40A区域；显影后向电荷平衡结40A区域内注入Al离子形成电荷平衡结40A。更具体的，屏蔽氧化层30上的电荷平衡结40A区域是对准步骤S201中形成的电荷平衡结40A而进行光刻定义的，使得在本步骤中形成的电荷平衡结40A能够和步骤S201中形成的电荷平衡结40A有更稳定的接触，使得最终形成的PN结隔离更加规范。Al离子注入的剂量可以根据碳化硅MOSFET器件的设计要求来定，示例中的Al离子注入剂量在1013~9*1014ions/cm2之间，Al离子注入温度在400~500℃之间，Al离子注入能量在30~400kev之间。在其他示例中，Al离子还可以在25℃时分多次注入。最终形成的两层电荷平衡结40A，且两层电荷平衡结40A为叠层状态，电荷平衡结40A和碳化硅外延层20之间的PN结隔离也更加规范。
参照图5，对应步骤S204是在碳化硅外延层20中采用叠层的方式形成四层电荷平衡结40A后，在位于顶层的电荷平衡结40A上形成一层碳化硅外延子层20A。具体的，该制程步骤和步骤S202中的方法一致，在此不再赘述。
参照图6，对应步骤S205是在步骤S204中形成的碳化硅外延子层20A中形成第五层电荷平衡结40A，该制程步骤和步骤S203中的方法一致，在此不再赘述。
参照图7，对应步骤S206是在第五层电荷平衡结40A上继续形成一层碳化硅外延子层20A，使得最终形成的体层延伸柱40被碳化硅外延层20完全包覆。
参照图8，对应步骤S3是在碳化硅外延层20中形成第一导电类型的沟道体层22，使得整个碳化硅外延层20分为沟道体层22和在沟道体层22下方的第二导电类型的外延主体层21，体层延伸柱40被包覆在外延主体层21中，体层延伸柱40和沟道体层22不相接。具体的，先去除碳化硅外延层20上表面的屏蔽氧化层30，然后在屏蔽氧化层30上光刻定义沟道体层22的区域，之后区域显影后向沟道体层22的区域注入Al离子形成沟道体层22，最后在沟道体层22上淀积注入形成屏蔽氧化层30。更具体的，光刻区域为整个碳化硅外延层20的上表面，使得沟道体层22最终形成在碳化硅外延层20的上层。示例中Al离子的注入剂量在1013~9*1014ions/cm2之间，Al离子注入温度在400~500℃之间，Al离子注入能量在30~400kev之间。在其他示例中，Al离子还可以在25℃时分多次注入。最终形成的沟道体层22的深度在0.3~1um之间。
参照图9，对应步骤S4是在碳化硅外延层20中形成第二导电类型的源极导接层23，且源极导接层23位于沟道体层22的上方。具体的，先去除沟道体层22上方的屏蔽氧化层30，然后光刻定义源极导接层23的区域，光刻显影后注入N离子形成源极导接层23，最后在源极导接层23上淀积屏蔽氧化层30。更具体的，源极导接层23的光刻定义区域为整个沟道体层22的上表面，使得最终形成的源极导接层23能够完全和沟道体层22进行接触。N离子的注入剂量在1013~9*1015ions/cm2之间，N离子注入能量在30~190kev之间。通过降低N离子的注入能量，降低源极导接层23在碳化硅外延层20中的延伸深度。同时，增加N离子的注入剂量，使得源极导接层23为N+型掺杂，在后续形成源极时，源极导接层23和源极之间可以存在较高的肖特基接触。
参照图10，对应步骤S5是在碳化硅外延层20的上表面对准体层延伸柱40开设和体层延伸柱40对应的多个栅极沟槽24。示例中，栅极沟槽24的截面为倒梯形。具体的，先光刻定义刻槽区域；然后刻蚀碳化硅外延层20的上表面，形成垂直型的栅极沟槽24；之后再刻蚀垂直型的栅极沟槽24的槽侧，最终形成截面为倒梯形的栅极沟槽24。更具体的，在形成垂直型的栅极沟槽24时，通过ICP（Inductive Coupled Plasma Emission Spectrometer，电感耦合等离子体）方法刻蚀碳化硅外延层20的上表面，最终形成深度为0.5~2um的垂直型栅极沟槽24。刻蚀所用的气体为SF6(六氟化硫)和O2（氧气）的混合气体，或者是SF6气体。在刻蚀栅极沟槽24的槽侧使得栅极沟槽24的截面为倒梯形的过程中，通过含卤族元素的气体进行刻蚀。其中，刻蚀所用的气体包括但不限于Cl2（氯气）、BCl3（三氯化硼）、SF6以及CF4（四氟化碳）中任意一种气体和O2的混合气体。O2的气体流速是Cl2、BCl3、SF6以及CF4中任意一种气体流速的0.5~1倍，且气体刻蚀的温度在700~1000℃之间。最终刻蚀形成的截面为倒梯形的栅极沟槽24，其槽底止于体层延伸柱40的上表面，且槽底和槽侧之间的夹角在50~70°之间。在碳化硅外延层20的刻蚀中，由于（0-33-8）晶向晶格刻蚀速率相对于其他晶向慢，在最终形成的栅极沟槽24的槽侧，其晶向为（0-33-8）。该晶向结构的表面具有较低的界面态密度和较高的自由电子比，使得该面在所有掺杂浓度下的沟道迁移率最高。在其他示例中，栅极沟槽24的截面可以是垂直型的，可以是U型的，可以是V型的，还可以是半圆形的。
参照图11，对应步骤S6是在碳化硅外延层20的上表面以及栅极沟槽24的轮廓表面形成第一导电类型的重定义沟道层41，重定义沟道层41在栅极沟槽24的底部与体层延伸柱40相接。具体的，先在碳化硅外延层20的上表面以及栅极沟槽24的轮廓表面生长一层牺牲氧化层25；然后向碳化硅外延层20的上表面以及栅极沟槽24的轮廓表面注入Al离子形成重定义沟道层41；形成重定义沟道层41后去除牺牲氧化层25。示例中Al离子的注入剂量在1012~9*1013ions/cm2之间，Al离子注入温度在400~500℃之间，Al离子注入能量在30~400kev之间。在其他示例中，Al离子还可以在25℃时分多次注入。更具体的，Al离子的注入角度范围在0~40°之间，在和垂直栅极沟槽24的槽底的方向上分别呈-20°、0°和20°夹角的方向对栅极沟槽24的槽侧、栅极沟槽24的槽底以及碳化硅外延层20的上表面进行Al离子注入，最终形成的重定义沟道层41的深度在0.3~1um之间。Al离子注入后，在1500~1800℃的温度范围下进行退火工艺使得Al离子激活。退火的时间在10~60min，退火的氛围为氮气或者氩气。其中，Al离子在以0°的角度注入源极导接层23，并退火激活后，Al离子会将原先为N+型掺杂的源极导接层23转变为N-型掺杂。
参照图12至图16，对应步骤S7是以固定倾斜角的斜角注入方式向栅极沟槽24的同一侧壁注入离子，以使重定义沟道层41在位于栅极沟槽24的同一侧壁的部分形成第二导电类型的反极性导接段411，且反极性导接段411的上表面高于沟道体层22的下表面。通过反极性导接段411的设置，使得重定义沟道层41在导通电子流时，具备更短的导通沟道，实现更低的导通电阻。
参照图12，对应步骤S70是在挖槽后的碳化硅外延层20的表面形成缓冲介质层52。缓冲介质层52可以通过淀积的方式形成，淀积的材料可以是高 K（介电常数）介质材料，例如HfO2（二氧化铪）、ZnO2（过氧化锌）等，还可以二氧化硅。缓冲介质层52还可以通过淀积硅单晶，然后经氧化形成。最终形成栅极沟槽24底部的介质厚度要比栅极沟槽24侧壁的介质要厚。缓冲介质层52可有效减少后续N离子注入时，N离子在重定义沟道层41内分布不均的问题。
参照图13，对应步骤S71是在缓冲介质层52上形成氮化硅介质层53。氮化硅介质层53通过淀积的方式形成，最终形成的氮化硅介质层53厚度在2~10kÅ。
参照图14，对应步骤S72是对栅极沟槽24同一侧的氮化硅介质层53和缓冲介质层52进行图案化刻蚀形成刻蚀区域。具体的，刻蚀后的缓冲介质层52继续覆盖栅极沟槽24侧壁的重定义沟道层41，使得重定义沟道层41不能直接显露出来。通过增加刻蚀区域的大小，可以增加后续形成的反极性导接段411的长度，使得在栅极结构50的电场作用下，缩短重定义沟道层41中所形成的导电沟道的长度，减小导通电阻。
参照图15，对应步骤S73是在位于栅极沟槽24同一侧的重定义沟道层41内注入N离子形成反极性导接段411，且反极性导接段411的上表面高于沟道体层22的下表面。具体的，N离子的注入方向和垂直栅极沟槽24底部的方向之间呈20~40°夹角，N离子的注入能量在30~190kev，注入剂量为1012~9*1014ions/cm2。具体的，在向刻蚀区域内进行N离子注入时，N离子通过刻蚀区域在重定义沟道层41中区段改性形成反极性导接段411。氮化硅介质层53作为一种屏蔽层，在N离子注入时可有效屏蔽N离子在刻蚀区域外的离子注入。更具体的，N离子注入可以分多次注入，最终形成的反极性导接段411可以是N型，也可以是N-型，还可以是N+型。
参照图16，对应步骤S74是在重定义沟道层41中形成反极性导接段411之后去除氮化硅介质层53和缓冲介质层52，以使形成反极性导接段411后的碳化硅外延层20直接显露。具体的，去除方式包括CMP或/与回刻蚀。
参照图17，对应步骤S8是在形成反极性导接段411后的碳化硅外延层20的表面形成栅氧化层51。具体的，栅氧化层51可以是通氧气生长，也可以是原子层淀积高K介质材料，还可以是通过外延单晶硅并氧化形成，最终形成的栅介质层的厚度在400~1200Å之间。更具体的，在通氧气生长时，其生长的环境温度在1100~1400℃之间，然后在1100~1300℃的温度范围下进行N元素或者P元素的退火工艺，最后在高于或者等于1100~1300℃的温度进行氩气退火。更具体的，在通过原子层淀积高K介质材料时，高K介质材料包括但不限于HfO2、ZnO2或者Al2O3（三氧化二铝）。更具体的，在通过外延单晶硅并进行氧化时，氧化的温度在600~800℃之间。
参照图18，对应步骤S9是栅氧化层51上形成栅极结构50。具体的，通过LPCVD（LowPressure Chemical Vapor Deposition，低压化学气相沉积法）方式进行多晶硅的淀积，形成栅极结构50。栅极结构50覆盖在源极导接层23的上方，同时源极导接层23还形成在栅极沟槽24中。多晶硅的掺杂方式包括但不限于原位掺杂或者注入掺杂。多晶硅的掺杂浓度在1018~1021ions/cm3，最终形成的多晶硅厚度在1~15kÅ。
参照图19，对应步骤S10是刻蚀栅极结构50和栅氧化层51。具体的，对源极导接层23顶部的栅极结构50和栅氧化层51进行去除，去除方式包括CMP或/与回刻蚀，使得栅极结构50的顶面低于源极导接层23的顶面，且栅极结构50的顶面不低于源极导接层23的底面。栅氧化层51的顶面高度不低于栅极结构50的顶面高度。在源极导接层23显露出来之后，向碳化硅外延层20上表面注入N离子，N离子的注入能量在30~190kev，注入剂量为1012~9*1014ions/cm2，使得源极导接层23的掺杂类型由N-型转变为N+型，保持后续形成碳化硅MOSFET器件的源极时，源极导接层23和碳化硅MOSFET器件的源极之间具有较好的肖特基接触。
参照图20，对应步骤S12是在源极导接层23上形成第一导电类型的分流结60。具体的，现在源极导接层23上光刻定义分流结60区域；然后在源极导接层23表面注入Al离子形成分流结60。更具体的，Al离子的注入能量在30~190kev，注入剂量在1014~1015ions/cm2，Al离子可以单次注入，也可以进行多次注入，最终形成的分流结60为P+型，且分流结60贯穿源极导接层23，并和重定义沟道层41进行相连。形成分流结60后，去除源极导接层23上的光刻胶。分流结60的光刻区域在源极导接层23的中部，使得最后形成的分流结60能够将源极导接层23隔开，在碳化硅MOSFET器件导通过程中，电子流从分流结60两端的源极导接层23流入重定义沟道层41中，避免电子流全部汇聚在一起。
参照图21和图22，对应步骤S13是在栅极结构50上图案化形成层间膜层54。层间膜层54和栅氧化层51共同配合实现栅极结构50和碳化硅MOSFET器件源漏极之间的电性隔离。
参照图21，对应步骤S131是在碳化硅外延层20上形成一层层间膜层54。具体的，层间膜层54通过淀积的方式形成，其淀积的材料包括但不限于PSG（Phosphor SilicateGlass，磷硅玻璃）和BPSG（Boron Phosphor Silicate Glass，硼磷硅玻璃）。层间膜层54具备绝缘作用，示例中层间膜层54为单层结构，在其他示例中，层间膜层54还可以为多层叠加结构。
参照图22，对应步骤S132是刻蚀层间膜层54，并定义源极导接层23的肖特基接触。具体的，步骤S131中的层间膜层54上光刻定义肖特基接触区域，并刻蚀肖特基接触区域的层间膜层54，使得保留下来的层间膜层54能够完全覆盖栅极结构50但不能覆盖分流结60。
参照图23，对应步骤S14是在碳化硅外延层20上形成源极结构70以及在碳化硅衬底10的背面形成漏极结构80。具体的，在碳化硅外延层20的上表面和层间膜层54的上表面淀积一层金属层，经退火工艺形成源极结构70。更具体的，淀积金属的材料包括但不限于Al、AlCu（铝铜合金）、AlSiCu（铝硅铜合金），最终形成的金属层的厚度在1~10um。源极结构70和分流结60之间形成欧姆接触，源极结构70和源极导接层23之间形成肖特基接触。在碳化硅衬底10的背面形成漏极结构80时，将碳化硅衬底10的背面进行刻蚀减薄，然后金属化形成漏极结构80。
本申请方法实施例的实施原理为：在碳化硅外延层20中通过叠层的方式形成体层延伸柱40，体层延伸柱40和重定义沟道层41中的反极性导接段411形成电荷平衡结40A，降低导通电阻。并且通过设置缓冲介质层52和氮化硅介质层53的刻蚀区域，使得位于栅极沟槽24侧壁的重定义沟道层41内的反极性导接段411的长度可以调整，进而实现更低的导通电阻。
本申请实施例还公开一种超结梯形槽碳化硅MOSFET器件。超结梯形槽碳化硅MOSFET器件由上述的超结梯形槽碳化硅MOSFET器件的制作方法制成。
参照图23，超结梯形槽碳化硅MOSFET器件包括：
碳化硅衬底10；
碳化硅外延层20，碳化硅外延层20包括第一导电类型的沟道体层22、在沟道体层22上方的第二导电类型的源极导接层23以及在沟道体层22下方的第二导电类型的外延主体层21；外延主体层21内形成有多个第一导电类型的体层延伸柱40，沟道体层22和体层延伸柱40不相接；碳化硅外延层20的上表面对准体层延伸柱40开设和体层延伸柱40对应的多个栅极沟槽24；栅极沟槽24的轮廓表面与碳化硅外延层20的上表面形成第一导电类型的重定义沟道层41，重定义沟道层41在栅极沟槽24的底部与体层延伸柱40相接；
反极性导接段411，形成在栅极沟槽24的同一侧的重定义沟道层41，反极性导接段411的上表面高于沟道体层22的下表面，反极性导接段411和重定义沟道层41为反电性；
栅极结构50，嵌埋式设置在栅极沟槽24内；
分流结60，形成在碳化硅外延层20的上表面，分流结60贯穿源极导接层23并和重定义沟道层41相连，分流结60和源极导接层23为反电性。
本申请实施例的实施原理为：在栅极结构50的电场作用下，电子流能够在栅极沟槽24两侧的重定义沟道层41中进行流动，从而实现源极和漏极之间的电性导通。具体的，在栅极结构50的电场作用下，栅极沟槽24侧壁的重定义沟道层41发生电性反转，由第一导电类型转变为第二导电类型，形成导电沟道，从而实现源极导接层23和外延主体层21之间的电性导通。体层延伸柱40的设置增加了碳化硅外延层20的厚度，使得碳化硅MOSFET器件具有更高的耐压能力。同时体层延伸柱40和重定义沟道层41进行相接，使得体层延伸柱40的电位不浮空。体层延伸柱40和反极性导接段411共同形成电荷平衡结40A，可以使得在同样的击穿电压下反极性导接段411的浓度大幅提升，实现更低的导通电阻。反极性导接段411的设置，还减少了碳化硅MOSFET器件在导通时电子流通的导电沟道的长度，实现了更低的导通电阻。分流结60减少了源极导接层23的电子汇聚情况，使得碳化硅MOSFET器件导通效果更好。
本申请实施例还公开一种半导体装置。半导体装置采用上述的超结梯形槽碳化硅MOSFET器件的制作方法制成，超结梯形槽碳化硅MOSFET器件为芯片形态，超结梯形槽碳化硅MOSFET器件在晶圆形态挖槽与制作挖槽后的重定义沟道层41之前，外延主体层21内的多个体层延伸柱40已预先形成。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (10)

1.一种超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，包括以下步骤：
提供碳化硅衬底(10)；
形成碳化硅外延层(20)在所述碳化硅衬底(10)上，所述碳化硅外延层(20)包括第一导电类型的沟道体层(22)、在所述沟道体层(22)上方的第二导电类型的源极导接层(23)以及在所述沟道体层(22)下方的第二导电类型的外延主体层(21)，所述外延主体层(21)内形成有多个第一导电类型的体层延伸柱(40)，所述沟道体层(22)和所述体层延伸柱(40)不相接；
在所述碳化硅外延层(20)的上表面对准所述体层延伸柱(40)开设和所述体层延伸柱(40)对应的多个栅极沟槽(24)；
在所述栅极沟槽(24)的轮廓表面与所述碳化硅外延层(20)的上表面形成第一导电类型的重定义沟道层(41)，所述重定义沟道层(41)在所述栅极沟槽(24)的底部与所述体层延伸柱(40)相接；
以固定倾斜角的斜角注入方式向所述栅极沟槽(24)的同一侧壁注入离子，以使所述重定义沟道层(41)在位于所述栅极沟槽(24)的同一侧壁的部分形成第二导电类型的反极性导接段(411)，且所述反极性导接段(411)的上表面高于所述沟道体层(22)的下表面；
设置栅极结构(50)在所述栅极沟槽(24)内；
在所述碳化硅外延层(20)的上表面注入离子形成第一导电类型的分流结(60)，所述分流结(60)贯穿所述源极导接层(23)并和所述重定义沟道层(41)相连。
2.根据权利要求1所述的超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，在以固定倾斜角的斜角注入方式向所述栅极沟槽(24)的同一侧壁注入离子，以使所述重定义沟道层(41)在位于所述栅极沟槽(24)的同一侧壁的部分形成第二导电类型的反极性导接段(411)的步骤的前置步骤包括：形成缓冲介质层(52)在挖槽后的所述碳化硅外延层(20)上；形成氮化硅介质层(53)在所述缓冲介质层(52)上；图案化刻蚀所述缓冲介质层(52)和所述氮化硅介质层(53)并形成刻蚀区域，使所述重定义沟道层(41)在刻蚀区域内不能直接显露。
3.根据权利要求2所述的超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，在以固定倾斜角的斜角注入方式向所述栅极沟槽(24)的同一侧壁注入离子，以使所述重定义沟道层(41)在位于所述栅极沟槽(24)的同一侧壁的部分形成第二导电类型的反极性导接段(411)的步骤的后置步骤包括：去除所述氮化硅介质层(53)和所述缓冲介质层(52)，以使所述碳化硅外延层(20)显露。
4.根据权利要求1所述的超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，在设置所述栅极结构(50)在所述栅极沟槽(24)内的步骤的前置步骤包括：在所述碳化硅外延层(20)的表面形成栅氧化层(51)。
5.根据权利要求4所述的超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，在设置所述栅极结构(50)在所述栅极沟槽(24)内的步骤的后置步骤包括：刻蚀所述栅极结构(50)和所述栅氧化层(51)，使所述栅极结构(50)顶面低于所述源极导接层(23)的顶面，且所述栅极结构(50)顶面不低于所述源极导接层(23)的底面。
6.根据权利要求1所述的超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，在所述碳化硅外延层(20)的上表面注入离子形成第一导电类型的分流结(60)的步骤的后置步骤包括：在所述栅极结构(50)上图案化形成层间膜层(54)，以使所述层间膜层(54)完全覆盖所述栅极结构(50)且所述层间膜层(54)不能覆盖所述分流结(60)的上表面。
7.根据权利要求1所述的超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，还包括：设置源极结构(70)在所述碳化硅外延层(20)的上表面。
8.根据权利要求1所述的超结梯形槽碳化硅MOSFET器件的制作方法，其特征在于，还包括：设置漏极结构(80)在所述碳化硅衬底(10)的底面。
9.一种超结梯形槽碳化硅MOSFET器件，其特征在于，采用如权利要求1-8任一项所述的超结梯形槽碳化硅MOSFET器件的制作方法制成，包括：
碳化硅衬底(10)；
碳化硅外延层(20)，所述碳化硅外延层(20)包括第一导电类型的沟道体层(22)、在所述沟道体层(22)上方的第二导电类型的源极导接层(23)以及在所述沟道体层(22)下方的第二导电类型的外延主体层(21)；所述外延主体层(21)内形成有多个第一导电类型的体层延伸柱(40)，所述沟道体层(22)和所述体层延伸柱(40)不相接；所述碳化硅外延层(20)的上表面对准所述体层延伸柱(40)开设和所述体层延伸柱(40)对应的多个栅极沟槽(24)；所述栅极沟槽(24)的轮廓表面与所述碳化硅外延层(20)的上表面形成第一导电类型的重定义沟道层(41)，所述重定义沟道层(41)在所述栅极沟槽(24)的底部与所述体层延伸柱(40)相接；
反极性导接段(411)，形成在所述栅极沟槽(24)的同一侧的所述重定义沟道层(41)，所述反极性导接段(411)的上表面高于所述沟道体层(22)的下表面，所述反极性导接段(411)和所述重定义沟道层(41)为反电性；
栅极结构(50)，嵌埋式设置在所述栅极沟槽(24)内；
分流结(60)，形成在所述碳化硅外延层(20)的上表面，所述分流结(60)贯穿所述源极导接层(23)并和所述重定义沟道层(41)相连，所述分流结(60)和所述源极导接层(23)为反电性。
10.一种半导体装置，其特征在于，采用如权利要求1-8任一项所述的超结梯形槽碳化硅MOSFET器件的制作方法制成，所述超结梯形槽碳化硅MOSFET器件为芯片形态，所述超结梯形槽碳化硅MOSFET器件在晶圆形态挖槽与制作挖槽后的所述重定义沟道层(41)之前，所述外延主体层(21)内的多个所述体层延伸柱(40)已预先形成。
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