JP6998244B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、炭化珪素（ＳｉＣ）を用いた半導体装置に好適に利用できるものである。
トランジスタを有する半導体装置において、ＳｉＣ基板を用いた半導体装置が検討されている。例えば、パワートランジスタにおいて、ＳｉＣ基板を用いた場合、ＳｉＣは珪素（Ｓｉ）に比べてバンドギャップが大きいため、耐圧が大きくなる。
例えば、特許文献１には、ＳｉＣを用いたＭＩＳ構造の半導体装置が開示されている。そして、この半導体装置においては、ｐウェル領域の第１の領域が傾斜角θで傾斜している。
また、特許文献２には、セミスーパージャンクション構造において、その最下部の不純物濃度をｐ型ピラー層における他の部分よりも高くすることにより、最下部とドリフト層とのｐｎ接合から下方向（ドリフト層中）へと空乏層が広がりやすくなり、高耐圧な構造とした半導体装置が開示されている。
特開２０１７－３８００１号公報 特許第５１９６９８０号公報
本発明者は、炭化珪素（ＳｉＣ）を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。
前述したように、ＳｉＣは珪素（Ｓｉ）に比べてバンドギャップが大きいため、耐圧を大きくすることができる。しかしながら、ＳｉＣを用いた半導体装置であるＭＩＳＦＥＴにおいて、ＳｉＣの耐圧が大きくなるに従い、ゲート絶縁膜の耐圧が問題となる。即ち、ＳｉＣの破壊が起きる前にゲート絶縁膜が破壊するという問題が生じ得る。
このため、後述するように、ゲート電極がゲート絶縁膜を介して埋め込まれるトレンチの近傍に、電界緩和層を配置し、ゲート絶縁膜の近傍の電界を緩和することにより、ゲート絶縁膜の耐圧の向上を図ることができる。
しかしながら、この電界緩和層を、所定の膜をマスクとしてイオン注入などにより形成する場合、合わせ余裕が必要となり、素子の微細化を図ることができない。また、マスクずれにより、電界緩和層をトレンチに対して対称に形成することが困難であり、素子特性が低下してしまう。
そこで、素子の微細化を図り、また、素子特性の向上が図れる半導体装置の製造方法や半導体装置の構成の検討が望まれる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置の製造方法は、トレンチの内部にダミーゲートを埋め込む工程、ダミーゲートを、ソース領域より突出させる工程、ダミーゲートの側壁に側壁膜を形成する工程、を有する。そして、ダミーゲートおよび側壁膜をマスクとして、ドリフト層と逆導電型の不純物をイオン注入することにより、トレンチの一方の側のドリフト層中に第１半導体領域を形成し、トレンチの他方の側のドリフト層中に第２半導体領域を形成する工程、を有する。
本願において開示される一実施の形態に示される半導体装置は、ドリフト層と、前記ドリフト層上のチャネル層と、前記チャネル層上のソース領域と、を有するＳｉＣ層を有する。そして、チャネル層を貫通して、ドリフト層に達し、ソース領域と接するトレンチと、トレンチの内壁に形成されたゲート絶縁膜と、トレンチを埋め込むゲート電極と、トレンチの一方の側のドリフト層中に形成された第１半導体領域およびトレンチの他方の側のドリフト層中に形成された第２半導体領域と、を有する。そして、トレンチと第１半導体領域との距離およびトレンチと第１半導体領域との距離は、それぞれ、トレンチの幅以下である。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、素子の微細化を図り、素子特性の良好な半導体装置を製造することができる。また、本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、微細であり、特性の良好な半導体装置とすることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 比較例の半導体装置の製造工程を示す断面図である。 比較例の半導体装置の製造工程を示す断面図である。 比較例の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の端部構成の一例を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 トレンチとｐ型半導体領域との間隔と、ドリフト層の不純物濃度との関係を示すグラフである。 ドリフト層の不純物濃度を高くした様子を示す半導体装置の断面図である。 実施の形態２の応用例１の半導体装置の構成を示す断面図である。 実施の形態２の応用例２の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の構成を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
[構造説明]
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図１は、本実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体装置の製造工程を示す断面図である。図１に示す半導体装置は、トレンチゲート型のパワートランジスタである。
図１に示すように、本実施の形態の半導体装置は、ＳｉＣ基板１Ｓの表面（第１面）側に設けられたドリフト層（ドレイン領域）ＤＲと、ドリフト層ＤＲ上に設けられたチャネル層ＣＨと、チャネル層ＣＨ上に設けられたソース領域ＳＲとを有する。ドリフト層ＤＲは、ｎ型半導体領域、チャネル層ＣＨは、ｐ型半導体領域、ソース領域ＳＲは、ｎ型半導体領域よりなる。これらの半導体領域は、ＳｉＣよりなり、ｐ型半導体領域は、ｐ型不純物を、ｎ型半導体領域は、ｎ型不純物を有する。また、これらの半導体領域は、例えば、ＳｉＣよりなるエピタキシャル層ＥＰ中に形成される。
そして、本実施の形態の半導体装置においては、ソース領域ＳＲとチャネル層ＣＨとを貫通し、ドリフト層ＤＲまで達するトレンチＴＲ内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。
また、トレンチＴＲと接するソース領域ＳＲの一端部とは反対側の他端部には、ボディコンタクト領域ＢＣが設けられている。このボディコンタクト領域ＢＣは、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体領域からなり、チャネル層ＣＨとのオーミックコンタクトを確保するために形成する。
また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１は、酸化シリコン膜などの絶縁膜よりなる。そして、この層間絶縁膜ＩＬ１上、層間絶縁膜ＩＬ１中のコンタクトホールＣ１の内部には、ソース電極ＳＥが設けられている。ソース電極ＳＥは、導電性膜よりなる。なお、ソース電極ＳＥのうち、コンタクトホールＣ１の内部に位置する部分をプラグ（ビア）と、層間絶縁膜ＩＬ１上に延在する部分を配線とみなす場合がある。このソース電極ＳＥは、ボディコンタクト領域ＢＣとソース領域ＳＲに、電気的に接続されている。ソース電極ＳＥ上には、絶縁膜よりなる表面保護膜ＰＡＳが形成されている。なお、ＳｉＣ基板１Ｓの裏面（第２面）側には、ドレイン電極ＤＥが形成されている。
そして、図１に示すトランジスタは、後述するように、平面視において繰り返し配置されている（図６（Ｂ）参照）。このため、図１に示すトランジスタを“単位トランジスタ（ユニットセル）ＵＣ”と呼ぶ場合がある。“単位トランジスタ（ユニットセル）ＵＣ”は、繰り返しの最小単位である。
ここで、本実施の形態においては、トレンチＴＲの両側のチャネル層ＣＨの下方に埋め込み層であるｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）が設けられている。このｐ型半導体領域（ＰＲａ、ＰＲｂ）は、チャネル層ＣＨ以下の位置に配置され、ドリフト層ＤＲと逆導電型の不純物（ｐ型不純物）を有する。このように、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を設けることにより、ゲート絶縁膜ＧＩの耐圧、例えば、後述するトレンチのボトム電界を向上させることができる。
そして、このｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）は、図２（Ａ）および図２（Ｂ）に示すように、トレンチＴＲ内に設けられ、トレンチＴＲ上に突出するように設けられたダミーゲートＤＧとその両側に形成された側壁膜ＳＷとをマスクとしたイオン注入法により形成される。即ち、ｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）は、ダミーゲートＤＧの側壁膜ＳＷの側壁に対応して自己整合的に形成された不純物領域である。このため、ｐ型半導体領域ＰＲａとトレンチＴＲとの距離（平面視における最短距離、図６（Ｂ）参照）Ｌａおよびｐ型半導体領域ＰＲｂとトレンチＴＲとの距離（平面視における最短距離）Ｌｂを小さくすることができる。この距離Ｌａ、Ｌｂは、側壁膜ＳＷの幅（Ｘ方向の長さ）と対応する。また、距離Ｌａおよび距離Ｌｂのほぼ同程度とすることができる。別の言い方をすれば、距離Ｌａと距離Ｌｂとの差を小さくすることができる。さらに、別の言い方をすれば、距離Ｌａと距離Ｌｂのばらつきを小さくすることができる。このように、距離Ｌａおよび距離Ｌｂを小さくすることで、半導体素子（単位トランジスタＵＣ）の縮小化を図ることができる。また、距離Ｌａおよび距離Ｌｂをほぼ同程度とし、トレンチＴＲに対する２つのｐ型半導体領域（ＰＲａ、ＰＲｂ）の対称性を良くすることにより、素子特性を向上させることができる。
これに対し、以下に示す、比較例の半導体装置においては、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する際のマスクの合わせ余裕のため距離Ｌ２ａおよび距離Ｌ２ｂが大きくなり、また、マスクずれのため、距離Ｌ２ａおよび距離Ｌ２ｂがアンバランスとなり得る。
図３～図５は、比較例の半導体装置の製造工程を示す断面図である。比較例の半導体装置は、例えば、次のようにして形成することができる。下から順にドリフト層ＤＲ、チャネル層ＣＨおよびソース領域ＳＲが順に形成されたＳｉＣ基板１Ｓであって、ソース領域ＳＲおよびチャネル層ＣＨの積層部にボディコンタクト領域ＢＣが形成されたＳｉＣ基板１Ｓを準備する。次いで、図３（Ａ）に示すように、ハードマスクＨＭ１をマスクとしてｐ型不純物をイオン注入することによりｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する。ｐ型半導体領域（ＰＲａ、ＰＲｂ）は、トレンチ形成予定領域の両側に形成される。次いで、ハードマスクＨＭ１を除去した後、図３（Ｂ）に示すように、ｐ型半導体領域ＰＲａとＰＲｂの間に位置するように、ハードマスクＨＭ２をマスクとしてソース領域ＳＲ、チャネル層ＣＨおよびドリフト層ＤＲの一部を除去することにより、トレンチＴＲを形成する。この後、ハードマスクＨＭ２を除去する。
このような、比較例の製造工程においては、ｐ型半導体領域（ＰＲａ、ＰＲｂ）の形成用のハードマスクＨＭ１の合わせ余裕が加味されるため、ｐ型半導体領域ＰＲａとＰＲｂとの間を縮小化することが困難である。例えば、距離Ｌ１ａおよび距離Ｌ１ｂのそれぞれを、解像限界に近い幅で形成されるトレンチＴＲの幅Ｗ以下とすることは困難である。
また、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成した後、ｐ型半導体領域ＰＲａとＰＲｂの間に位置するように、トレンチＴＲを形成するため、トレンチＴＲの形成用のハードマスクの位置ずれ（マスクずれ）により、例えば、図４、図５に示すように、距離Ｌ２ａおよび距離Ｌ２ｂがアンバランスとなる（ここでは、Ｌ２ａ＞Ｌ２ｂ）。このように、距離Ｌ２ａおよび距離Ｌ２ｂがアンバランスとなると、半導体素子の特性が劣化する。
即ち、短い距離Ｌ２ｂの部位においては、トレンチ（ゲート電極ＧＥ）ＴＲと電界緩和層（ｐ型半導体領域ＰＲｂ）との距離が小さいため、電界緩和効果が大きくなるものの、電流経路が狭くなりオン抵抗増加が増加する。一方、長い距離Ｌ２ａの部位においては、トレンチ（ゲート電極ＧＥ）ＴＲと電界緩和層（ｐ型半導体領域ＰＲｂ）との距離が大きいため、電流経路を確保することができ、オン抵抗増加を抑えることができるものの、電界緩和効果は小さくなる。このように、トレードオフの関係にある、オン抵抗と電界緩和効果とが、トレンチ（ゲート電極ＧＥ）ＴＲの左右でアンバランスとなり、結局のところ、半導体素子として見れば、オン抵抗は増加し、電界緩和効果は低下してしまう。
これに対し、本実施の形態によれば、前述したように、トレンチＴＲ内のダミーゲートＤＧとその両側に形成された側壁膜ＳＷとをマスクとしたイオン注入法によりｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）を自己整合的に形成したので、ｐ型半導体領域ＰＲａとトレンチＴＲとの距離Ｌａおよびｐ型半導体領域ＰＲｂとトレンチＴＲとの距離Ｌｂを小さくすることができる。また、これらのトレンチに対する対称性を良くすることができる。即ち、ｐ型半導体領域ＰＲａとＰＲｂとの間を縮小化することができ、例えば、距離Ｌａおよび距離Ｌｂを、それぞれ解像限界に近い幅で形成されるトレンチＴＲの幅Ｗ以下とすることができる。解像限界に近い幅とは、例えば、１μｍ以下である。これにより、半導体素子の縮小化をはかることができ、半導体装置において半導体素子の高集積化を図ることができる。
また、トレードオフの関係にある、オン抵抗と電界緩和効果とが、トレンチ（ゲート電極ＧＥ）ＴＲの左右でバランスし、設計時に設定した、オン抵抗と電界緩和効果を得ることができる。このように、半導体素子の特性の向上を図ることができる。
図６は、本実施の形態の半導体装置の構成を示す平面図であり、図１に示す領域ＵＣは、例えば、図６（Ａ）に示す領域ＵＣに対応し、図１は、図６（Ｂ）のＡ－Ａ断面部に対応する。
図６（Ｂ）に示すように、ゲート電極ＧＥの平面形状は、Ｙ方向に長辺を有する矩形状である。トレンチＴＲの平面形状は、Ｙ方向に長辺を有する矩形状である。トレンチＴＲの両側には、ソース領域ＳＲが配置されている。ソース領域ＳＲの平面形状は、Ｙ方向に長辺を有する矩形状である。そして、ソース領域ＳＲの外側にはボディコンタクト領域ＢＣが配置されている。ボディコンタクト領域ＢＣの平面形状は、Ｙ方向に長辺を有する矩形状である。
そして、前述したように、ｐ型半導体領域（ＰＲａ、ＰＲｂ）は、トレンチＴＲやゲート電極ＧＥと同様に、Ｙ方向（図１においては、図面の奥行き方向）に延在している。そして、図６（Ｂ）に示すように、ｐ型半導体領域ＰＲａ、ＰＲｂは、所定の間隔をおいて配置される。単位トランジスタＵＣは、Ｘ方向に繰り返し配置されている。
ソース電極ＳＥは、図１および図６（Ａ）に示すように、ゲート電極ＧＥの上方に延在するように広がって配置されている。図７は、本実施の形態の半導体装置の端部構成の一例を示す断面図であり、図６（Ａ）のＢ－Ｂ断面部に対応する。また、図１に示す断面には表示されていないが、ゲート電極ＧＥと接続されるゲート線ＧＬやゲートパッドＧＰＤが設けられている（図６（Ａ）、図７参照）。ゲート線ＧＬやゲートパッドＧＰＤは、ソース電極ＳＥと同層の導電性膜で構成することができる。また、図１に示す断面には表示されていないが、ソース電極ＳＥと接続されるソース線ＳＬが設けられている（図６（Ａ）、図７参照）。ソース線ＳＬは、ソース電極ＳＥと同層の導電性膜で構成することができる。ＰＲｔ、ＢＣｔ、ＣＨｔは、それぞれ、ｐ型半導体領域（ＰＲａ、ＰＲｂ）、ボディコンタクト領域ＢＣ、チャネル層ＣＨと同層で構成される半導体領域である。また、ＴＭは、セル領域ＣＲの外周に設けられるｐ型の半導体領域である。なお、図７に示す端部構成は一例であり、他の構成としてもよい。
＜動作＞
本実施の形態の半導体装置（トランジスタ）において、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加すると、トレンチＴＲの側面と接するチャネル層（ｐ型半導体領域）ＣＨに反転層（ｎ型半導体領域）が形成される。そして、ソース領域ＳＲとドリフト層ＤＲとは、反転層で電気的に接続されることになり、ソース領域ＳＲとドリフト層ＤＲとの間に電位差がある場合、ソース領域ＳＲから反転層を通ってドリフト層ＤＲに電子が流れる。言い換えれば、ドリフト層ＤＲから反転層を通ってソース領域ＳＲに電流が流れる。このように、トランジスタを、オンさせることができる。
一方、ゲート電極ＧＥにしきい値電圧よりも小さな電圧を印加すると、チャネル層ＣＨに形成されていた反転層が消失し、ソース領域ＳＲとドリフト層ＤＲとが非導通となる。このように、トランジスタを、オフさせることができる。
以上のようにして、トランジスタのゲート電極ＧＥに印加するゲート電圧を変化させることにより、トランジスタのオン／オフ動作を行なう。
［製法説明］
次いで、図８～図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図８～図２１は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、図８に示すように、ＳｉＣよりなるエピタキシャル層ＥＰが形成されたＳｉＣ基板（ＳｉＣからなる半導体基板、ウエハ）１Ｓを用意する。
このＳｉＣ基板１Ｓ上へのエピタキシャル層ＥＰの形成方法に制限はないが、次のようにして形成することができる。例えば、ＳｉＣ基板１Ｓ上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるｎ型エピタキシャル層を成長させることにより、エピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰの下部は、ドリフト層ＤＲとなる。
次いで、図９に示すように、チャネル層ＣＨとなるｐ型半導体領域と、ソース領域ＳＲとなるｎ型半導体領域をイオン注入法により形成する。また、ボディコンタクト領域ＢＣとなるｐ型半導体領域をイオン注入法により形成する。例えば、エピタキシャル層ＥＰの上部に、ｐ型不純物（アルミニウム（Ａｌ）またはボロン（Ｂ）など）をイオン注入することにより、ｐ型半導体領域（チャネル層ＣＨ）を形成し、続いて、ｐ型半導体領域（チャネル層ＣＨ）の上部にｎ型不純物（窒素（Ｎ）またはリン（Ｐ）など）をイオン注入することにより、ｎ型半導体領域（ソース領域ＳＲ）を形成する。このソース領域ＳＲのｎ型不純物の濃度は、エピタキシャル層（ドリフト層ＤＲ）ＥＰのｐ型不純物の濃度より、高い。次いで、ｐ型半導体領域（チャネル層ＣＨ）とｎ型半導体領域（ソース領域ＳＲ）との積層部に、選択的にｐ型不純物をイオン注入することにより、ｐ型半導体領域（ボディコンタクト領域ＢＣ）を形成する。ボディコンタクト領域ＢＣのｐ型不純物の濃度は、チャネル層ＣＨのｐ型不純物の濃度より、高い。なお、イオン注入工程においては、フォトレジスト膜やハードマスクをマスクとして、不純物をイオン注入する。また、イオン注入工程において、多段イオン注入法を用いることで、不純物濃度や不純物の注入深さなどを高精度に制御することができる。多段イオン注入法とは、注入エネルギーや不純物濃度を調整しつつ、所定の深さ毎に複数回のイオン注入を行う方法である。
次いで、図１０に示すように、ソース領域ＳＲおよびチャネル層ＣＨを貫通し、ドリフト層ＤＲまで達するトレンチＴＲを形成する。
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、エピタキシャル層ＥＰ上に、トレンチＴＲの形成領域に開口部を有する絶縁膜（例えば、４μｍ程度の膜厚のプラズマＴＥＯＳ膜）ＩＦ１を形成する。次いで、この絶縁膜（ハードマスク）ＩＦ１をマスクとして、ソース領域ＳＲ、チャネル層ＣＨおよびドリフト層ＤＲの上部をエッチングすることにより、幅０．８μｍ程度、深さ１．５μｍ程度のトレンチＴＲを形成する。このトレンチＴＲの側面には、下からドリフト層ＤＲ、チャネル層ＣＨ、ソース領域ＳＲおよび絶縁膜ＩＦ１が順に露出している。また、このトレンチＴＲの底面には、ドリフト層ＤＲが露出している。
次いで、図１１～図１３に示すように、トレンチＴＲの内部およびこの上部に突き出たダミーゲートＤＧを形成する。まず、図１１に示すように、トレンチＴＲ内および絶縁膜ＩＦ１上に、ダミーゲート材料として多結晶シリコン膜ＰＳをＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて、トレンチＴＲを埋め込む程度の膜厚（例えば、１μｍ程度の膜厚）で堆積する。次いで、図１２に示すように、多結晶シリコン膜ＰＳの上部を、絶縁膜ＩＦ１が露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などにより研磨する。これにより、ダミーゲートＤＧが形成される。なお、ＣＭＰ法による研磨に代えてエッチバックを行ってもよい。次いで、図１３に示すように、絶縁膜ＩＦ１をエッチング技術を用いて除去する。例えば、希釈ＨＦを用いたウエットエッチングを行う。これにより、トレンチＴＲの内部に埋め込まれ、かつ、エピタキシャル層（ソース領域ＳＲ）ＥＰの表面から、絶縁膜ＩＦ１の膜厚分だけ突き出た、ダミーゲートＤＧを形成することができる。ダミーゲートＤＧの、エピタキシャル層（ソース領域ＳＲ）ＥＰの表面から突出した部分（突出部）の高さＨは、トレンチＴＲの深さＤの１．５倍以上、より好ましくは１．８倍以上である。このように、突出部の高さを確保することで、後述する側壁膜ＳＷの幅（Ｘ方向の長さ）を制御し易くすることができる。
次いで、図１４～図１６に示すように、トレンチＴＲの両側のドリフト層ＤＲ内に、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する。まず、図１４に示すように、エピタキシャル層（ソース領域ＳＲ）ＥＰおよびダミーゲートＤＧ上に、側壁膜（サイドウォール膜）ＳＷ形成用の絶縁膜（例えば酸化シリコン膜など）ＩＦ２をＣＶＤ法などを用いて形成し、次いで、図１５に示すように、エッチバックする。このエッチバック工程では、絶縁膜ＩＦ２をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、ダミーゲートＤＧの突出部の両側の側壁部に、絶縁膜ＩＦ２をサイドウォール状に残存させ、側壁膜ＳＷとすることができる。側壁膜ＳＷの幅（Ｘ方向の長さ）は、絶縁膜ＩＦ２の膜厚やエッチバック条件により制御することができる。
ここで、オーバーエッチングを行うことにより、側壁膜ＳＷの両側のエピタキシャル層（ソース領域ＳＲ）ＥＰの表面を僅かにエッチングしてもよい。これにより、側壁膜ＳＷで覆われたエピタキシャル層（ソース領域ＳＲ）ＥＰの表面と、側壁膜ＳＷの外側のエピタキシャル層（ソース領域ＳＲ）ＥＰの表面との間に、段差が生じる。このように、エピタキシャル層（ソース領域ＳＲ）ＥＰの表面を僅かにエッチングすることにより、ｎ型不純物が低濃度となり易いエピタキシャル層（ソース領域ＳＲ）ＥＰの表面部を除去することができ、後述する、ソース電極ＳＥとソース領域ＳＲやボディコンタクト領域ＢＣとの接続抵抗を低減することができる。特に、ソース領域ＳＲやボディコンタクト領域ＢＣをイオン注入法で形成した場合には、不純物イオンの濃度勾配が生じ易く、また、ＳｉＣ層（ＳｉＣよりなるエピタキシャル層）においては、熱処理による不純物の拡散（均一化）が生じ難い。このため、エピタキシャル層（ソース領域ＳＲ）ＥＰの表面を僅かにエッチングすることによる、ソース電極ＳＥとソース領域ＳＲとの接続抵抗の低減効果が大きい。
次いで、図１６に示すように、イオン注入法を用いて、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する。例えば、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物を、ダミーゲートＤＧおよび側壁膜ＳＷをマスクとして用いて、ドリフト層ＤＲ中に注入する。このイオン注入の際、チャネル層ＣＨの下面より深い位置に、ｐ型半導体領域（ＰＲａ、ＰＲｂ）が配置されるように、イオン注入エネルギーなどのイオン注入条件を調整する。前述した多段注入法により、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成してもよい。
上記ｐ型半導体領域（ＰＲａ、ＰＲｂ）は、トレンチＴＲの下端部より深く分布していることが好ましい。ここでは、ｐ型半導体領域（ＰＲａ、ＰＲｂ）の上面は、トレンチＴＲの底面より高い位置にある。また、ｐ型半導体領域（ＰＲａ、ＰＲｂ）の下面は、トレンチＴＲの底面より低い位置にある。別の言い方をすれば、トレンチＴＲとｐ型半導体領域（ＰＲａ、ＰＲｂ）とは深さ方向（Ｚ方向）において重なる位置に配置されている。
そして、前述したように、本工程においては、トレンチＴＲ内のダミーゲートＤＧとその両側に形成された側壁膜ＳＷとをマスクとしたイオン注入法によりｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）を形成したので、ｐ型半導体領域ＰＲａとトレンチＴＲとの距離Ｌａおよびｐ型半導体領域ＰＲｂとトレンチＴＲとの距離Ｌｂを小さくすることができる。また、これらのトレンチに対する対称性を良くすることができる。即ち、ｐ型半導体領域ＰＲａとＰＲｂとの間を縮小化することができ、例えば、距離Ｌａおよび距離Ｌｂを、解像限界に近い幅で形成されるトレンチＴＲの幅Ｗ以下とすることができる。
次いで、図１７に示すように、ダミーゲートＤＧおよび側壁膜ＳＷをエッチング技術を用いて除去する。例えば、側壁膜ＳＷは、希釈ＨＦを用いたウエットエッチングで除去し、ダミーゲートＤＧは、フッ硝酸を用いたウエットエッチングで除去する。
なお、上記工程においては、ダミーゲート材料として多結晶シリコン膜ＰＳを用いたが、側壁膜ＳＷの形成時に絶縁膜ＩＦ２とエッチング選択比がとれる他の材料を用いてもよい。“エッチング選択比がとれる”とは、エッチング工程において、各膜（絶縁膜ＩＦ２とダミーゲートＤＧ）のエッチングレートとに十分な差が存在する条件を意味する。側壁膜ＳＷの形成時において、ダミーゲートＤＧのエッチングレートは、絶縁膜ＩＦ２のエッチングレートより、小さい。例えば、ダミーゲート材料として多結晶シリコンの他、ＳｉＮ、Ｗ、Ａｌなどを用いてもよい。
次いで、これまでに注入した不純物を活性化するため、熱処理（活性化アニール）を行う。例えば、１７００℃での熱処理を行う。この際、ＳｉＣ基板１Ｓ上にアモルファスカーボンよりなる保護膜を形成し、熱処理を行ってもよい。
次いで、図１８に示すように、例えば、トレンチＴＲの内壁、ソース領域ＳＲおよびボディコンタクト領域ＢＣ上に、ゲート絶縁膜ＧＩとして酸化シリコン膜をＡＬＤ（Atomic Layer Deposition）法などにより形成する。トレンチＴＲ内に露出したエピタキシャル層ＥＰを熱酸化または熱酸窒化することにより、ゲート絶縁膜ＧＩを形成してもよい。また、ゲート絶縁膜ＧＩとしては、酸化シリコン膜、酸窒化シリコン膜の他、酸化アルミニウムや酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。
次いで、ゲート絶縁膜ＧＩ上に配置され、トレンチＴＲを埋め込む形状のゲート電極ＧＥを形成する。例えば、ゲート電極ＧＥ用の導電性膜として、多結晶シリコン膜をＣＶＤ法などにより堆積する。次いで、導電性膜上に、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、導電性膜をエッチングする。これにより、ゲート電極ＧＥを形成する。
次いで、図１９に示すように、ゲート電極ＧＥを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣ１を形成する。
例えば、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ上に、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法により堆積する。次いで、層間絶縁膜ＩＬ１上に、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１およびその下に位置するゲート絶縁膜ＧＩをエッチングすることにより、コンタクトホールＣ１を形成する。このコンタクトホールＣ１の底面には、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部が露出する。なお、図１９に示す断面には示されない、ゲート電極ＧＥ上の層間絶縁膜ＩＬ１を除去し、ゲート電極ＧＥ上においてもコンタクトホール（図示せず）を形成する。
次いで、図２０に示すように、ソース電極ＳＥを形成する。例えば、コンタクトホールＣ１の内部および層間絶縁膜ＩＬ１上に、バリアメタル膜（図示せず）として、ＴｉＮ膜をスパッタリング法などにより形成する。次いで、バリアメタル膜（図示せず）上に、導電性膜として、ＡｌＳｉ膜をスパッタリング法などにより形成する。次いで、バリアメタル膜（図示せず）と導電性膜（Ａｌ膜）との積層膜をパターニングすることにより、ソース電極ＳＥを形成する。この際、図２０の断面に表れない、ゲート線ＧＬやゲートパッドＧＰＤが形成される（図６（Ａ）、図７参照）。なお、コンタクトホールＣ１の底面に、シリサイド膜を形成した後、ソース電極ＳＥ等を形成してもよい。
次いで、図２１に示すように、ソース電極ＳＥ、ゲート線ＧＬ、ゲートパッドＧＰＤを覆うように表面保護膜ＰＡＳを形成する。例えば、ソース電極ＳＥ等の上に、表面保護膜ＰＡＳとして、酸化シリコン膜をＣＶＤ法などを用いて堆積する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域（ソースパッドＳＰＤ）と、ゲートパッドＧＰＤの一部領域とを露出させる。この露出部が、外部接続領域（パッド）となる。
次いで、ＳｉＣ基板１Ｓの主面と反対側である裏面（第２面）を上面とし、ＳｉＣ基板１Ｓの裏面を研削し、ＳｉＣ基板１Ｓを薄膜化する。
次いで、ＳｉＣ基板１Ｓの裏面に、ドレイン電極ＤＥを形成する（図１）。例えば、ＳｉＣ基板１Ｓの裏面側を上面とし、金属膜を形成する。例えば、Ｔｉ膜、Ｎｉ膜、Ａｕ膜を順次スパッタリング法により形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。なお、金属膜とＳｉＣ基板１Ｓとの間にシリサイド膜を形成してもよい。この後、複数のチップ領域を有するＳｉＣ基板（ウエハ）１Ｓをチップ領域ごとに切り出す。
以上の工程により、本実施の形態の半導体装置を形成することができる。
このように、本実施の形態においては、トレンチＴＲ内のダミーゲートＤＧとその両側に形成された側壁膜ＳＷとをマスクとしたイオン注入法によりｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）を形成したので、ｐ型半導体領域ＰＲａとトレンチＴＲとの距離Ｌａおよびｐ型半導体領域ＰＲｂとトレンチＴＲとの距離Ｌｂを小さくすることができる。これにより、半導体素子の縮小化をはかることができ、また、半導体装置において半導体素子の高集積化を図ることができる。
また、ｐ型半導体領域ＰＲａ、ＰＲｂのトレンチに対する対称性を良くすることができ、トレードオフの関係にある、オン抵抗と電界緩和効果とのバランスを図ることができ、設計時に設定した、オン抵抗と電界緩和効果を得ることができる。このように、半導体素子の特性の向上を図ることができる。
さらに、本実施の形態においては、ｐ型半導体領域ＰＲａとトレンチＴＲとの距離Ｌａおよびｐ型半導体領域ＰＲｂとトレンチＴＲとの距離Ｌｂを小さくすることができるため、ドリフト層（エピタキシャル層ＥＰ）ＤＲの不純物濃度を向上させることにより、オン抵抗を低減することができる。
図２２は、トレンチＴＲとｐ型半導体領域ＰＲとの間隔（ＴＲ－ＰＲ間隔、距離Ｌａ、Ｌｂ）と、ドリフト層（エピタキシャル層ＥＰ）ＤＲの不純物濃度との関係を示すグラフである。横軸は、トレンチＴＲとｐ型半導体領域ＰＲとの間隔（距離Ｌａ、Ｌｂ、（μｍ））を示す。また、左の縦軸は、オン抵抗（特性オン抵抗Ｒｓｐ、（ａ．ｕ．））を、右の縦軸は、トレンチのボトム電界（最大電圧でのボトム電界、（ａ．ｕ．））を示す。
図２３は、ドリフト層ＤＲの不純物濃度を高くした様子を示す半導体装置の断面図である。ここでは、ドリフト層ＤＲのｎ型不純物を低い状態（例えば、１Ｅ１６ｃｍ－３（１×１０１６ｃｍ－３）から高い状態（例えば、２Ｅ１６ｃｍ－３（２×１０１６ｃｍ－３）に変化させた場合について検討する。
図２２に示すように、トレンチＴＲとｐ型半導体領域ＰＲとの間隔（距離Ｌａ、Ｌｂ）を１．２μｍから０．６μｍに小さくし、かつ、ドリフト層ＤＲのｎ型不純物の濃度を１Ｅ１６ｃｍ－３から、２Ｅ１６ｃｍ－３に変化させた場合、オン抵抗を小さくすることができる（矢印ａ）。また、トレンチのボトム電界については大きくなるものの、Ｅｍａｘ（上記間隔が１．２μｍであり、かつ、ドリフト層ＤＲのｎ型不純物が低濃度の場合の許容値）程度に抑えることができる。
このように、ドリフト層（エピタキシャル層ＥＰ）ＤＲの不純物濃度を調整することで、トレンチのボトム電界を変えずにオン抵抗を小さくすることができる。即ち、トレードオフの関係にある、電界緩和効果を得つつオン抵抗を改善することができる。
（実施の形態２）
本実施の形態においては、実施の形態１の応用例について説明する。
（応用例１）
図２４は、実施の形態２の応用例１の半導体装置の構成を示す断面図である。
実施の形態１（図１）においては、ボディコンタクト領域ＢＣの底面を、ｐ型半導体領域ＰＲａ、ＰＲｂの上面より高い位置に配置したが、ボディコンタクト領域ＢＣの底面を、ｐ型半導体領域ＰＲａ、ＰＲｂの上面より低い位置に配置してもよい。
例えば、図２４に示すように、ボディコンタクト領域ＢＣを深く形成し、ボディコンタクト領域ＢＣの下部とｐ型半導体領域ＰＲａ、ＰＲｂの上部を重なるように配置する。このような、深いボディコンタクト領域ＢＣは、例えば、多段イオン注入工程において、より深いイオン注入工程を追加することにより形成することができる。
（応用例２）
図２５は、実施の形態２の応用例２の半導体装置の構成を示す断面図である。
実施の形態１（図１）においては、ｐ型半導体領域ＰＲａ、ＰＲｂの上面を、チャネル層ＣＨの上面より低い位置に配置したが、ｐ型半導体領域ＰＲａ、ＰＲｂの上面を、チャネル層ＣＨの上面と同程度の位置に配置してもよい。ここでは、ｐ型半導体領域ＰＲａ、ＰＲｂとチャネル層ＣＨとは接している。
即ち、図２５に示すように、ｐ型半導体領域ＰＲａ、ＰＲｂを実施の形態１（図１）の場合より高い位置から形成する。このような、ｐ型半導体領域ＰＲａ、ＰＲｂは、例えば、多段イオン注入工程において、より浅いイオン注入工程を追加することにより形成することができる。本応用例において、上記応用例１のように、ボディコンタクト領域ＢＣを深く形成してもよい。
本実施の形態においても、実施の形態１で説明した半導体素子の縮小化および素子特性の向上効果を得ることができる。さらに、本実施の形態においては、ｐ型半導体領域ＰＲａ、ＰＲｂが、ソース領域ＳＲと接続され、接地されるため、寄生用量が小さくなり、スイッチング特性が向上する。
（実施の形態３）
実施の形態１（図１）においては、オーバーエッチングにより、側壁膜ＳＷの両側のエピタキシャル層（ソース領域ＳＲ）ＥＰの表面と、側壁膜ＳＷで覆われたエピタキシャル層（ソース領域ＳＲ）ＥＰの表面との間に、段差が生じているが、この段差を解消した構成としてもよい。
[構造説明]
図２６は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、側壁膜ＳＷの両側のエピタキシャル層（ソース領域ＳＲ）ＥＰの表面と、側壁膜ＳＷで覆われたエピタキシャル層（ソース領域ＳＲ）ＥＰの表面との高さが同程度となり（図３４参照）、実施の形態１（図１）に示す段差が生じていない。このような構成部以外の構成は、実施の形態１（図１）の場合と同様であるため、その説明を省略する。また、本実施の形態の半導体装置（トランジスタ）の動作は実施の形態１の場合と同様である。
本実施の形態においても、実施の形態１で説明した半導体素子の縮小化および素子特性の向上効果を得ることができる。また、本実施の形態においては、実施の形態１のようなソース領域ＳＲの表面の段差がないため、ソース抵抗を低くすることができる。
［製法説明］
次いで、図２７～図３９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２７～図３８は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２７に示すように、ＳｉＣ基板１Ｓ上のエピタキシャル層ＥＰ中に、チャネル層ＣＨとなるｐ型半導体領域と、ソース領域ＳＲとなるｎ型半導体領域と、ボディコンタクト領域ＢＣとなるｐ型半導体領域と、を形成する。これらの領域は、実施の形態１の場合と同様にして形成することができる。
次いで、図２８に示すように、エピタキシャル層ＥＰ上に、ストッパー膜ＳＴとして多結晶シリコン膜ＰＳをＣＶＤ法などを用いて１００ｎｍ程度の膜厚で堆積する。
次いで、図２９に示すように、ストッパー膜ＳＴ、ソース領域ＳＲおよびチャネル層ＣＨを貫通し、ドリフト層ＤＲまで達するトレンチＴＲを形成する。
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ストッパー膜ＳＴ上に、トレンチＴＲの形成領域に開口部を有する絶縁膜ＩＦ１を形成する。次いで、この絶縁膜（ハードマスク）ＩＦ１をマスクとして、ストッパー膜ＳＴ、ソース領域ＳＲ、チャネル層ＣＨおよびドリフト層ＤＲの上部をエッチングすることにより、トレンチＴＲを形成する。
次いで、図３０～図３２に示すように、トレンチＴＲの内部およびこの上部に突き出たダミーゲートＤＧを形成する。まず、図３０に示すように、トレンチＴＲ内および絶縁膜ＩＦ１上に、ダミーゲート材料として多結晶シリコン膜ＰＳをＣＶＤ法などを用いて、トレンチＴＲを埋め込む程度の膜厚で堆積する。次いで、図３１に示すように、多結晶シリコン膜ＰＳの上部を、絶縁膜ＩＦ１が露出するまでＣＭＰ法などにより研磨する。これにより、ダミーゲートＤＧが形成される。次いで、図３２に示すように、絶縁膜ＩＦ１をエッチング技術を用いて除去する。これにより、トレンチＴＲの内部に埋め込まれ、かつ、ストッパー膜ＳＴの表面から、絶縁膜ＩＦ１の膜厚分だけ突き出た、ダミーゲートＤＧを形成することができる。
次いで、図３３～図３５に示すように、トレンチＴＲの両側のドリフト層ＤＲ内に、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する。まず、図３３に示すように、ストッパー膜ＳＴおよびダミーゲートＤＧ上に、側壁膜（サイドウォール膜）ＳＷ形成用の絶縁膜（例えば酸化シリコン膜など）ＩＦ２をＣＶＤ法などを用いて形成し、次いで、図３４に示すように、エッチバックする。このエッチバック工程では、絶縁膜ＩＦ２をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、ダミーゲートＤＧの突出部の両側の側壁部に、絶縁膜ＩＦ２をサイドウォール状に残存させ、側壁膜ＳＷとすることができる。
ここで、本実施の形態においては、側壁膜ＳＷの形成の際、エピタキシャル層ＥＰ上に、絶縁膜ＩＦ２とエッチング選択比がとれるストッパー膜ＳＴが配置されているため、オーバーエッチングを行っても、側壁膜ＳＷの両側のエピタキシャル層（ソース領域ＳＲ）ＥＰの表面がエッチングされない。このため、実施の形態１（図１）に示すような、側壁膜ＳＷの両側のエピタキシャル層（ソース領域ＳＲ）ＥＰの表面と、側壁膜ＳＷで覆われたエピタキシャル層（ソース領域ＳＲ）ＥＰの表面との間の段差が生じない。
次いで、図３５に示すように、イオン注入法を用いて、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する。例えば、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物を、ダミーゲートＤＧおよび側壁膜ＳＷをマスクとして用いて、ドリフト層ＤＲ中に注入する。このイオン注入の際、チャネル層ＣＨの下面より深い位置に、ｐ型半導体領域（ＰＲａ、ＰＲｂ）が配置されるように、イオン注入エネルギーなどのイオン注入条件を調整する。前述した多段注入法により、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成してもよい。ここでは、ｐ型半導体領域（ＰＲａ、ＰＲｂ）の上面は、トレンチＴＲの底面より高い位置にある。また、ｐ型半導体領域（ＰＲａ、ＰＲｂ）の下面は、トレンチＴＲの底面より低い位置にある。別の言い方をすれば、トレンチＴＲとｐ型半導体領域（ＰＲａ、ＰＲｂ）とは深さ方向（Ｚ方向）において重なる位置に配置されている。
そして、前述したように、本工程においては、トレンチＴＲ内のダミーゲートＤＧとその両側に形成された側壁膜ＳＷとをマスクとしたイオン注入法によりｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）を形成したので、ｐ型半導体領域ＰＲａとトレンチＴＲとの距離Ｌａおよびｐ型半導体領域ＰＲｂとトレンチＴＲとの距離Ｌｂを小さくすることができる。また、これらのトレンチに対する対称性を良くすることができる。即ち、ｐ型半導体領域ＰＲａとＰＲｂとの間を縮小化することができ、例えば、距離Ｌ１ａおよび距離Ｌ１ｂを、解像限界に近い幅で形成されるトレンチＴＲの幅Ｗ以下とすることができる。
次いで、図３６に示すように、ダミーゲートＤＧおよびストッパー膜ＳＴをエッチング技術を用いて除去する。なお、上記工程においては、ダミーゲートＤＧおよびストッパー膜ＳＴを、多結晶シリコン膜ＰＳとしたが、これらを異なる膜で構成してもよい。但し、同じ膜とすることで、一度のエッチングでこれらを除去することができる。また、ダミーゲート材料およびストッパー膜材料としては、側壁膜ＳＷの形成の際、絶縁膜ＩＦ２とエッチング選択比がとれる他の材料を用いてもよい。次いで、これまでに注入した不純物を活性化するため、熱処理（活性化アニール）を行う。
次いで、図３７に示すように、ゲート絶縁膜ＧＩを形成し、さらに、ゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１の場合と同様にして形成することができる。
次いで、図３８に示すように、ゲート電極ＧＥを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣ１を形成した後、ソース電極ＳＥを形成する。さらに、ソース電極ＳＥ等を覆うように表面保護膜ＰＡＳを形成し、ＳｉＣ基板１Ｓの裏面に、ドレイン電極ＤＥを形成する（図２６）。層間絶縁膜ＩＬ１、コンタクトホールＣ１、表面保護膜ＰＡＳおよびドレイン電極ＤＥは、実施の形態１の場合と同様にして形成することができる。
（実施の形態４）
実施の形態１（図１）においては、トレンチＴＲの両側のチャネル層ＣＨの下方に埋め込み層であるｐ型半導体領域（ＰＲａ、ＰＲｂ、電界緩和層）を設けたが、トレンチＴＲ下にもｐ型半導体領域（ＰＲｔ、電界緩和層）を設けてもよい。
[構造説明]
図３９は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、トレンチＴＲの両側に加え（ＰＲａ、ＰＲｂ）、トレンチＴＲの下にもｐ型半導体領域（ＰＲｔ）が設けられている。
ｐ型半導体領域ＰＲａとＰＲｔは、離間して設けられ、これらの平面視における距離は、例えばＬａであり、ｐ型半導体領域ＰＲｂとＰＲｔは、離間して設けられ、これらの平面視における距離は、例えばＬｂである。本実施の形態において、ｐ型半導体領域ＰＲｔ以外の構成は、実施の形態１（図１）の場合と同様であるため、その説明を省略する。また、本実施の形態の半導体装置（トランジスタ）の動作は実施の形態１の場合と同様である。
このように、本実施の形態においては、実施の形態１で説明した半導体素子の縮小化および素子特性の向上効果を得られ、さらに、ｐ型半導体領域ＰＲｔを設けることにより、電界緩和効果を向上させることができる。
［製法説明］
次いで、図４０～図４３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４０～図４３は、本実施の形態の半導体装置の製造工程を示す断面図である。
図４０に示すように、ＳｉＣ基板１Ｓ上のエピタキシャル層ＥＰ中に、チャネル層ＣＨとなるｐ型半導体領域と、ソース領域ＳＲとなるｎ型半導体領域と、ボディコンタクト領域ＢＣとなるｐ型半導体領域と、を形成する。これらの領域は、実施の形態１の場合と同様にして形成することができる。次いで、ソース領域ＳＲおよびチャネル層ＣＨを貫通し、ドリフト層ＤＲまで達するトレンチＴＲを形成する。
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ストッパー膜ＳＴ上に、トレンチＴＲの形成領域に開口部を有する絶縁膜ＩＦ１を形成する。次いで、この絶縁膜（ハードマスク）ＩＦ１をマスクとして、ソース領域ＳＲ、チャネル層ＣＨおよびドリフト層ＤＲの上部をエッチングすることにより、トレンチＴＲを形成する。
次いで、図４１に示すように、イオン注入法を用いて、トレンチＴＲの底部に、ｐ型半導体領域ＰＲｔを形成する。例えば、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物を、絶縁膜ＩＦ１をマスクとして用いて、トレンチＴＲの底部に注入する。この際、多段注入法により、ｐ型半導体領域ＰＲｔを形成してもよい。
次いで、図４２、図４３に示すように、ｐ型半導体領域ＰＲａ、ＰＲｂを形成する。例えば、図４２に示すように、ダミーゲート材料として多結晶シリコン膜ＰＳをＣＶＤ法などを用いて、トレンチＴＲを埋め込む程度の膜厚で堆積する。次いで、多結晶シリコン膜ＰＳの上部を、絶縁膜ＩＦ１が露出するまでＣＭＰ法などにより研磨した後、絶縁膜ＩＦ１をエッチング技術を用いて除去する。これにより、トレンチＴＲの内部に埋め込まれ、かつ、ストッパー膜ＳＴの表面から、絶縁膜ＩＦ１の膜厚分だけ突き出た、ダミーゲートＤＧを形成することができる（図４３）。
次いで、実施の形態１の場合と同様にして、ダミーゲートＤＧの側壁に、側壁膜ＳＷを形成し、ダミーゲートＤＧおよび側壁膜ＳＷをマスクとして用いて、ｐ型不純物を、ドリフト層ＤＲ中に注入することにより、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する（図４３）。
以降の工程は、実施の形態１の場合と同様である。
（実施の形態５）
本実施の形態においては、ｐ型半導体領域ＰＲａ、ＰＲｂのトレンチＴＲ側の端部にテーパーＴを設けている。
[構造説明]
図４４は、本実施の形態の半導体装置の構成を示す断面図である。図４４に示すように、本実施の形態においては、ｐ型半導体領域ＰＲａのトレンチＴＲの端部にテーパー（テーパー部）Ｔを設け、ｐ型半導体領域ＰＲａの下部とトレンチＴＲとの距離（Ｌ３ａ）を、ｐ型半導体領域ＰＲａの上部とトレンチＴＲとの距離（Ｌａ）より大きくしている。また、ｐ型半導体領域ＰＲｂのトレンチＴＲの端部にテーパーＴを設け、ｐ型半導体領域ＰＲｂの下部とトレンチＴＲとの距離（Ｌ３ｂ）を、ｐ型半導体領域ＰＲａの上部とトレンチＴＲとの距離（Ｌｂ）より大きくしている。
本実施の形態において、ｐ型半導体領域ＰＲａ、ＰＲｂのトレンチＴＲの端部以外の構成は、実施の形態１（図１）の場合と同様であるため、その説明を省略する。また、本実施の形態の半導体装置（トランジスタ）の動作は実施の形態１の場合と同様である。
このように、本実施の形態においても、実施の形態１で説明した半導体素子の縮小化および素子特性の向上効果を得られ、さらに、上記距離Ｌ３ａ、Ｌ３ｂを大きくすることで、電流経路を広くでき、オン抵抗を低減することができる。
［製法説明］
次いで、図４５～図５３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４５～図５３は、本実施の形態の半導体装置の製造工程を示す断面図である。
図４５に示すように、ＳｉＣ基板１Ｓ上のエピタキシャル層ＥＰ中に、チャネル層ＣＨとなるｐ型半導体領域と、ソース領域ＳＲとなるｎ型半導体領域と、ボディコンタクト領域ＢＣとなるｐ型半導体領域と、を形成する。これらの領域は、実施の形態１の場合と同様にして形成することができる。次いで、ソース領域ＳＲおよびチャネル層ＣＨを貫通し、ドリフト層ＤＲまで達するトレンチＴＲを形成する。
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、エピタキシャル層ＥＰ上に、トレンチＴＲの形成領域に開口部を有する絶縁膜ＩＦ１を形成する。次いで、この絶縁膜（ハードマスク）ＩＦ１をマスクとして、ソース領域ＳＲ、チャネル層ＣＨおよびドリフト層ＤＲの上部をエッチングすることにより、トレンチＴＲを形成する。次いで、トレンチＴＲの内部に埋め込まれたダミーゲートＤＧを形成し、エッチング技術を用いて絶縁膜ＩＦ１を除去する（図４６）。
次いで、図４７に示すように、エピタキシャル層（ソース領域ＳＲ）ＥＰおよびダミーゲートＤＧ上に、絶縁膜（例えば酸化シリコン膜など）ＩＦ２１を形成する。ここで、本実施の形態においては、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて、絶縁膜（例えば酸化シリコン膜など）ＩＦ２１を１～４μｍ程度の膜厚で形成する。高密度プラズマＣＶＤとは、高密度プラズマの雰囲気下で絶縁膜を堆積させる方法であり、絶縁膜をエッチングしつつ、堆積することにより、微細な隙間にも高精度に膜を埋め込むことができ、かつ、平坦性の良い成膜が可能な成膜方法である。このような、高密度プラズマＣＶＤ法によれば、ダミーゲートＤＧの上において、略三角形状の断面を有する凸部が形成される。この凸部の側壁は、テーパー状であり、側壁の角度（傾斜角θ）は、４５°となる。なお、凸部の高さは絶縁膜ＩＦ２１の膜厚によって制御することができる。次いで、図４８に示すように、エッチバック、即ち、絶縁膜ＩＦ２をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去すると、ダミーゲートＤＧの両側にそれぞれ、４５°で傾斜する側壁を有する絶縁膜ＴＬが形成される。別の言い方をすれば、ダミーゲートＤＧの側壁にテーパー形状の側面を有する絶縁膜ＴＬが形成される。絶縁膜ＴＬの側壁の位置は、絶縁膜ＩＦ２１の膜厚により制御することができる。
次いで、図４９に示すように、エピタキシャル層（ソース領域ＳＲ）ＥＰ、絶縁膜ＴＬおよびダミーゲートＤＧ上に、側壁膜（サイドウォール膜）ＳＷ形成用の絶縁膜（例えば酸化シリコン膜など）ＩＦ２をＣＶＤ法などを用いて形成し、次いで、図５０に示すように、エッチバックする。このエッチバック工程では、絶縁膜ＩＦ２をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、ダミーゲートＤＧの突出部の両側の絶縁膜ＴＬ上に、ダミーゲートＤＧの側壁に沿って、絶縁膜ＩＦ２がサイドウォール状に残存し、側壁膜ＳＷとなる。ここで、オーバーエッチングを行うことにより、絶縁膜ＴＬの両側のエピタキシャル層（ソース領域ＳＲ）ＥＰの表面を僅かにエッチングしてもよい。
次いで、図５１に示すように、イオン注入法を用いて、ｐ型半導体領域（ＰＲａ、ＰＲｂ）を形成する。例えば、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物を、ダミーゲートＤＧ、絶縁膜ＴＬおよび側壁膜ＳＷをマスクとして用いて、ドリフト層ＤＲ中に注入する。このイオン注入の際、側壁膜ＳＷの下方には、ｐ型半導体領域（ＰＲａ、ＰＲｂ）は形成されず、ｐ型半導体領域（ＰＲａ、ＰＲｂ）の端部においては、絶縁膜ＴＬの傾斜角４５°の側壁が反映され、テーパーＴが形成される。言い換えれば、ｐ型半導体領域ＰＲａ、ＰＲｂとトレンチＴＲとの距離が、深さ方向に、徐々に大きくなる（Ｌａ→Ｌ３ａ、Ｌｂ→Ｌ３ｂ）。なお、ｐ型半導体領域ＰＲａ、ＰＲｂとトレンチＴＲとの最短距離は、トレンチＴＲの幅以下である。
次いで、図５２に示すように、ダミーゲートＤＧ等をエッチング技術を用いて除去する。次いで、図５３に示すように、ゲート絶縁膜ＧＩを形成し、さらに、ゲート電極ＧＥを形成した後、ゲート電極ＧＥを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣ１を形成する。これらは、実施の形態１の場合と同様にして形成することができる。次いで、ソース電極ＳＥを形成し、さらに、ソース電極ＳＥ等を覆うように表面保護膜ＰＡＳを形成する（図５４）。この後、ＳｉＣ基板１Ｓの裏面に、ドレイン電極ＤＥを形成する（図４４）。表面保護膜ＰＡＳおよびドレイン電極ＤＥは、実施の形態１の場合と同様にして形成することができる。
（実施の形態６）
本実施の形態においては、ボディコンタクト領域ＢＣの形成領域にコンタクトホールを設け、このコンタクトホールの底部に、ボディコンタクト領域ＢＣを設ける。
[構造説明]
図５４は、本実施の形態の半導体装置の構成を示す断面図である。図５４に示すように、本実施の形態においては、ボディコンタクト領域ＢＣの形成領域にコンタクトホールＣ２１が設けられ、その底部に、ボディコンタクト領域ＢＣが設けられている。このコンタクトホールＣ２１は、ソース領域ＳＲを貫通し、チャネル層ＣＨに到達する孔である。そして、コンタクトホールＣ２１は、コンタクトホールＣ１の下に配置されている。ここで、コンタクトホール（Ｃ１、Ｃ２１）について、幅の大きい部分がコンタクトホールＣ１であり、その下の、幅の小さい部分がコンタクトホールをＣ２１である。
本実施の形態において、コンタクトホールＣ２１およびその底部の、ボディコンタクト領域ＢＣ以外の構成は、実施の形態１（図１）の場合とほぼ同様であるため、その説明を省略する。また、本実施の形態の半導体装置（トランジスタ）の動作は実施の形態１の場合と同様である。
本実施の形態においても、実施の形態１で説明した半導体素子の縮小化および素子特性の向上効果を得ることができる。
［製法説明］
次いで、図５５～図６５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５５～図６５は、本実施の形態の半導体装置の製造工程を示す断面図である。
図５５に示すように、エピタキシャル層ＥＰが設けられたＳｉＣ基板１Ｓを準備し、図５６に示すように、チャネル層ＣＨとなるｐ型半導体領域と、ソース領域ＳＲとなるｎ型半導体領域をイオン注入法により形成する。これらは、実施の形態１の場合と同様にして形成することができる。
次いで、実施の形態１の場合と同様にして、ソース領域ＳＲおよびチャネル層ＣＨを貫通し、ドリフト層ＤＲまで達するトレンチＴＲを形成する（図５７）。次いで、実施の形態１の場合と同様にして、トレンチＴＲの内部およびこの上部に突き出たダミーゲートＤＧを形成する（図５８）。
次いで、実施の形態１の場合と同様にして、ダミーゲートＤＧの突出部の両側の側壁部に、側壁膜ＳＷを形成し、さらに、ダミーゲートＤＧおよび側壁膜ＳＷをマスクとして用いて、ｐ型不純物をイオン注入することにより、ｐ型半導体領域ＰＲａ、ＰＲｂを形成する（図５９）。次いで、ダミーゲートＤＧ等をエッチング技術を用いて除去する（図６０）。
次いで、図６１に示すように、トレンチＴＲの両側のソース領域ＳＲ中に、それぞれコンタクトホールＣ２１を形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ソース領域ＳＲ上に、コンタクトホールＣ２１の形成領域に開口部を有するハードマスク（図示せず）を形成する。次いで、このハードマスク（図示せず）をマスクとして、ソース領域ＳＲおよびチャネル層ＣＨの上部をエッチングすることにより、コンタクトホールＣ２１を形成する。このコンタクトホールＣ２１の底面には、チャネル層ＣＨが露出している。
次いで、図６２、図６３に示すように、コンタクトホールＣ２１の底面の下に、ボディコンタクト領域ＢＣを形成し、さらに、トレンチＴＲ、コンタクトホールＣ２１内を含むソース領域ＳＲ上に、ゲート絶縁膜ＧＩを形成する。
例えば、上記ハードマスク（図示せず）をマスクとして、コンタクトホールＣ２１の底面に露出したチャネル層ＣＨ中に、ｐ型不純物をイオン注入することにより、ボディコンタクト領域ＢＣを形成する（図６２）。このボディコンタクト領域ＢＣのｐ型不純物の濃度は、チャネル層ＣＨのｐ型不純物の濃度より、高い。次いで、ハードマスク（図示せず）を除去する。
次いで、例えば、トレンチＴＲ、コンタクトホールＣ２１内を含むソース領域ＳＲ上に、ゲート絶縁膜ＧＩとして酸化シリコン膜をＡＬＤ法などにより形成する（図６３）。
次いで、図６４に示すように、ゲート電極ＧＥおよびこれを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣ１を形成する。
例えば、実施の形態１の場合と同様にして、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法により堆積する。次いで、層間絶縁膜ＩＬ１上に、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１を形成する。このコンタクトホールＣ１の下方にはコンタクトホールＣ２１が位置する。このコンタクトホール（Ｃ１、Ｃ２１）の下方には、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部が露出する。
次いで、図６５に示すように、ソース電極ＳＥを形成する。なお、コンタクトホールＣ２１、Ｃ１の底面に、シリサイド膜を形成した後、ソース電極ＳＥ等を形成してもよい。コンタクトホールの形成時のエッチングなどにより、コンタクトホールの底面が粗面化されている場合には、シリサイドの成長性がよくなる。この後、ソース電極ＳＥ等を覆うように表面保護膜ＰＡＳを形成し、ＳｉＣ基板１Ｓの裏面に、ドレイン電極ＤＥを形成する（図５４）。ソース電極ＳＥ、表面保護膜ＰＡＳおよびドレイン電極ＤＥは、実施の形態１の場合と同様にして形成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態、応用例を適宜組み合わせた構成とすることができる。例えば、実施の形態２の応用例１、２を、実施の形態３～６に適用してもよい。また、実施の形態３を実施の形態４等に適用してもよい。また、実施の形態４を実施の形態５等に適用してもよい。また、ｎ型のトランジスタをｐ型のトランジスタとしてもよい。また、エピタキシャル層ＥＰを省略し、ＳｉＣ基板１Ｓ中に、チャネル層ＣＨ、ソース領域ＳＲなどを形成してもよい。
また、上記実施の形態においては、ＳｉＣよりなるトレンチゲート型のパワートランジスタを例に説明したが、上記実施の形態の構成をＳｉよりなるトレンチゲート型のパワートランジスタに適用してもよい。但し、前述したように、ＳｉＣは珪素（Ｓｉ）に比べてバンドギャップが大きいため、ＳｉＣ自体の耐圧が大きく確保できるものの、他の材料の構成部（ゲート絶縁膜など）の耐圧向上がより重要となる。このため、上記実施の形態は、ＳｉＣよりなるトレンチゲート型のパワートランジスタに適用して、より効果的である。
（付記１）
（ａ）ドリフト層と、前記ドリフト層上のチャネル層と、前記チャネル層上のソース領域と、を有するＳｉＣ層が、設けられた基板を準備する工程と、
（ｂ）前記ＳｉＣ層上に、第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜および前記ＳｉＣ層中に、前記第１絶縁膜、ソース領域および前記チャネル層を貫通して、前記ドリフト層に達するトレンチを形成する工程、
（ｄ）前記トレンチの内部にダミーゲートを埋め込む工程、
（ｅ）前記第１絶縁膜を除去することにより、前記ダミーゲートを、前記ソース領域より突出させる工程、
（ｆ１）前記ソース領域および前記ダミーゲート上に、第２絶縁膜を高密度プラズマＣＶＤ法により形成する工程、
（ｆ２）前記第２絶縁膜を異方的にエッチングすることにより、前記ダミーゲートの側壁にテーパー形状の側面を有する第１膜を形成する工程、
（ｆ３）前記第１膜上であって、前記ダミーゲートの側壁に側壁膜を形成する工程、
（ｇ）前記ダミーゲート、前記第１膜および前記側壁膜をマスクとして、前記ドリフト層と逆導電型の不純物をイオン注入することにより、前記トレンチの一方の側の前記ドリフト層中に第１半導体領域を形成し、前記トレンチの他方の側の前記ドリフト層中に第２半導体領域を形成する工程、
（ｈ）前記ダミーゲート、前記第１膜および前記側壁膜を除去する工程、
（ｉ）前記トレンチの内壁にゲート絶縁膜を形成する工程、
（ｊ）前記ゲート絶縁膜上に、前記トレンチを埋め込むゲート電極を形成する工程、
を有する、半導体装置の製造方法。
（付記２）
ドリフト層と、前記ドリフト層上のチャネル層と、前記チャネル層上のソース領域と、を有するＳｉＣ層と、
前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチと、
前記トレンチの内壁に形成されたゲート絶縁膜と、
前記トレンチを埋め込むゲート電極と、
前記トレンチの一方の側の前記ドリフト層中に形成された第１半導体領域および前記トレンチの他方の側の前記ドリフト層中に形成された第２半導体領域と、
を有し、
第１半導体領域の前記トレンチ側の端部の側面は、テーパー部を有し、前記トレンチと第１半導体領域との距離は、深さ方向に徐々に大きくなっている、半導体装置。
（付記３）
付記２記載の半導体装置において、
前記トレンチと第１半導体領域との最短距離および前記トレンチと第１半導体領域との最短距離は、それぞれ、前記トレンチの幅以下である、半導体装置。
１Ｓ ＳｉＣ基板
ＢＣ ボディコンタクト領域
Ｃ１ コンタクトホール
Ｃ２１ コンタクトホール
ＣＨ チャネル層
ＣＲ セル領域
Ｄ 深さ
ＤＥ ドレイン電極
ＤＧ ダミーゲート
ＤＲ ドリフト層
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＰＤ ゲートパッド
Ｈ 高さ
ＨＭ１、ＨＭ２ ハードマスク
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＦ２１ 絶縁膜
ＩＬ１ 層間絶縁膜
Ｌ１ａ、Ｌ１ｂ 距離
Ｌ２ａ、Ｌ２ｂ 距離
Ｌ３ａ、Ｌ３ｂ 距離
Ｌａ、Ｌｂ 距離
ＰＡＳ 表面保護膜
ＰＲ ｐ型半導体領域
ＰＲａ ｐ型半導体領域
ＰＲｂ ｐ型半導体領域
ＰＲｔ ｐ型半導体領域
ＰＳ 多結晶シリコン膜
ＳＥ ソース電極
ＳＬ ソース線
ＳＰＤ ソースパッド
ＳＲ ソース領域
ＳＴ ストッパー膜
ＳＷ 側壁膜
Ｔ テーパー（テーパー部）
ＴＬ 絶縁膜
ＴＭ ｐ型半導体領域
ＴＲ トレンチ
ＵＣ 単位トランジスタ（ユニットセル）
Ｗ 幅
θ 傾斜角

Claims (15)

  1. （ａ）ドリフト層と、前記ドリフト層上のチャネル層と、前記チャネル層上のソース領域と、を有するＳｉＣ層が、設けられた基板を準備する工程と、
    （ｂ）前記ＳｉＣ層上に、第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜および前記ＳｉＣ層中に、前記第１絶縁膜、ソース領域および前記チャネル層を貫通して、前記ドリフト層に達するトレンチを形成する工程、
    （ｄ）前記トレンチの内部にダミーゲートを埋め込む工程、
    （ｅ）前記第１絶縁膜を除去することにより、前記ダミーゲートを、前記ソース領域より突出させる工程、
    （ｆ）前記ダミーゲートの側壁に側壁膜を形成する工程、
    （ｇ）前記ダミーゲートおよび前記側壁膜をマスクとして、前記ドリフト層と逆導電型の不純物をイオン注入することにより、前記トレンチの一方の側の前記ドリフト層中に第１半導体領域を形成し、前記トレンチの他方の側の前記ドリフト層中に第２半導体領域を形成する工程、
    （ｈ）前記ダミーゲートおよび前記側壁膜を除去する工程、
    （ｉ）前記トレンチの内壁にゲート絶縁膜を形成する工程、
    （ｊ）前記ゲート絶縁膜上に、前記トレンチを埋め込むゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記トレンチと前記第１半導体領域との距離および前記トレンチと前記第２半導体領域との距離は、それぞれ、前記トレンチの幅以下である、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記トレンチと前記第１半導体領域との距離および前記トレンチと前記第２半導体領域との距離は、それぞれ、１μｍ以下である、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記ダミーゲートのエッチングレートは、前記側壁膜のエッチングレートより、小さい、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記側壁膜で覆われた前記ソース領域の表面と、前記側壁膜の外側の前記ソース領域の表面との間に、段差が生じる、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程の前記ＳｉＣ層は、前記チャネル層と接するように配置され、前記チャネル層と同じ導電型の第３半導体領域を有する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記ＳｉＣ層は、前記チャネル層と接するように配置され、前記チャネル層と同じ導電型の第３半導体領域を有し、
    前記（ｈ）工程と前記（ｉ）工程の間に、前記第３半導体領域の形成工程を有する、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｊ）工程の後に、
    （ｋ）前記ソース領域と接続されるソース電極を形成する工程を有する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記ダミーゲートの、前記ソース領域より突出した部分の高さは、前記トレンチの深さの１．５倍以上である、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第１半導体領域および前記第２半導体領域の下面は、前記トレンチの底面より低い、半導体装置の製造方法。
  11. 請求項６記載の半導体装置の製造方法において、
    前記第３半導体領域と、前記第１半導体領域とは接している、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記チャネル層と、前記第１半導体領域とは接している、半導体装置の製造方法。
  13. （ａ）ドリフト層と、前記ドリフト層上のチャネル層と、前記チャネル層上のソース領域と、を有するＳｉＣ層が、設けられた基板を準備する工程と、
    （ｂ）前記ＳｉＣ層上に、ストッパー膜および第１絶縁膜を順次形成する工程、
    （ｃ）前記第１絶縁膜、前記ストッパー膜および前記ＳｉＣ層中に、前記第１絶縁膜、前記ストッパー膜、ソース領域および前記チャネル層を貫通して、前記ドリフト層に達するトレンチを形成する工程、
    （ｄ）前記トレンチの内部にダミーゲートを埋め込む工程、
    （ｅ）前記第１絶縁膜を除去することにより、前記ダミーゲートを、前記ストッパー膜より突出させる工程、
    （ｆ）前記ダミーゲートの側壁に側壁膜を形成する工程、
    （ｇ）前記ダミーゲートおよび前記側壁膜をマスクとして、前記ドリフト層と逆導電型の不純物をイオン注入することにより、前記トレンチの一方の側の前記ドリフト層中に第１半導体領域を形成し、前記トレンチの他方の側の前記ドリフト層中に第２半導体領域を形成する工程、
    （ｈ）前記ダミーゲート、前記ストッパー膜および前記側壁膜を除去する工程、
    （ｉ）前記トレンチの内壁にゲート絶縁膜を形成する工程、
    （ｊ）前記ゲート絶縁膜上に、前記トレンチを埋め込むゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  14. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程と、前記（ｄ）工程との間に、
    前記トレンチの底部に、前記ドリフト層と逆導電型の不純物をイオン注入する工程を有する、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記（ｃ）工程と、前記（ｄ）工程との間に、
    前記トレンチの底部に、前記ドリフト層と逆導電型の不純物をイオン注入する工程を有する、半導体装置の製造方法。
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