JP2023135297A - 半導体装置およびその製造方法 - Google Patents

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Abstract

Figure 2023135297000001
【課題】ゲート電極を埋め込む溝の底部にｐ型不純物を導入するトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置の性能を向上させる。
【解決手段】ｎ型の半導体基板ＳＢの主面に、複数並ぶ溝Ｄ１を形成する工程、各溝Ｄ１の底面または側面に、ｐ型の不純物と炭素とを導入することで、半導体基板ＳＢ内にｐ型の半導体領域Ｒ１を形成する工程、複数の溝Ｄ１のそれぞれの内側に、絶縁膜を介してゲート電極を形成する工程、隣り合う溝Ｄ１同士の間において、溝Ｄ１の側面に接する半導体基板ＳＢ内に、ｐ型の第２半導体領域を形成する工程を有する、半導体装置の製造方法を用いる。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特に、トレンチゲート型のＭＯＳＦＥＴを備えた半導体装置の製造方法に適用して有効な技術に関するものである。
高い耐圧が求められるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構造としては、基板の主面に設けられた溝内にゲート電極を備えたトレンチゲート型のＭＯＳＦＥＴが知られている。特許文献１（特開２０１２－３３９５１号公報）には、パワーＭＯＳＦＥＴの構成として、溝内にゲート電極とフィールドプレート電極とが埋め込まれたダブルゲート構造が記載されている。
特開２０１２－３３９５１号公報
トレンチゲート型のＭＯＳＦＥＴでは溝の底部に電界が集中し易いため、空乏層が十分に広がり難く、このことが高耐圧の達成を困難にしていた。これに対し、ｎチャネル型のＭＯＳＦＥＴの場合、溝の底部にホウ素（Ｂ）などの不純物を打ち込むことで、電界を緩和させる方法がある。しかし、この打ち込み工程の後の熱処理によりホウ素が拡散すると、隣り合う溝同士の間のｎ型層の幅が狭まり、電流経路の閉塞によりオン抵抗Ｒｏｎ増加の原因になる問題と、ＡＣ（Alternating Current）特性が複雑になる問題とが生じる。これらの問題は、セルピッチが小さくなるほど顕著となるため、対策としてセルピッチを大きくすることが考えられるが、その場合セルの集積化が困難となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、トレンチゲート型のＭＯＳＦＥＴの製造方法において、ゲート電極を埋め込むために設けた溝の底面に、ｐ型不純物と炭素（Ｃ）とを導入するものである。
一実施の形態である半導体装置は、トレンチゲート型のＭＯＳＦＥＴにおいて、ゲート電極が埋め込まれた溝の底部に、ｐ型不純物と炭素とが導入されているものである。
一実施の形態によれば、半導体装置の性能を向上できる。
実施の形態である半導体装置の製造工程中の断面図である。 図１に続く半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 実施の形態である半導体装置を示す模式的な平面レイアウトである。 実施の形態である半導体装置を示す拡大断面図である。 実施の形態の変形例１である半導体装置の製造工程中の断面図である。 実施の形態の変形例１である半導体装置の製造工程中の断面図である。 実施の形態の変形例１である半導体装置の製造工程中の断面図である。 実施の形態の変形例１である半導体装置の製造工程中の断面図である。 実施の形態の変形例１である半導体装置の製造工程中の断面図である。 実施の形態の変形例２である半導体装置を示す模式的な平面レイアウトである。 比較例である半導体装置の製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えばｎ型の場合、「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の濃度は高くなる。
ここでは、本願の半導体装置としてパワーＭＯＳＦＥＴを例に説明する。パワーＭＯＳＦＥＴは、数ワット以上の電力を扱える半導体デバイスである。本願の半導体装置は、パワーＭＯＳＦＥＴのうちの、トレンチゲート型のＭＯＳＦＥＴであるトレンチゲートパワーＭＯＳＦＥＴを有する。トレンチゲートパワーＭＯＳＦＥＴは、半導体基板の主面（上面、第１主面）に形成された比較的長くて細い溝内にポリシリコンなどからなるゲート電極を有し、半導体基板の厚さ方向にチャネルが形成されるものである。この場合、通常、半導体基板の上面側がソースとなり、裏面側（下面側、第２主面側）がドレインとなる。以下ではＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）を例に説明する。ただし、ＭＯＳＦＥＴに限らずＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）であれば、下記の実施の形態を適用可能である。
また、本願の半導体装置は、トレンチゲートパワーＭＯＳＦＥＴのうちの、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴを有する。トレンチ内ダブルゲート型パワーＭＯＳＦＥＴは、溝内のゲート電極（真性ゲート電極）の下方に、フィールドプレート電極（ダミーゲート電極）を有するものである。フィールドプレート電極は、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させる働きを有する電極であり、ソース電極に電気的に接続されている。
＜改善の余地の詳細＞
以下では、この改善の余地の詳細について、図面を参照しながら説明する。図２２は、比較例である半導体装置の製造工程中の断面図である。比較例では、トレンチゲートパワーＭＯＳＦＥＴの製造工程について説明する。
図２２に示すように、比較例のＭＯＳＦＥＴの製造工程では、ｎ型の半導体基板ＳＢを用意した後、基板の主面に複数並ぶ溝Ｄ１を形成する。その後、完成したＭＯＳＦＥＴにおいて溝Ｄ１の底部に電界が集中することを防ぐ目的で、溝Ｄ１の底部にｐ型不純物であるホウ素（Ｂ）をイオン注入法により導入する。これにより、溝Ｄ１の底部近傍の半導体基板ＳＢ内に、ｐ型不純物が導入された領域であるｐ型の半導体領域ＲＰを形成する。次に、溝Ｄ１内に絶縁膜ＩＦ１、ＩＦ２を介してフィールドプレート電極ＦＰおよびゲート電極ＧＥを形成する。次に、半導体基板ＳＢの上面にｐ型不純物（例えばホウ素（Ｂ））を打ち込む。続いて、当該打ち込み工程により半導体基板ＳＢ内に導入されたｐ型不純物を拡散させるため、熱拡散処理（熱処理）を行う。この熱拡散処理（熱処理）は、１１００℃で１０ｍｉｎ以上行う。これにより、当該ｐ型不純物が導入された領域に、チャネル形成領域であるｐ型の半導体領域ＣＲを形成する。これにより、図２２に示す構造を得る。その後、図示は省略するが、半導体基板ＳＢの上面にソース領域を形成し、半導体基板ＳＢ上に配線を形成することで、比較例の半導体装置がほぼ完成する。
発明が解決しようとする課題にて記載したように、トレンチゲート型のＭＯＳＦＥＴでは溝の底部に電界が集中し易いため、空乏層が十分に広がり難い問題があった。このため、ＭＯＳＦＥＴのドレイン－ソース間降伏電圧ＢＶＤＳＳが低く、ＭＯＳＦＥＴの高耐圧化が困難であった。
比較例の半導体装置では、溝Ｄ１の底部にｐ型不純物を導入することで、ＭＯＳＦＥＴの高耐圧化を可能としている。しかし、チャネル形成領域である半導体領域ＣＲを形成するために上記熱拡散処理を行う際、溝Ｄ１の底部に導入されたｐ型不純物（例えばホウ素（Ｂ））が、図２２に黒い矢印で示すように拡散することが考えられる。すると、隣り合う溝Ｄ１同士の間のｎ型層（ドリフト層）の幅が狭まり、図２２に白い矢印で示す電流経路の閉塞によりオン抵抗Ｒｏｎが増加する。また、オン抵抗Ｒｏｎが増加すると、ＭＯＳＦＥＴのＡＣ動作時のオン抵抗がＤＣ（Direct Current）動作時に比べて高くなる問題と、ＡＣ特性が複雑になる問題、つまりスイッチング特性が変動する問題とが生じる。これらの問題は、ＭＯＳＦＥＴのセルピッチが小さくなるほど顕著となる。つまり、溝Ｄ１同士の間の距離が小さくなる程、オン抵抗の増大が問題となる。したがって、対策としてセルピッチを大きくして電流経路を確保することが考えられるが、その場合セルの集積化が困難となり、半導体装置の微細化の妨げとなる。
上記のように、ゲートを埋め込むための溝の底部に電界緩和のための不純物を導入するＭＯＳＦＥＴでは、解消すべき改善の余地が存在する。
そこで、下記の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
（実施の形態）
＜半導体装置の製造方法＞
以下に、図１～図１３を用いて、本実施の形態の半導体装置の製造方法について説明する。
まず、図１に示すように、低抵抗なｎ＋型のシリコン（Ｓｉ）単結晶からなる基板１Ｓ上に高抵抗のｎ型のシリコン（Ｓｉ）単結晶からなるエピタキシャル層（半導体層）ＥＰを成長させた半導体基板ＳＢ（この段階では、平面円形状の半導体ウエハ）を用意する。半導体基板ＳＢは、主面（第１主面）と、当該主面の反対側の裏面（第２主面）とを備えている。続いて、半導体基板ＳＢの主面（エピタキシャル層ＥＰの上面）上に、例えば酸化シリコンからなる絶縁膜ＨＭを形成する。ここでは、絶縁膜ＨＭとして酸化シリコン膜を用いるが、窒化シリコン（Ｓｉ３Ｎ４）等のような他の材料を用いてもよい。
次に、図２に示すように、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像などの一連のフォトリソグラフィ処理を経て絶縁膜ＨＭ上にレジストパターンを形成する。その後、レジストパターンをエッチングマスクとして絶縁膜ＨＭをエッチングし、さらにレジストパターンを除去することにより、半導体基板ＳＢの主面上に、溝形成用の絶縁膜ＨＭのパターンを形成する。この絶縁膜ＨＭのパターンは溝形成用のハードマスク膜としての機能を持つ。
続いて、絶縁膜ＨＭのパターンをエッチングマスクとして用い、半導体基板ＳＢを異方性ドライエッチングによってエッチングし、溝Ｄ１を複数形成する。複数の溝Ｄ１のそれぞれは、基板１Ｓには達しておらず、エピタキシャル層ＥＰの途中深さまで達している。
次に、図３に示すように、絶縁膜ＨＭをイオン注入阻止マスクとして用いて、イオン注入法により炭素（Ｃ）とｐ型不純物であるホウ素（Ｂ）とを各溝Ｄ１の底部に打ち込む。これにより、溝Ｄ１の底面近傍のエピタキシャル層ＥＰ内（半導体基板ＳＢ内）に、ホウ素および炭素が導入されたｐ型の半導体領域Ｒ１を形成する。ここでは、ホウ素および炭素を同一の領域に打ち込むことで、半導体領域Ｒ１を形成する。
この打ち込み工程において、ホウ素と炭素とは別々の工程で注入する。ホウ素と炭素とはどちらを先に打ち込んでもよい。ここでのホウ素の打ち込みエネルギーは、１０ｋｅＶであり、ドーズ量は１．０×１０１３ｃｍ－２である。また、炭素の打ち込みエネルギーは、１２ｋｅＶであり、ドーズ量は５．０×１０１５～５．０×１０１６ｃｍ－２である。なお、これらの値は素子の目標耐圧、エピタキシャル層の不純物濃度およびスルー膜厚などにより変わる。半導体領域Ｒ１は、炭素が導入されたことにより、結晶欠陥を有している。
次に、図４に示すように、絶縁膜ＨＭを除去することにより、半導体基板ＳＢ（すなわち、半導体ウエハ）の主面を露出させる。その後、半導体基板ＳＢに対して熱酸化処理を施すことにより、溝Ｄ１の内面を含む半導体基板ＳＢの主面上に、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば２００ｎｍ程度である。
次に、図５に示すように、半導体基板ＳＢの主面の絶縁膜ＩＦ１上に、例えば低抵抗な多結晶シリコンからなる導電膜ＳＦ１をＣＶＤ（Chemical Vapor Deposition）法により堆積する。これにより、上記溝Ｄ１内に導電膜ＳＦ１を埋め込む。導電膜ＳＦ１は、シリコンに対してドーパントとして働く不純物（例えばリン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ））が導入され抵抗が下げられている。
次に、図６に示すように、導電膜ＳＦ１の一部をエッチングすることで、半導体基板ＳＢの主面上の絶縁膜ＩＦ１を露出させ、溝Ｄ１内の導電膜ＳＦ１の上面を、溝Ｄ１の途中深さまで後退させる。これにより、溝Ｄ１内に残された導電膜ＳＦ１からなるフィールドプレート電極（ダミーゲート電極）ＦＰを形成する。
次に、図７に示すように、フィールドプレート電極ＦＰから露出する絶縁膜ＩＦ１をエッチング法により除去することで、半導体基板ＳＢの主面と、溝Ｄ１の側面の一部とを露出させる。これにより溝Ｄ１とフィールドプレート電極ＦＰとの間に残った絶縁膜ＩＦ１は、フィールドプレート電極ＦＰのゲート絶縁膜として機能する。
次に、図８に示すように、半導体基板ＳＢに対して熱酸化処理を施すことにより、溝Ｄ１の側面を含む半導体基板ＳＢの主面上に、酸化シリコン膜からなるゲート絶縁膜である絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、エピタキシャル層ＥＰの表面だけでなく、露出しているフィールドプレート電極ＦＰの表面にも形成される。ここでは、絶縁膜ＩＦ２を、絶縁膜ＩＦ１よりも薄い膜厚で形成する。これは、ＭＯＳＦＥＴの電流駆動能力を向上させ、オン抵抗を下げるためである。絶縁膜ＩＦ２の厚さは、例えば５０ｎｍ程度である。
続いて、溝Ｄ１内を含む半導体基板ＳＢの主面の絶縁膜ＩＦ１、ＩＦ２上に、例えば低抵抗な多結晶シリコンからなる導電膜ＳＦ２をＣＶＤ法により堆積する。これにより、溝Ｄ１内の上部に導電膜ＳＦ２を埋め込む。導電膜ＳＦ２は、導電膜ＳＦ１と同様の不純物が導入され抵抗が下げられている。
次に、図９に示すように、導電膜ＳＦ２および絶縁膜ＩＦ２を異方性のドライエッチング法によりエッチバックすることにより、半導体基板ＳＢの主面を露出させる。これにより、溝Ｄ１内に残った導電膜ＳＦ２からなるゲート電極ＧＥを形成する。ゲート電極ＧＥは、その上面が半導体基板ＳＢの主面よりも凹むリセス構造とされている。
次に、図１０に示すように、半導体基板ＳＢの主面に、例えばホウ素（Ｂ）などのｐ型不純物をイオン注入法によって導入する。その後、半導体基板ＳＢに対して熱拡散処理を施すことにより、チャネル形成用のｐ型の半導体領域ＣＲを形成する。すなわち、隣り合う溝Ｄ１同士の間において、溝Ｄ１の側面に接する半導体基板ＳＢ内に半導体領域ＣＲを形成する。この熱拡散処理（熱処理）は、１１００℃で１０ｍｉｎ以上行う。ここでは具体的に、当該熱拡散処理を１１００℃で３０ｍｉｎ行う。
半導体領域ＣＲをゲート酸化工程後に形成することにより、ゲート酸化工程（シリコン酸化）時の表面偏析の影響を受けないようにすることができる。特に、ｎチャネル型のＭＯＳＦＥＴ（チャネルの不純物にホウ素（Ｂ）を用いる）の場合、表面偏析によって不純物濃度が変動し易いため、ゲート酸化工程後にチャネル形成用の半導体領域ＣＲを形成することが好ましい。半導体領域ＣＲの深さは、溝Ｄ１の深さよりも浅く、例えばゲート電極ＧＥの深さと同等である。
次に、図１１に示すように、半導体基板ＳＢの主面に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｐ型不純物をイオン注入法によって導入する。その後、半導体基板ＳＢに対して熱拡散処理を施すことにより、ｎ＋型半導体領域であるソース領域ＳＲを形成する。半導体領域ＣＲおよびソース領域ＳＲのそれぞれは、溝Ｄ１の側面に接して、半導体基板ＳＢの主面から半導体基板ＳＢの途中深さに亘って、半導体基板ＳＢ内に形成されている。ソース領域ＳＲの深さは、半導体領域ＣＲの深さよりも浅い。
次に、図１２に示すように、半導体基板ＳＢの主面上に、例えば酸化シリコンからなる層間絶縁膜ＩＬを堆積した後、層間絶縁膜ＩＬ上にコンタクトホール形成領域が露出されるレジストパターンを上記フォトリソグラフィ処理により形成する。続いて、コンタクトホール形成領域が露出されるレジストパターンをエッチングマスクとして用いて、層間絶縁膜ＩＬをエッチングした後、レジストパターンを除去することにより、層間絶縁膜ＩＬにコンタクトホールＣＨを形成する。その後、層間絶縁膜ＩＬをエッチングマスクとして用いて、そこから露出する半導体基板ＳＢ（エピタキシャル層ＥＰの上面）の一部をエッチングすることにより、溝Ｄ２を形成する。溝Ｄ２は、ソース領域ＳＲを貫通しチャネル形成用の半導体領域ＣＲの途中深さで終端している。その後、溝Ｄ２の底部の半導体基板ＳＢ内に、例えばホウ素などのｐ型不純物をイオン注入法などにより導入することで、ｐ型の半導体領域ＢＣを形成する。
次に、図１３に示すように、例えばスパッタリング法などを用いて、半導体基板ＳＢの主面上に導電膜Ｍ１を形成する。導電膜Ｍ１は層間絶縁膜ＩＬの上面を覆い、コンタクトホールＣＨ内を埋め込む。コンタクトホールＣＨ内に埋め込まれた導電膜Ｍ１は、導電性接続部を構成する。また、層間絶縁膜ＩＬ上の導電膜Ｍ１は、例えばソースパッドを構成する。すなわち、ソースパッドは、コンタクトホールＣＨ内の導電性接続部を介してソース領域ＳＲに電気的に接続されている。
また、ソースパッドは、コンタクトホールＣＨ内の導電性接続部および半導体領域ＢＣを介して半導体領域ＣＲに電気的に接続されている。また、図示していない領域において、ソースパッドは、コンタクトホールＣＨ内の導電性接続部を介してフィールドプレート電極ＦＰに電気的に接続されている。また、図示していない領域において、当該ソースパッドと分離された導電膜Ｍ１からなるゲートパッドが形成されており、ゲートパッドは、コンタクトホールＣＨ内の導電性接続部を介してゲート電極ＧＥに電気的に接続されている。
ここで、ｎ＋型の基板１Ｓ、つまり、半導体基板ＳＢの底部は、ドレイン領域を構成している。ソース領域ＳＲ、ゲート電極ＧＥ、チャネル形成領域である半導体領域ＣＲ、および、ドレイン領域（基板１Ｓ）は、ｎチャネル型のＭＯＳＦＥＴを構成している。本実施の形態のＭＯＳＦＥＴは、溝Ｄ１内にフィールドプレート電極ＦＰとゲート電極ＧＥとを有する、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴである。
その後、基板１Ｓの底面を覆う金属膜からなるドレイン電極を形成した後、半導体ウエハをダイシング工程により切削することで、個片化された複数の半導体チップを得られる。以上により、本実施の形態の半導体装置がほぼ完成する。
＜半導体装置の構造＞
本実施の形態の半導体装置は、ｎ＋型の基板１Ｓと、基板１Ｓ上のｎ型の半導体層であるエピタキシャル層ＥＰとを含む半導体基板ＳＢを有している。半導体基板ＳＢの主面には、複数の溝Ｄ１が並んで配置されている。隣り合う溝Ｄ１同士の間の半導体基板ＳＢ内には、チャネル形成領域であるｐ型の半導体領域ＣＲが形成されており、半導体基板ＳＢの主面から半導体領域ＣＲの上面に亘ってｎ＋型のソース領域ＳＲが形成されている。
隣り合う溝Ｄ１同士の間の半導体基板ＳＢの主面には、溝Ｄ１から離間した位置に、溝Ｄ１より浅い溝Ｄ２が形成されている。溝Ｄ２の底部の半導体領域ＣＲ内には、ｐ＋型の半導体領域ＢＣが形成されている。溝Ｄ１内には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成されており、フィールドプレート電極上の溝Ｄ１内には、絶縁膜ＩＦ２を介してゲート電極ＧＥが形成されている。ゲート電極ＧＥは、絶縁膜ＩＦ２により半導体基板ＳＢおよびフィールドプレート電極ＦＰから絶縁されている。半導体基板ＳＢ上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、溝Ｄ２の直上に貫通孔であるコンタクトホールＣＨが形成されている。層間絶縁膜ＩＬ上、コンタクトホールＣＨ内および溝Ｄ２内には、導電膜Ｍ１が形成されている。
ｎ＋型の基板１Ｓは、ドレイン領域を構成している。ソース領域ＳＲ、ゲート電極ＧＥ、チャネル形成領域である半導体領域ＣＲ、および、ドレイン領域（基板１Ｓ）は、ｎチャネル型のＭＯＳＦＥＴを構成している。エピタキシャル層ＥＰは、ドリフト層を構成している。
溝Ｄ１の底部において、エピタキシャル層ＥＰ内には、炭素が打ち込まれた箇所に格子間欠陥が存在している。この欠陥により、エピタキシャル層ＥＰ内のｐ型不純物の拡散を防ぐことができる。
ここで、図１４に、本実施の形態の半導体装置である半導体チップの平面レイアウトを示す。図１４では、半導体チップにおける溝Ｄ１と、セル領域の外周に形成された溝Ｄ３と、半導体チップの外周に沿う溝Ｄ４とを示している。図１４に示すように、セル領域において、溝Ｄ１は基板の上面に沿うＹ方向に延在している。また、複数の溝Ｄ１は、基板の上面に沿うＸ方向に複数並んでいる。Ｘ方向およびＹ方向は、平面視において互いに直交する。溝Ｄ１はセルトレンチであり、溝Ｄ３、Ｄ４は外周トレンチである。また、セルトレンチである溝Ｄ２（図１３参照）は、Ｘ方向に隣り合う溝Ｄ１同士の間において、Ｙ方向に延在している。各溝Ｄ１内には、溝Ｄ１の形状に沿ってゲート電極ＧＥおよびフィールドプレート電極が形成されている。すなわち、ここではゲート電極ＧＥは平面視においてストライプ状に配置されている。
溝Ｄ３は、ターミネーションリングを構成し、溝Ｄ３内には例えば絶縁膜を介して導電膜が形成されている。平面視において溝Ｄ３を囲む溝Ｄ４は、シールリングを構成し、ターミネーションリングと同様の構造を有している。
なお、ここではｎチャネル型のＭＯＳＦＥＴについて説明したが、各半導体領域の導電型を反転させたｐチャネル型のＭＯＳＦＥＴであっても、後述する本実施の形態の半導体装置の効果を得られる。ｐチャネル型のＭＯＳＦＥＴの場合、図３を用いて説明した溝Ｄ１の底部へ導入する不純物は、例えばｎ型不純物であるｐ（リン）とする。
＜実施の形態の効果＞
本実施の形態の主な特徴の一つとして、ここでは溝Ｄ１の形成後、半導体領域ＣＲの形成のための熱処理の前に、溝Ｄ１の底部にｐ型不純物と炭素とを打ち込み、半導体領域Ｒ１を形成している。溝Ｄ１の底部にｐ型不純物（ここではホウ素（Ｂ））を導入することで、完成したＭＯＳＦＥＴにおける溝Ｄ１の底部の電界緩和を実現でき、これにより半導体装置の耐圧を確保できる。
ここで、溝Ｄ１の底部にｐ型不純物のみでなく炭素を導入することで、半導体領域Ｒ１の形成後の工程で行う熱処理にて、半導体領域Ｒ１に含まれるｐ型不純物（ｐ型イオン）の熱拡散を防げる。これは、炭素の導入により、半導体基板ＳＢ内に格子間の欠陥が生じ、この欠陥がｐ型不純物の移動を妨げるためであると考えられる。ここでいう熱処理とは、例えば、半導体領域ＣＲの形成のための熱処理、または、ソース領域ＳＲの形成のための熱処理である。
ｐ型不純物の拡散を防ぐことで、隣り合う溝Ｄ１同士の間のｎ型層（ドリフト層）の幅が狭まることを防げる。すなわち、ＭＯＳＦＥＴの電流経路の閉塞を防ぎ、オン抵抗Ｒｏｎの増加を防げる。よって、オン抵抗Ｒｏｎの増加に起因して、ＡＣ動作時のオン抵抗がＤＣ動作時に比べて高くなる問題と、ＡＣ特性が複雑になる問題との発生を防げる。
よって、電流経路を確保するためにセルピッチを大きくする必要がないため、セルの集積化が可能となり、半導体装置を微細化できる。よって、上述した改善の余地を解消でき、半導体装置の性能を向上できる。
図１５に、本実施の形態の半導体装置の拡大断面図を示す。図１５に示すように、溝Ｄ１は、半導体基板ＳＢの主面に対してテーパーを有しており、底部から上端（開口部）に向かって幅が広くなっていることが考えられる。本願でいうセルピッチとは、半導体チップのセル領域に繰り返し並べて形成された複数のセル構造の一つの周期を指す。具体的には、図１５に示すセルピッチＣＰは、Ｘ方向（溝Ｄ１の短手方向）において隣り合う溝Ｄ１同士の間（メサ部）の最短距離である幅Ｘ１と、Ｘ方向における溝Ｄ１の開口幅Ｘ２とを足した距離である。言い換えれば、セルピッチＣＰは、Ｘ方向における、溝Ｄ１の開口部の一方の端部から、当該端部とは反対側の端部側において当該溝Ｄ１と隣り合う他の溝Ｄ１までの最短距離を指す。
ここでは、セル領域の溝Ｄ１の底部にｐ型不純物および炭素を打ち込むことについて説明したが、セル領域のみならず、図１４に示す外周トレンチである溝Ｄ３、Ｄ４にｐ型不純物および炭素を打ち込んでもよい。また、溝Ｄ３またはＤ４の底部のみにｐ型不純物および炭素を打ち込み、セル領域の溝Ｄ１の底部にはｐ型不純物および炭素を打ち込まず、これにより、セル領域の外周の耐圧を高くし、外周よりセル領域の耐圧が低い設計としてもよい。
＜変形例１＞
前記実施の形態では、ゲート電極を埋め込む予定の溝の底部において、ｐ型不純物を打ち込む領域に炭素を打ち込むことについて説明した。炭素の打ち込み領域は、ｐ型不純物の打ち込み領域と重なっていることが好ましい。以下の図１６～図１７では、本変形例の半導体装置の製造工程中の拡大断面図を示す。これらの図において、炭素の打ち込みにより欠陥が生じている箇所にはクロスマーク（×）を示している。ここで炭素を打ち込み欠陥を発生させる箇所は、ｐ型不純物を打ち込んで半導体領域Ｒ１（図１３参照）を形成する領域でもある。
炭素を打ち込む位置は、図１６および図１７に示すように、炭素の注入エネルギーにより適宜変更可能である。注入角度が０度のイオン注入工程に関し、図１６では注入エネルギーが小さい場合を示し、図１７では注入エネルギーが大きい場合を示している。
また、斜めイオン注入を行い、ｐ型不純物および炭素を溝Ｄ１の側面に打ち込む場合であっても、イオン注入の角度およびエネルギーにより、炭素を導入する位置を変更できる。斜めイオン注入工程に関し、図１８には注入エネルギーが小さい場合を示し、図１９には注入エネルギーが大きい場合を示している。また、図２０に示すように、注入角度が０度のイオン注入と、斜めイオン注入との両方を行ってもよい。
＜変形例２＞
前記実施の形態１では、ゲート電極の配置をストライプ状とした場合ついて説明したが、これに限定されるものではなく、例えばゲート電極を格子状または網目状に配置する、いわゆるメッシュ状としてもよい。図２１に、本変形例の半導体装置である半導体チップの平面レイアウトを示している。図２１において、溝Ｄ１の形状に沿ってゲート電極およびフィールドプレート電極が形成されている。
図２１に示すように、溝Ｄ１は平面視においてメッシュ状に配置されている。すなわち、Ｘ方向に延在し、Ｙ方向に複数並ぶ溝Ｄ１のそれぞれに、Ｙ方向に延在し、Ｘ方向に複数並ぶ溝Ｄ１の端部が接続されている。Ｙ方向に延在し、Ｘ方向に複数並ぶ溝Ｄ１は、Ｙ方向に複数行並んで配置されており、Ｙ方向において隣り合う行同士は、溝Ｄ１の位置が半周期ずれている。Ｙ方向に延在し、Ｘ方向に隣り合う溝Ｄ１同士を、Ｙ方向に延在し、Ｘ方向に複数並ぶ溝Ｄ１が接続しているため、溝Ｄ３内の複数の溝Ｄ１が一体となって１つのメッシュ状のレイアウトを構成している。
ゲート電極をメッシュ状とすることにより、ゲート密度を向上できるので、オン抵抗をさらに低減できる。また、ゲート抵抗を低減できるので、スイッチング損失も低減できる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、ここでは溝内にフィールドプレート電極とゲート電極とを有するトレンチ内ダブルゲート型パワーＭＯＳＦＥＴについて説明した。これに対し、溝内にフィールドプレート電極を有さず、ゲート電極のみを有するトレンチゲートパワーＭＯＳＦＥＴであっても、溝の底部にｐ型不純物と炭素とを導入することで、前記実施の形態１と同様の効果を得られる。
１Ｓ 基板
ＢＣ、ＣＲ、Ｒ１、ＲＰ 半導体領域
Ｄ１、Ｄ２、Ｄ３、Ｄ４ 溝
ＥＰ エピタキシャル層
ＦＰ フィールドプレート電極
ＧＥ ゲート電極
ＨＭ 絶縁膜
ＩＦ１、ＩＦ２ 絶縁膜
ＳＢ 半導体基板
ＳＲ ソース領域

Claims (5)

  1. （ａ）第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面に、複数並ぶ溝を形成する工程、
    （ｃ）前記溝の底面または側面に、前記第１導電型とは異なる第２導電型の不純物と、炭素とを導入することで、前記半導体基板内に前記第２導電型の第１半導体領域を形成する工程、
    （ｄ）前記（ｃ）工程の後、複数の前記溝のそれぞれの内側に、第１絶縁膜を介してゲート電極を形成する工程、
    （ｅ）前記（ｄ）工程の後、隣り合う前記溝同士の間において、前記溝の前記側面に接する前記半導体基板内に、前記第２導電型の第２半導体領域を形成する工程、
    （ｆ）前記半導体基板の前記主面から前記第２半導体領域に亘って、前記半導体基板内に前記第１導電型のソース領域を形成する工程、
    を有し、
    前記半導体基板の底部は、前記第１導電型のドレイン領域を構成し、
    前記ソース領域、前記ドレイン領域、前記ゲート電極および前記第１半導体領域は、電界効果トランジスタを構成している、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記溝の前記側面に接する前記半導体基板内に、前記第２導電型の不純物を導入する工程、
    （ｅ２）前記（ｅ１）工程の後、熱処理を行って前記第２導電型の不純物を拡散させることで、前記第２半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、イオン注入法により、前記第２導電型の不純物と炭素とを同一の領域に打ち込むことで前記第１半導体領域を形成する、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    （ｄ１）複数の前記溝のそれぞれの内側に、第２絶縁膜を介して第１電極を形成する工程をさらに有し、
    前記（ｄ）工程では、複数の前記溝のそれぞれの内側において、前記第１電極上に前記第１絶縁膜を介して前記ゲート電極を形成する、半導体装置の製造方法。
  5. 第１導電型の半導体基板と、
    前記半導体基板の主面に形成され、前記主面に沿って複数並ぶ溝と、
    複数の前記溝のそれぞれの内側に、第１絶縁膜を介して形成されたゲート電極と、
    複数の前記溝の底面または側面の近傍の前記半導体基板内に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    隣り合う前記溝同士の間において、前記溝の前記側面に接する前記半導体基板内に形成された、前記第２導電型の第２半導体領域と、
    前記半導体基板の前記主面から前記第２半導体領域に亘って前記半導体基板内に形成された、前記第１導電型のソース領域と、
    前記半導体基板の底部に形成された、前記第１導電型のドレイン領域と、
    を有し、
    前記ソース領域、前記ドレイン領域、前記ゲート電極および前記第１半導体領域は、電界効果トランジスタを構成し、
    前記第１半導体領域は、前記第２導電型の不純物と、炭素とを含んでいる、半導体装置。
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