KR20090048572A - 탄화규소 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

탄화규소의 하면에 낮은 접촉 저항과 높은 접착 강도를 갖는 오믹 전극을 형성한 저온저항의 탄화규소 반도체 장치를 제공한다. 탄화규소의 상면에 적어도 절연막(7), 및 상기 탄화규소의 하면에 적어도 니켈과 티타늄의 합금 또는 니켈과 티타늄의 실리사이드로 이루어지는 오믹 전극(12)을 형성한 것을 특징으로 하는 탄화규소 반도체 장치이다.
탄화규소 반도체 장치, 탄화규소 반도체 장치의 제조 방법

Description

탄화규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이고, 특히 탄화규소의 하면에 형성되는 오믹 전극에 특징을 갖는 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이다.
탄화규소(SiC)는 규소(Si)에 비해 밴드갭이 넓고, 절연 파괴 강도가 크다는 등의 우수한 물성을 갖는다. 따라서, 탄화규소(SiC)를 기판 재료로서 이용함으로써 규소(Si)의 한계를 초월한 고내압이고 저저항의 전력용 반도체 장치를 제작할 수 있다.
또한, 탄화규소(SiC)에는 규소(Si)와 마찬가지로 열 산화에 의해 절연막을 형성할 수 있다는 특징이 있다. 이들 이유로부터 탄화규소(SiC)를 기판 재료로 한 고내압이고 저온저항(Low on-resistance)의 MOSFET을 실현시킬 수 있다고 생각되어 수많은 연구 개발이 행해지고 있다.
지금까지의 MOSFET 개발은 결정성이 좋고 비교적 저렴한 에피택셜 웨이퍼가 존재하고 있었던 것으로부터 (0001)면에서 행해져 왔다. 그러나, 이 면 상에서는 MOS 계면의 채널의 이동도가 낮아서 저온저항화가 어려웠었다. 이에 대하여, 비특 허문헌 1 및 비특허문헌 2에 개시되어 있는 바와 같이, (0001)면의 하면인 (000-1)면 및 측면인 (11-20)면에서는 MOS 계면의 채널 이동도가 열 산화 분위기에 크게 영향을 받아서 습윤 분위기에서 산화되면 (0001)면보다 높은 값을 나타낸다고 보고되어 있다. 따라서, 이 면을 이용하면 저온저항의 MOSFET을 실현시킬 수 있다고 기대되고 있다.
(000-1)면 상에서의 MOSFET의 제조 방법은, 특허문헌 1에 게재되어 있는 바와 같이, 습윤 산화에 의해 절연막을 형성하고, 절연막과 탄화규소의 계면 준위를 수소로 종단(終端)한 후에 상면의 콘택트 홀에, 예를 들면 니켈을 증착하여 수소를 함유하는 가스 중에서 열처리하면 높은 채널 이동도와 낮은 콘택트 저항의 오믹 전극을 양립할 수 있다. 이 제조 과정에 있어서 하면의 오믹 전극은 표면 전극과 동시에 열처리하여 형성하는 것이 일반적으로 되어 있다.
하면의 오믹 전극은 낮은 접촉 저항과 동시에 납땜할 때의 높은 접착 강도가 필요시된다. 그것들을 양립시키는 방법으로서, 특허문헌 2에 게재되어 있는 바와 같이, 전극 재료를 니켈과, 예를 들면 티타늄 등의 IVa, Va, VIa족 금속의 합금으로 하는 방법이 있다. 그렇게 함으로써 합금화의 열처리를 할 때에 실리사이드 표면에 석출되는 탄소층이 티타늄 등의 IVa, Va, VIa족의 금속과 탄화물을 형성해서 탄소층에 기인하여 접착 강도가 저하되는 것을 억제할 수 있다.
특허문헌 1 : 일본 특허 출원 2006-060451
특허문헌 2 : 일본 특허 공개 2000-208438
비특허문헌 1 : Fukuda et al.Applied Physics Letters, Vol. 84, pp. 2088~2090
비특허문헌 2 : Senzaki et al.Electron Device Letters, Vol. 23, pp. 13~15
그러나, 상술한 바와 같이 탄화규소의 상면과 하면의 오믹 전극은 동일한 열처리에 의해 형성하는 것이 일반적이기 때문에, (000-1)면 또는 (11-20)면을 상면으로 하는 세로형 MOSFET의 제조 과정에서는 하면의 오믹 전극 형성을 위한 열처리는 수소를 함유한 분위기에서 행하게 된다. 그 결과, 열처리의 분위기에 함유되는 수소에 의해 하면의 오믹 전극의 표면이 취화(脆化)되어 납땜할 때의 접착 강도가 저하된다는 문제가 생긴다.
본 발명은 상기의 문제점을 감안하여 이루어진 것으로, 탄화규소의 하면에 낮은 접촉 저항과 높은 접착 강도를 갖는 오믹 전극을 형성한 저온저항의 탄화규소 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 상기의 과제를 해결하기 위해 하기의 수단을 채용했다.
제 1 수단은 탄화규소의 상면에 적어도 절연막, 및 상기 탄화규소의 하면에 적어도 니켈과 티타늄의 합금 또는 니켈과 티타늄의 실리사이드로 이루어지는 오믹 전극을 형성한 것을 특징으로 하는 탄화규소 반도체 장치이다.
제 2 수단은 제 1 수단에 있어서, 상기 니켈에 대한 상기 티타늄의 비율이 17%보다 큰 것을 특징으로 하는 탄화규소 반도체 장치이다.
제 3 수단은 제 1 수단 또는 제 2 수단에 있어서, 상기 탄화규소의 하면이 (0001)면인 것을 특징으로 하는 탄화규소 반도체 장치이다.
제 4 수단은 제 1 수단 또는 제 2 수단에 있어서, 상기 탄화규소의 하면이 (-1120)면인 것을 특징으로 하는 탄화규소 반도체 장치이다.
제 5 수단은 제 1 수단 내지 제 4 수단 중 어느 하나의 수단에 있어서, 상기탄화규소에 수소가 함유되어 있는 것을 특징으로 하는 탄화규소 반도체 장치이다.
제 6 수단은 탄화규소의 상면에 적어도 절연막을 형성하고, 상기 탄화규소의 하면에 적어도 니켈과 티타늄의 합금 또는 니켈과 티타늄의 실리사이드로 이루어지는 오믹 전극을 수소를 함유하는 분위기 중에서 열처리에 의해 형성한 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법이다.
(발명의 효과)
본 발명에 의하면 탄화규소의 하면에 형성되는 오믹 전극이 수소를 함유하는 분위기에서 열처리되어도 전극 표면이 취화되는 것이 억제되어 고접착 강도이고, 또한 저저항의 하면 전극이 가능해진다.
도 1은 본 발명에 따른 전극 구조를 갖는 세로형 MOSFET의 제작 순서를 나타내는 도면이다.
도 2는 본 발명에 따른 전극 구조를 갖는 세로형 MOSFET의 제작 순서를 나타내는 도면이다.
도 3은 드레인 오믹 전극 중의 니켈에 대한 티타늄의 비율을 변경했을 경우의 드레인 오믹 전극과 드레인 금속의 밀착성 시험의 결과를 나타내는 도면이다.
(도면의 주요 부분에 대한 부호의 설명)
1 : 4H-SiC n형 (000-1)기판 2 : 고농도 n형 소스
3 : 고농도 p형 영역 4 : p웰
5 : 게이트 절연막 6 : 폴리규소 게이트 전극
7 : 층간 절연막 8 : 니켈과 알루미늄의 금속층
9 : 니켈 10 : 티타늄
11 : 소스 오믹 전극 12 : 드레인 오믹 전극
13 : 소스 금속 14 : 드레인 금속
본 발명의 실시 형태를 도 1 내지 도 3을 이용하여 설명한다.
도 1 및 도 2는 본 발명에 따른 전극 구조를 갖는 세로형 MOSFET의 제작 순서를 나타내는 도면이다.
도 1(a)에 나타내는 바와 같이, 4H-SiC n형 (000-1)기판(1)을 준비하고, 도 1(b)에 나타내는 바와 같이, 상면인 (000-1)면에 마스크를 통해 이온 주입과 그 후의 활성화 어닐링에 의해 선택적으로 고농도 n형 소스(2), 고농도 p형 영역(3), 및 p웰(4)을 형성했다. 다음으로, 도 1(c)에 나타내는 바와 같이, 표면에 950℃의 습윤 열 산화로 게이트 절연막(5)을 형성하고, 그 위에 폴리규소 게이트 전극(6)을 형성했다. 또한, 도 1(d)에 나타내는 바와 같이, 그 위로부터 층간 절연막(7)을 퇴적 후, 고농도 n형 소스(2)와 고농도 p형 영역(3)의 양쪽에 접하도록 콘택트 홀을 형성하고, 그 안에 니켈과 알루미늄의 금속층(8)을 형성했다. 다음으로, 도 1(e)에 나타내는 바와 같이, 하면인 (0001)면에 니켈(9)을 60㎚, 티타늄(10)을 두께 2~20㎚로 시료마다 변화시켜 증착했다. 그 후, 도 2(f)에 나타내는 바와 같이, 수소를 4% 함유하는 헬륨 가스 중에서 900℃로 2분간 유지, 승강온 시간 1분으로 어닐링하고, 퇴적한 금속과 탄화규소의 합금층으로 이루어지는 소스 오믹 전극(11)과 드레인 오믹 전극(12)을 형성했다. 이로 인해, 탄화규소 중에 수소가 도입된다. 그 후, 도 2(g)에 나타내는 바와 같이, 소스 오믹 전극(11) 상에는 티타늄 50㎚, 알루미늄 2㎛로 이루어지는 소스 금속(13)을 형성하고, 드레인 오믹 전극(12) 상에는 티타늄, 니켈, 은, 금을 순서대로 각각 50㎚, 100㎚, 100㎚, 100㎚ 퇴적하여 드레인 금속(14)을 형성했다.
드레인 오믹 전극(12)과 드레인 금속(14)의 밀착성의 양부(良否)는 시료를 일단 점착 테이프로 부착하여 떼어낼 때에 테이프측에 금속층이 남아있는지의 여부로 판정했다.
도 3은 드레인 오믹 전극(12) 중의 니켈에 대한 티타늄의 비율을 변경했을 경우의 드레인 오믹 전극(12)과 드레인 금속(14)의 밀착성 시험의 결과를 나타내는 도면이다.
동 도면에 나타내는 바와 같이, 니켈에 대한 티타늄의 비율이 0~12%에서는 모든 시료에서 금속층이 박리되어 버렸지만, 티타늄의 비율이 늘어나면 박리되지 않는 비율이 상승하고, 17% 보다 두꺼워지면, 즉 상기 실시예에 있어서 니켈(9)의 두께 60㎚에 대하여 티타늄의 두께 10㎚ 이상에서는 모든 시료에서 박리되지 않는다는 결과가 얻어졌다.
이상과 같이, 본 실시 형태의 발명은 4H-SiC n형 (000-1)기판의 하면인 (0001)면으로의 오믹 전극의 형성 방법을 예로 해서 설명했지만, (11-20)기판의 하면인 (-1-120)면으로도 마찬가지 효과를 나타낸다. 또한, (-1-120)면은 결정 구조상, (11-20)면, (1-210)면, (-12-10)면, (-2110)면, (2-1-10)면과 등가이기 때문에 이들 면에 있어서도 적용 가능하고, 마찬가지의 효과를 나타낼 수 있다.

Claims (6)

  1. 탄화규소의 상면에 적어도 절연막, 및 상기 탄화규소의 하면에 적어도 니켈과 티타늄의 합금 또는 니켈과 티타늄의 실리사이드로 이루어지는 오믹 전극을 형성한 것을 특징으로 하는 탄화규소 반도체 장치.
  2. 제 1 항에 있어서, 상기 니켈에 대한 상기 티타늄의 비율이 17%보다 큰 것을 특징으로 하는 탄화규소 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 탄화규소의 하면이 (0001)면인 것을 특징으로 하는 탄화규소 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 탄화규소의 하면이 (-1-120)면인 것을 특징으로 하는 탄화규소 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 탄화규소에 수소가 함유되어 있는 것을 특징으로 하는 탄화규소 반도체 장치
  6. 탄화규소의 상면에 적어도 절연막을 형성하고, 상기 탄화규소의 하면에 적어도 니켈과 티타늄의 합금 또는 니켈과 티타늄의 실리사이드로 이루어지는 오믹 전 극을 수소를 함유하는 분위기 중에서 열처리에 의해 형성한 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
KR1020097000338A 2006-08-09 2007-08-01 탄화규소 반도체 장치 및 그 제조 방법 KR20090048572A (ko)

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