JP5369762B2 - 炭化珪素半導体装置の製造方法 - Google Patents

Description

本発明は、炭化珪素（以下、ＳｉＣという）で構成される半導体素子に形成される電極のオーミック接触を実現することができるＳｉＣ半導体装置の製造方法に関するものである。

従来より、ＳｉＣ基板に縦型パワーデバイスを形成する場合、このデバイスを電気回路等と接続するための電極をオーミック接触とすることが望まれている。特に、縦型パワーデバイスとして縦型パワーＭＯＳＦＥＴのドレイン電極を形成する場合、ドレイン領域を構成するＳｉＣ基板の裏面側とドレイン電極との接触抵抗を低減させたオーミック電極にする必要がある。

このようなオーミック電極を形成する方法として、ＳｉＣ半導体装置において、ｎ型ＳｉＣとｐ型ＳｉＣとの双方に対して低抵抗（電位障壁が小さな）接続となるオーミック電極を得るために、ＳｉＣ基板にＮｉを蒸着した後、熱処理を行うというシリサイドプロセスを行い、ＳｉＣ基板にＮｉシリサイド膜を形成する方法が報告されている（例えば、非特許文献１参照）。

しかしながら、Ｎｉをシリサイド化する際に電極表面に炭素が析出して、電極と電極パッドの接触を妨げるという問題がある。そこで、特許文献１では、高温熱処理によって生成したＮｉの炭化物やＣ粒子からなる中間生成層をＡｒスパッタ等により除去する方法を提案している。また、特許文献２では、ＳｉＣ上に形成したＮｉの表面にカーバイドを生成する金属（ＴｉやＷ）を積層し、高温熱処理時においてＳｉＣ基板の分解物であるＣ原子をＮｉの表面に積層した金属と反応させ、その金属にＣ原子の拡散を防止するストッパとして機能させることで、電極の表面への炭素の析出を抑制する方法が提案されている。

特開２００３−２４３３２３号公報 特開２００６−３４４６８８号公報

今井聖支 他１名、「２９ｐ−ＺＭ−１４、Ｎｉサリサイドプロセスを用いたｎ型およびｐ型ＳｉＣ同時コンタクト」、第５１回応用物理関係連合講演会講演予稿集。社団法人応用物理学会、２００４年３月２８日、第１分冊、ｐ．４３７

しかしながら、本発明者らがＭｏなどのカーバイドを生成する金属を用いてＳｉＣ基板上に電極形成するという実験を行って検討した結果、Ｍｏをカーバイド化する際に余ったＳｉがシリコン粒子またはシリコン酸化物（ＳｉＯ₂）として析出し、電極の低抵抗化を妨げることを確認した。さらに、カーバイド化する金属をシリサイド化する金属の上に積層する組み合わせにおいても、ただ組み合わせただけでは炭素とシリコン酸化物の両方が析出して低抵抗化を妨げることがあることを見出した。そして、これらの析出したシリコン酸化物がオーミック電極の低抵抗化を妨げる要因になっているという問題がある。

本発明は上記点に鑑みて、カーバイド化する金属を用いて、あるいはカーバイド化する金属とシリサイド化する金属とを組み合わせてオーミック電極を形成する際に、より低抵抗化ができるＳｉＣ半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板を用意し、当該半導体基板の表面に対し、半導体素子と接触するように、カーバイドを生成する金属であるＭｏを含む金属薄膜（５０）を形成する金属薄膜形成工程と、金属薄膜形成工程の後、金属薄膜（５０）とＳｉＣ中の炭素を反応させてカーバイド層（７０）を形成することで、オーミック電極（１１）を形成する電極形成工程と、電極形成工程の後、カーバイド層（７０）の表面に生じたシリコン酸化物またはシリコン粒子からなる不要膜（８０）を除去する除去工程と、を含むことを特徴としている。

このように、カーバイド層（７０）を形成することでオーミック電極（１１）を形成したのち、そのときにカーバイド層（７０）の表面に生じたシリコン酸化膜またはシリコン粒子からなる不要膜（８０）を除去することにより、オーミック電極（１１）が低抵抗のオーミック接触となるようにできる。したがって、より低抵抗化ができるＳｉＣ半導体装置の製造方法を提供できる。

この場合、請求項２に記載したように、金属薄膜形成工程では、金属薄膜（５０）として、カーバイドを生成する金属であるＭｏに加えて、シリサイドを生成する金属であるＮｉを含め、ＭｏとＮｉとによる積層膜を用いることもできる。なお、このような金属薄膜（５０）の膜厚としては、例えば、請求項３に記載したように、１０ｎｍ以上とすることができる。

請求項４に記載の発明では、電極形成工程では、レーザアニールにより、金属薄膜（５０）とＳｉＣ中の炭素を反応させてカーバイド層（７０）を形成することを特徴としている。

このようなレーザアニールを用いることで、局所的な加熱が可能となるため、半導体素子全体を高温処理する必要がない。このため、素子構造を形成した後に加熱処理を行っても、素子構造等に熱的ダメージを与えないようにすることができる。なお、レーザアニールの他には、請求項５に記載したように、シンター処理により、金属薄膜（５０）とＳｉＣ中の炭素を反応させてカーバイド層（７０）を形成することもできる。

また、請求項６に記載したように、除去工程では、プラズマエッチングにより、シリコンの酸化物またはシリコン粒子からなる不要膜（８０）を除去することができる。

例えば、上記のような半導体素子としては、請求項７に記載したように、半導体基板（１）の主表面（１ａ）側に素子構造が形成され、主表面（１ａ）側に表面電極（１０）が形成されていると共に、主表面（１ａ）の反対面である裏面（１ｂ）側にオーミック電極（１１）が形成され、表面電極（１０）とオーミック電極（１１）との間の素子構造に電流を流してなる縦型半導体素子を挙げることができる。この場合、半導体素子の素子構造を形成する工程と、表面電極（１０）の形成工程を行った後、金属薄膜形成工程、電極形成工程および除去工程を行うことができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。 図１に示される半導体装置において、ドレイン電極の製造工程を示した図である。 Ｍｏ７０ｎｍをレーザーアニールでカーバイド化したものについてＳｉＯ₂を除去しないものと除去したものについて抵抗測定した結果を示した図である。 Ｎｉ５０ｎｍ／Ｍｏ７０ｎｍを積層し、レーザーアニールしたものについてＳｉＯ₂を除去しないものと除去したものについて抵抗測定した結果を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。

ｎ⁺型半導体基板（以下、ｎ⁺型基板という）１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしたＳｉＣ基板であり、単結晶ＳｉＣにて構成されている。例えば、ｎ⁺型基板１の厚さは３５０μｍとされている。このｎ⁺型基板１の主表面１ａ上には、ｎ⁺型基板１よりも低いドーパント濃度を有するＳｉＣにて構成されたｎ^-型エピタキシャル層（以下、ｎ^-型エピ層という）２が積層されている。

ｎ^-型エピ層２の表層部における所定領域には、所定深さを有するｐ^-型ベース領域３ａおよびｐ^-型ベース領域３ｂ（以下、ｐ^-型ベース領域３ａ、３ｂという）が離間して形成されている。ｐ^-型ベース領域３ａ、３ｂには、一部厚さが厚くされたディープベース層３０ａ、３０ｂが形成されている。具体的には、ディープベース層３０ａ、３０ｂは、ｎ⁺型ソース領域４ａ、４ｂに重ならない部分に形成されている。そして、ｐ^-型ベース領域３ａ、３ｂのうち、ディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くされている。

このようなディープベース層３０ａ、３０ｂ によって、ディープベース層３０ａ、３０ｂ下のｎ^-型エピ層２における厚さが薄く（ｎ⁺型基板１とディープベース層３０ａ、３０ｂとの距離が短く）なるため、電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。

また、ｐ^-型ベース領域３ａの表層部における所定領域には、当該ｐ^-型ベース領域３ａよりも浅いｎ⁺型ソース領域４ａが形成され、ｐ^-型ベース領域３ｂの表層部における所定領域には、当該ｐ^-型ベース領域３ｂよりも浅いｎ⁺型ソース領域４ｂがそれぞれ形成されている。

さらに、ｎ⁺型ソース領域４ａとｎ⁺型ソース領域４ｂとの間におけるｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂの表面部にはｎ^-型層５ａおよびｎ⁺型層５ｂからなる ｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ^-型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ^-型エピ層２とを繋ぐようにｎ^-型ＳｉＣ層５が配置されている。このｎ^-型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ^-型ＳｉＣ層５を表面チャネル層という。

表面チャネル層５は、例えば、ｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂの表面部にｎ型不純物をイオン注入することにより形成されている。このため、ｎ^-型層５ａの方がｎ⁺型層５ｂよりも不純物濃度が低くされている。例えば、表面チャネル層５のうちｐ^-型ベース領域３ａ、３ｂの上部に配置されたｎ^-型層５ａのドーパント濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっており、かつ、ｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。

また、ｐ^-型ベース領域３ａ、３ｂの上部において、この上に形成された表面チャネル層５の不要部分が除去されることにより、凹部６ａ、６ｂが形成されている。これら凹部６ａを通じてｐ^-型ベース領域３ａ、３ｂが露出させられている。

表面チャネル層５の上面およびｎ⁺型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されており、このゲート電極８は、例えばシリコン酸化膜で構成された絶縁膜９にて覆われている。また、絶縁膜９の上には、表面電極に相当するソース電極１０が形成されている。このソース電極１０は、絶縁膜９に形成されたコンタクトホールおよび上述した凹部６ａ、６ｂを通じて、ｎ⁺型ソース領域４ａ、４ｂおよびｐ^-型ベース領域３ａ、３ｂと接している。

そして、ｎ⁺型基板１の裏面１ｂに、ドレイン電極１１が形成されている。このドレイン電極１１は、カーバイド化する第１金属であるＭｏ等をカーバイド化したカーバイド層７０（図２参照）とその上に積層された第２金属であるＴｉ／Ｎｉ／Ａｕからなる金属層９０（図２参照）との積層構造によって構成され、ｎ⁺型基板１の裏面１ｂに対してオーミック接合されたオーミック電極とされている。

次に、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について説明する。ただし、本実施形態にかかる縦型パワーＭＯＳＦＥＴの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極１１の形成方法についてのみ説明する。

図２は、図１に示した縦型パワーＭＯＳＦＥＴにおけるドレイン電極１１の製造工程を示した図である。なお、図２では、簡略化のため縦型パワーＭＯＳＦＥＴの素子構造については図示を省略してある。

まず、ｎ⁺型基板１の表面側に図１に示したデバイスを構成する各要素を形成したもの、すなわちドレイン電極１１を除くソース電極１０まで形成したものを用意する。

そして、図２（ａ）に示す工程を行う。具体的には、ｎ⁺型基板１を裏面からの研削等によって薄膜化し、ｎ⁺型基板１の厚さを３５０μｍとする。そして、ｎ⁺型基板１の主表面１ａ側にソース電極１０を覆う保護膜４０を形成する。保護膜４０は、ｎ⁺型基板１に形成された表面電極、すなわちソース電極１０等を保護するものであり、例えばポリイミド等の樹脂材料で構成される。この保護膜４０により、ｎ⁺型基板１の表面側を固定したのち、さらに金属薄膜形成工程として、ｎ⁺型基板１の裏面１ｂにカーバイドを生成する金属を例えば１０ｎｍ以上の膜厚で形成することで金属薄膜５０を形成する。例えば、Ｍｏ７０ｎｍを蒸着して金属薄膜５０を形成する。

次に、図２（ｂ）に示す工程では、電極形成工程として、金属薄膜５０にレーザ光６０の照射によるレーザアニールを行う。具体的には、ＬＤ励起固体レーザ（基本波長１０６４ｎｍ）を用い、波長変換アダプタにて波長３５５ｎｍの３倍波を生成し、波長３５５ｎｍのレーザ光６０をｎ⁺型基板１の裏面１ｂ上で走査することにより、金属薄膜５０に対してレーザ光６０を照射する。このとき、スキャニング、もしくは、マスキングにより金属薄膜５０が形成された部分にのみレーザ光６０が照射されるようにすると好ましい。

これにより、図２（ｃ）に示されるように、電極形成工程として、金属薄膜５０を構成する金属（本実施形態ではＭｏ）とｎ⁺型基板１の構成材料であるＳｉＣに含まれたＣとを反応させて、カーバイド層７０を生成することができる。そして、このような電極形成工程をレーザ照射にて行っているため、局所的な加熱が可能となり、ｎ⁺型基板１に対して高温処理を行わなくてもカーバイド層７０を形成することができる。

なお、図２（ｃ）では、金属薄膜５０すべてがＣと反応してカーバイド層７０になるような図としているが、少なくともＳｉＣとの界面においてカーバイド層７０が形成されていれば良く、ＳｉＣ界面から離れた箇所において金属薄膜５０のまま残存している領域が残っていても良い。

また、このようにしてカーバイド層７０を形成する場合、そのとき余ったＳｉがシリコン粒子もしくはシリコンの酸化物（ＳｉＯ₂）からなる不要膜８０がカーバイド層７０の表面に形成される。このため、続く図２（ｄ）に示す工程では、除去工程として、不要膜８０の除去を行う。この除去工程では、例えばＨＦを使ったウェットエッチングやイオンプラズマを使ったドライエッチング（プラズマエッチング）などを用いることができる。

そして、図２（ｅ）に示す工程ではカーバイド層７０の上に、外部との電気的な接続を行うための金属層９０、例えばＴｉ／Ｎｉ／Ａｕの積層構造を形成する。これにより、ドレイン電極１１が形成される。以上のようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。そして、このような工程により、シリコン粒子やシリコンの酸化物が除去された低抵抗のオーミック電極にてドレイン電極１１を構成することができる。

以上説明したように、本実施形態では、ｎ⁺型基板１の表面側に素子構造や表面電極を形成した後、ｎ⁺型基板１の裏面１ｂに、カーバイドを生成する金属を含む金属薄膜５０を形成する金属薄膜形成工程を実施すると共に、金属薄膜５０とＳｉＣに含まれるＣとを反応させてカーバイド層７０を形成する電極形成工程を実施し、その後、カーバイド層７０の表面に生じたシリコン粒子やシリコンの酸化物を除去する除去工程を行うことにより、カーバイド層７０を含むドレイン電極１１を形成するようにしている。

このため、カーバイド層７０の表面にシリコン粒子やシリコンの酸化物が残存した状態とならないようにでき、オーミック電極としてドレイン電極１１を形成する際に、より低抵抗化を図ることが可能となる。

図３は、Ｍｏ７０ｎｍをレーザーアニールしてカーバイド層７０を形成したものについてシリコン酸化物（ＳｉＯ₂）等を除去しなかった試料とシリコン酸化物等を除去した試料について抵抗値［Ω・ｃｍ²］の測定を行った結果を示したグラフである。この図からも、本実施形態のように、シリコン酸化物等を除去する工程を実施することで、オーミック電極となるドレイン電極１１とＳｉＣとの接触抵抗が低減していることが分かる。したがって、上記効果を得ることが可能となる。

また、レーザ照射によってカーバイド層７０を形成することで局所的な加熱が行えるようにしているため、ｎ⁺型基板１に高温処理を行うことなく、ｎ⁺型基板１に低抵抗のドレイン電極１１を生成することができる。すなわち、ｎ⁺型基板１の表面側に形成された素子構造に熱的ダメージを与えることなく、ドレイン電極１１をオーミック電極としてｎ基板１の裏面１ｂにオーミック接合することができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してカーバイド層７０を形成するために用いるレーザ光を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

上記第１実施形態では、電極形成工程として行ったレーザアニールのレーザ光にＬＤ励起固体レーザを用いたが、本実施形態ではレーザ光にＫｒＦエキシマレーザ（基本波長２４８ｎｍ）を採用する。そして、ＫｒＦエキシマレーザのレーザ光の強度を１３００ｍＪ／ｃｍ²として金属薄膜５０にカーバイド層７０を生成し、その後、カーバイド層７０上に形成された不要膜８０の除去工程を行った。

このように、レーザアニールのレーザ光として第１実施形態と異なるＫｒＦエキシマレーザを用いることができる。この場合でも、抵抗測定を行った結果、１０^-3Ω・ｃｍ²以下の低抵抗にできるという結果が得られた。したがって、本実施形態でも、ドレイン電極１１を良好なオーミック電極とすることを可能にできる。

（他の実施形態）
（１）上記各実施形態では、ＳｉＣ半導体装置に形成される半導体素子としてパワーＭＯＳＦＥＴを例に挙げて説明したが、これは単なる一例であり、ダイオードやＩＧＢＴなどの他の素子構造を備えたＳｉＣ半導体装置についても本発明を適用することが可能である。

（２）上記した図２（ａ）に示す工程では、金属薄膜５０としてＭｏ単膜を用いる場合を例に挙げたが、それ以外にＴｉやＷ、Ｔａなどのカーバイドを生成する金属を用いても良い。また、これらを２種類以上組み合わせたり、Ｎｉのようにシリサイドを生成する金属と組み合わせても良い。シリサイドを生成する金属とカーバイドを生成する金属の積層順についてはいずれであっても良く、シリサイドを生成する金属をカーバイドを生成する金属の下に形成する場合にはＳｉＣ内のシリコンとシリサイドを生成する金属とが反応してシリサイド膜を形成することになり、シリサイドを生成する金属をカーバイドを生成する金属の上に形成する場合にはカーバイド層の表面に析出したシリコン粒子などとシリサイドを生成する金属とが反応してシリサイド膜を形成することになる。

この場合、金属薄膜５０の合計膜厚が例えば１０ｎｍ以上となるようにしており、ｎ⁺型基板１の裏面にカーバイドを生成する金属を形成したのち、その上にＮｉのようにシリサイドを生成する金属を積層し、レーザアニールを行うことで、カーバイド層とシリサイド層の両方を生成することが可能となる。

参考として、本発明者らは、このような構造の一例として、Ｍｏ７０ｎｍとＮｉ５０ｎｍを積層してレーザアニールを行うという実験を行った。その結果、ＭｏカーバイドとＮｉシリサイドの両方が生成し、さらに表面にＳｉＯ₂膜が生成するのを確認した。この場合にも、表面のＳｉＯ₂膜を除去することによって低抵抗のオーミック電極を得ることができた。図４は、本実験において、シリコン酸化物（ＳｉＯ₂）等を除去しなかった試料とシリコン酸化物等を除去した試料について抵抗値［Ω・ｃｍ²］の測定を行った結果を示したグラフである。この図からも、本実施形態のように、シリコン酸化物等を除去する工程を実施することで、オーミック電極とＳｉＣとの接触抵抗が低減していることが分かる。

なお、ここではレーザアニールを行うことで、カーバイド層やシリサイド層を形成する場合について説明したが、シンター処理などによってこれらを形成しても良い。

（３）また、金属薄膜５０として、シリサイドを生成する金属を用いる場合についても本発明を適用できる。例えば、ＳｉＣからなる基板の表面にシリコン膜を成膜したのち、シリサイドを生成する金属を含む金属薄膜５０を形成し、レーザアニールやシンター処理によって反応させてシリサイド膜を形成する場合、シリサイド膜の表面にシリコン酸化物やシリコン粒子が析出することから、それらを除去するための除去工程を行うことにより、上記と同様の効果を得ることができる。

（４）上記した図２（ａ）に示す工程では、金属薄膜５０を蒸着の方法により形成したが、ＣＶＤ法、塗布・コーティング法、または電気メッキ法などによって金属薄膜５０を形成することもできる。

（５）上記第１、第２実施形態では、それぞれ、レーザ光６０としてＬＤ励起固体レーザやＫｒＦエキシマレーザのレーザ光を用いたが、その他、半導体レーザやＹＡＧレーザ、ガスレーザなどのレーザ光を用いてレーザ照射することもできる。

１ ｎ⁺型基板
１ａ 主表面
１ｂ 裏面
３ａ、３ｂ ｐ^-型ベース領域
４ａ、４ｂ ｎ⁺型ソース領域
８ ゲート電極
１０ ソース電極
１１ ドレイン電極
４０ 保護膜
５０ 金属薄膜
６０ レーザ光
７０ カーバイド層
８０ 不要膜
９０ 金属層

Claims (7)

1. 炭化珪素からなる半導体基板（１）に形成された半導体素子と、
   前記半導体素子に対してオーミック接触させられたオーミック電極（１１）と、を有してなる炭化珪素半導体装置の製造方法であって、
   前記半導体基板を用意し、当該半導体基板の表面に対し、前記半導体素子と接触するように、カーバイドを生成する金属であるＭｏを含む金属薄膜（５０）を形成する金属薄膜形成工程と、
   前記金属薄膜形成工程の後、前記金属薄膜（５０）と前記炭化珪素中の炭素を反応させてカーバイド層（７０）を形成することで、前記オーミック電極（１１）を形成する電極形成工程と、
   前記電極形成工程の後、前記カーバイド層（７０）の表面に生じたシリコン酸化物またはシリコン粒子からなる不要膜（８０）を除去する除去工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
2. 前記金属薄膜形成工程では、前記金属薄膜（５０）として、前記カーバイドを生成する金属であるＭｏに加えて、シリサイドを生成する金属であるＮｉを含め、ＭｏとＮｉとによる積層膜を用いることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
3. 前記金属薄膜形成工程では、前記金属薄膜（５０）の膜厚を１０ｎｍ以上とすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
4. 前記電極形成工程では、レーザアニールにより、前記金属薄膜（５０）と炭化珪素中の炭素を反応させて前記カーバイド層（７０）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
5. 前記電極形成工程では、シンター処理により、前記金属薄膜（５０）と炭化珪素中の炭素を反応させて前記カーバイド層（７０）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
6. 前記除去工程では、プラズマエッチングにより、前記シリコンの酸化物またはシリコン粒子からなる不要膜（８０）を除去することを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
7. 前記半導体素子は、前記半導体基板（１）の主表面（１ａ）側に素子構造が形成され、前記主表面（１ａ）側に表面電極（１０）が形成されていると共に、前記主表面（１ａ）の反対面である裏面（１ｂ）側に前記オーミック電極（１１）が形成され、前記表面電極（１０）と前記オーミック電極（１１）との間の前記素子構造に電流を流してなる縦型半導体素子であり、
   前記半導体素子の素子構造を形成する工程と、前記表面電極（１０）の形成工程を行った後、前記金属薄膜形成工程、前記電極形成工程および前記除去工程を行うことを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。

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