JP4924690B2

JP4924690B2 - 炭化珪素半導体装置の製造方法

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Publication number: JP4924690B2
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Description

本発明は、オーミック電極を有する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。

従来より、ＳｉＣ基板に縦型パワーデバイスを形成した場合、当該デバイスを電気回路等と接続するための電極、特にドレイン電極を形成するに際し、ＳｉＣ基板とドレイン電極との接触抵抗を低減させたオーミック電極を形成することが望まれている。

上記オーミック電極を形成する方法として、ＳｉＣ基板で構成される半導体装置において、ｎ型ＳｉＣとｐ型ＳｉＣとの双方に対して低抵抗（電位障壁が小さな）接続となるオーミック電極を得るために、ＳｉＣ基板にＮｉを蒸着した後、熱処理を行うというシリサイドプロセスを行い、ＳｉＣ基板にＮｉシリサイド膜を形成する方法が報告されている（例えば、非特許文献１参照）。

また、オーミック電極の形成方法として、ＳｉＣ基板に不純物ドープ層を形成し、当該不純物ドープ層上に金属薄膜を形成して当該金属薄膜上面からレーザ光照射を行うことでオーミック電極を形成する方法が提案されている（特許文献１参照）。

具体的には、ＳｉＣ基板の表面側に電極を形成した後、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面の薄膜化を行い、ＳｉＣ基板の裏面に不純物のイオン注入を行う。そして、高温熱処理によって不純物を活性化させた後、ＳｉＣ基板の裏面に電極としての金属薄膜を形成し、当該金属薄膜上へのレーザ光照射を行うことでオーミック電極を形成している。

さらに、オーミック電極の電極形成面の処理として、ＳｉＣ基板の露出面に研磨処理またはレーザ光照射を施すことにより、露出面に微細な凹凸を形成した後に電極を形成する方法が提案されている（特許文献２参照）。

具体的には、ＳｉＣ基板の表面側に電極を形成し、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面を薄膜化し、当該薄膜化したＳｉＣ基板の裏面に研磨処理またはレーザ光照射を施すことでＳｉＣ基板の裏面に微細な凹凸を形成する。この後、微細な凹凸が形成されたＳｉＣ基板の裏面に電極としての金属薄膜を形成する。

しかしながら、上記非特許文献２に示される技術では、電極材料にＮｉを用いて、ＮｉとＳｉＣのＳｉの化合物であるＮｉシリサイドを生成するため、８００℃以上のシンタが必要になっている。

また、特許文献１に記載の方法では、オーミック電極の形成においてレーザ光照射を行っているが、ＳｉＣ基板裏面に不純物をドーピングした層を必要としている。この不純物の活性化のためには、不純物ドープ層を形成した後に比較的高温で熱処理を施す必要がある。イオン注入法では、例えば１６００℃〜１７００℃程度の高温でＳｉＣ基板に熱処理を施すこととなる。

したがって、これらの方法では、高温熱処理による不純物の活性化の工程でＳｉＣ基板の表面側に形成した表面電極が熱的ダメージを受けてしまい、デバイスの使用上種々の不具合が発生する可能性があった。

また、縦型パワーデバイスのように表裏方向で電流を流すものにおいて、動作抵抗を低減させるためにＳｉＣ基板を薄膜化させることが好ましい。しかし、高温の熱処理が困難な厚さにＳｉＣ基板を薄膜化した場合、熱処理を施すことができないためにＳｉＣ基板の裏面にオーミック電極を形成することができないという問題もあった。

そこで、高温で熱処理せずに不純物ドープ層を活性化する方法として、ＳｉＣ基板にレーザ光を照射する方法が特許文献３に提案されている。この方法を用いた場合の裏面電極の形成プロセスは以下のようになる。

まず、縦型素子を形成したＳｉＣ基板の表面側に電極を形成する。次に、樹脂膜によってＳｉＣ基板の表面を保護し、ＳｉＣ基板の裏面を薄膜化する。そして、ＳｉＣ基板の裏面へ不純物のイオン注入を行い、ＳｉＣ基板の裏面へレーザ光照射を行う。この後、ＳｉＣ基板の裏面に金属薄膜を形成することで電極を形成する。

しかしながら、特許文献３に示すようにイオン注入を用いる方法では、イオン注入装置が高額であることに加えて、イオン注入工程自体高額な費用が必要になるという問題がある。したがって、イオン注入工程を行うことなくオーミック電極が得られるようにするのが望ましい。

そこで、イオン注入工程を用いない方法として、ＳｉＣ基板に金属膜を成膜してレーザ光を照射する方法が特許文献４に提案されている。この方法を用いた場合の裏面電極の形成プロセスは以下のようになる。

まず、ＳｉＣ基板の裏面を研磨して表面粗度（Ｒａ）が１０ｎｍ以上、５００ｎｍ以下である凹凸を形成し、当該裏面に金属薄膜を形成する。その後、ＳｉＣ基板の裏面へレーザ光照射を行うことで電極を形成する。

特開２００４−１５８７０２号公報特開２００６−４１２４８号公報特開２００２−２８９５５０号公報特開２００８−１３５６１１号公報

今井聖支他１名、「２９ｐ−ＺＭ−１４、Ｎｉサリサイドプロセスを用いたｎ型およびｐ型ＳｉＣ同時コンタクト」、第５１回応用物理関係連合講演会講演予稿集、社団法人応用物理学会、２００４年３月２８日、第１分冊、ｐ．４３７

しかしながら、特許文献４に示すようにＳｉＣ基板の裏面を研磨して表面粗度（Ｒａ）が１０ｎｍ以上、５００ｎｍ以下である凹凸を形成する方法では、凹凸のためにフォト工程を行うことが困難になり、また、ＳｉＣ基板を薄膜化させるときに研磨のダメージで薄膜化した基板にクラックが入るという問題がある。したがって、研磨して凹凸を形成することなくオーミック電極が得られるようにするのが望ましい。

本発明は上記点に鑑みて、不純物ドープ層を用いることなく、かつ、研磨により表面粗度（Ｒａ）が１０ｎｍ以上の凹凸を形成することなく、低温プロセスでオーミック電極を形成することができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）を用意し、表面粗度（Ｒａ）が１０ｎｍ以下である当該半導体基板（１）の裏面に、照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上になる加工をイオンプラズマによって行う加工工程と、半導体基板（１）の裏面上に金属薄膜（１１０）を形成する金属薄膜形成工程と、金属薄膜形成工程の後、金属薄膜にレーザ光（５０）を照射することでシリサイド化によるシリサイド層（１１１）を含む第１の電極（１１）を形成することを特徴としている。

このような工程順序で第１の電極を形成することにより、半導体基板（１）に高温処理を行うことなく、表面粗度（Ｒａ）が１０ｎｍ以下である半導体基板（１）の裏面に第１の電極（１１）にシリサイド層（１１１）を生成することができる。したがって、不純物ドープ層を用いることなく、また、研磨により表面粗度（Ｒａ）が１０ｎｍ以上の凹凸を形成することなく、かつ低温プロセスによって第１の電極（１１）をオーミック電極とすることが可能となる。

請求項２に記載の発明では、金属薄膜形成工程の際に、金属薄膜としてＮｉ、Ｔｉ、Ｍｏ、Ｗ、Ｔａのいずれか１つもしくは複数を含む金属を形成することを特徴としている。

このように、シリサイドあるいはカーバイド層（１１１）を形成するために用いられる金属として、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、Ｔａのいずれか１つもしくは複数を含む金属を適用することができる。これらの金属を適用すると、シリサイド層もしくはカーバイド層を形成することができるため、より低抵抗化を図ることが可能となる。このような金属薄膜の膜厚を、請求項３に記載したように、例えば１０ｎｍにすることができる。

請求項５に記載の発明は、加工工程では、半導体基板として、半導体基板の主表面側に素子構造が形成されると共に、主表面に第２の電極（１０）が形成され、かつ、裏面に第１の電極が形成されることで、第２の電極と第１の電極との間の素子構造に電流を流す縦型の半導体素子のうち、素子構造および第２の電極が形成されていて、裏面が表面粗度（Ｒａ）が１０ｎｍ以下とされているものを用意し、この半導体基板の裏面に、照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上になる加工を行うことを特徴としている。

上述のように、第１の電極を低温プロセスで形成することができるので、第１の電極（１１）を形成する前に半導体基板に素子構造等を形成したとしても、当該素子構造等に熱的ダメージを与えないようにすることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。図１に示される半導体装置において、ドレイン電極の製造工程を示した図である。入射光に対する反射光、透過光などの関係を示した模式図である。ｎ⁺型基板の裏面を加工して分光測定したものについて（１００％−反射率−透過率）を測定した結果を示した図である。金属薄膜１１０を色々な製法で形成した場合の波長と透過率との関係を調べた結果を示す図である。ｎ⁺型基板の裏面を加工してドレイン電極を形成したものについて抵抗測定した結果を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。

ｎ⁺型半導体基板（以下、ｎ⁺型基板という）１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしており、単結晶ＳｉＣからなるものである。また、ｎ⁺型基板１の厚さは３５０μｍである。このｎ⁺型基板１の主表面１ａ上には、ｎ⁺型基板１よりも低いドーパント濃度を有するＳｉＣにて構成されたｎ^-型エピタキシャル層（以下、ｎ^-型エピ層という）２が積層されている。

ｎ^-型エピ層２の表層部における所定領域には、所定深さを有するｐ^-型ベース領域３ａおよびｐ^-型ベース領域３ｂ（以下、ｐ^-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ⁺型ソース領域４ａ、４ｂに重ならない部分に形成されており、ｐ^-型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。

このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ^-型エピ層２における厚さが薄くなり（ｎ⁺型半導体ｎ⁺型基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。

また、ｐ^-型ベース領域３ａの表層部における所定領域には、当該ｐ^-型ベース領域３ａよりも浅いｎ⁺型ソース領域４ａが形成され、ｐ^-型ベース領域３ｂの表層部における所定領域には、当該ｐ^-型ベース領域３ｂよりも浅いｎ⁺型ソース領域４ｂがそれぞれ形成されている。

さらに、ｎ⁺型ソース領域４ａとｎ⁺型ソース領域４ｂとの間におけるｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂの表面部にはｎ^-型層５ａおよびｎ⁺型層５ｂからなるｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ^-型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ^-型エピ層２とを繋ぐようにｎ^-型ＳｉＣ層５が配置されている。このｎ^-型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ^-型ＳｉＣ層５を表面チャネル層という。

表面チャネル層５のうちｐ^-型ベース領域３ａ、３ｂの上部に配置されたｎ^-型層５ａのドーパント濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっており、かつ、ｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。

また、ｐ^-型ベース領域３ａ、３ｂ、ｎ⁺型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。

表面チャネル層５の上面およびｎ⁺型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。当該絶縁膜９として、シリコン酸化膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ⁺型ソース領域４ａ、４ｂおよびｐ^-型ベース領域３ａ、３ｂと接している。また、ｎ⁺型基板１の裏面１ｂには、ドレイン電極１１が形成されている。このドレイン電極１１は、ｎ⁺型基板１の裏面１ｂに対してオーミック接合されている。

なお、ｎ^-型エピ層２のうち、ｐ^-型ベース領域３ａ、３ｂに挟まれた部分がいわゆるＪ−ＦＥＴ部を構成する。また、上記ソース電極１０は本発明の第２の電極に相当し、ドレイン電極１１は本発明の第１の電極に相当する。

次に、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について説明する。ただし、本実施形態にかかる縦型パワーＭＯＳＦＥＴの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極１１の形成方法についてのみ説明する。

図２は、図１に示した縦型パワーＭＯＳＦＥＴにおけるドレイン電極１１の製造工程を示した図である。なお、図２では、簡略化のため縦型パワーＭＯＳＦＥＴの素子構造については図示を省略してある。

まず、ｎ⁺型基板１の表面側に図１に示されるデバイスを形成したもの、すなわちドレイン電極１１を除くソース電極１０まで形成したものを用意する。

そして、図２（ａ）に示す工程を行う。具体的には、ｎ⁺型基板１を薄膜化し、ｎ⁺型基板１の厚さを３５０μｍとする。そして、当該ｎ⁺型基板１の主表面１ａ側にソース電極１０を覆う保護膜４０を形成する。当該保護膜４０は、ｎ⁺型基板１に形成された表面電極、すなわちソース電極１０等を保護するものであり、例えばポリイミド等の樹脂材料が採用される。この保護膜４０により、ｎ⁺型基板１の表面側を固定して、以下に示す工程により、ｎ⁺型基板１の裏面１ｂにドレイン電極１１を形成する。このとき、裏面１ｂの表面粗度（Ｒａ）は１０ｎｍ以下となるようにする。

次に、後工程（具体的には図２（ｃ）に示す工程）でｎ⁺型基板１の裏面１ｂに照射するレーザ光の波長において、（１００％−反射率−透過率）が８０％以上になるようにｎ⁺型基板１の裏面１ｂを加工する。ここでいう（１００％−反射率−透過率）とは、図３に示す入射光に対する反射光、透過光などの関係に基づいて説明されるパラメータである。レーザ光をＳｉＣ基板に対して入射した場合、入射光のうち、透過光および反射光を除いた部分が基板中に吸収されるか基板表面で拡散されると考えられる。入射光のうち吸収された部分のエネルギーは吸収される深さに応じて低下していき、基板の表面部で最も高くなる。このため、入射光に対する反射光の比として表される反射率と入射光に対する透過光の比として表される透過率を１００％から差し引いた時に、その値が高い値であればある程、レーザ光の照射によって高いエネルギーが吸収されるようにできるのである。そして、このように高いエネルギーが吸収されるようにすることで、高温でのレーザアニールを行うことを可能にできる。

本実施形態では、加工方法としてイオンプラズマを採用する。このイオンプラズマにより、ｎ⁺型基板１の裏面１ｂの表面層にダメージを与えるという表面処理を行う。この表面処理により、ｎ⁺型基板１の裏面１ｂを照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上となるようにしている。この理由については後述する。

続く、図２（ｂ）に示す工程では、図２（ａ）に示す工程で表面処理されたｎ⁺型基板１の裏面１ｂ上に金属薄膜１１０を形成する（金属薄膜形成工程）。例えば、ｎ⁺型基板１の裏面１ｂ上にＮｉを蒸着させることにより、ｎ⁺型基板１の裏面１ｂ上に金属薄膜１１０を形成する。このとき、裏面１ｂの凹凸に対応できるように、金属薄膜１１０の厚みを設定し、例えば１０ｎｍ以上にする。

また、図２（ｃ）に示す工程では、金属薄膜１１０にレーザ光照射を行う（電極形成工程）。具体的には、ＬＤ励起固体レーザ（基本波長１０６４ｎｍ）を用い、波長変換アダプタにて３倍波（３５５ｎｍ）を生成し、３５５ｎｍのレーザ光５０の波長をｎ⁺型基板１の裏面１ｂ上で走査して、好ましくはスキャニングもしくはマスキングにより金属薄膜１１０が形成された部分にのみレーザ光５０が照射されるようにする。これにより、金属薄膜１１０を構成する金属（本実施形態ではＮｉ）とｎ⁺型基板１を構成するＳｉとを反応させて、図２（ｄ）に示されるシリサイド層１１１を生成することができる。

以上のようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。そして、このような工程により、シリサイド層１１１を含むドレイン電極１１を形成することができ、不純物ドープ層を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極とすることができる。

ここで、図２（ａ）に示される照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上になる加工を上述した数値としている理由について説明する。

まず、本発明者らは、実験的に、イオンプラズマやＡｒスパッタにより次のような表面処理Ａ、Ｂ、Ｃを行った。具体的には、イオンプラズマによる表面処理として、表面処理ＡをＣＦ₄：１５ｓｃｃｍ、Ｏ₂：３ｓｃｃｍ、パワー：３００Ｗの条件で行い、表面処理ＢをＣＨＦ₃：５０ｓｃｃｍ、Ａｒ：５０ｓｃｃｍ、パワー：１１０Ｗの条件で行った。また、Ａｒスパッタによる表面処理として、表面処理Ｃ：Ａｒ３０ｓｃｃｍ、パワー：３００Ｗの条件で行った。そして、これら表面処理Ａ、Ｂ、Ｃに加えて、ＣＭＰ処理を施したものの４水準のＳｉＣ基板を用意した。

その結果、これらの基板の表面粗度（Ｒａ）はそれぞれ１．８５ｎｍ、１．８９ｎｍ、２．０４ｎｍ、０．５６ｎｍであった。また、これらの基板について透過率と反射率の分光測定を行ったところ、得られた透過率と反射率から波長と（１００％−反射率−透過率）の関係として図４に示す結果が得られた。図中下方に矢印と共に示した波長はいくつかの代表的なレーザ光の波長である。

ここで、図４に示すように３５５ｎｍよりも長波長になるとレーザ光がＳｉＣ基板を透過するようになり（１００％−反射率−透過率）の値は小さくなる。レーザ光がＳｉＣ基板を透過すると、主表面側に形成された素子構造に熱的ダメージを与えてしまう可能性がある。このためレーザ波長としては３５５ｎｍ以下のものが好ましい。図５は、金属薄膜１１０を色々な製法で形成した場合の波長と透過率との関係を調べた結果を示す図である。図中下方に矢印と共に示した波長はいくつかの代表的なレーザ光の波長を示す。この図に示されるように、３５５ｎｍ以下の波長にすると透過率が０％になることが判る。この結果からも、レーザ波長として３５５ｎｍ以下にすることで、レーザ光がＳｉＣ基板を透過して主表面側に形成された素子構造に熱的ダメージを与えてしまうことを防止することが可能になると言える。

本実験ではＬＤ励起固体レーザ（基本波長１０６４ｎｍ）の３倍波（３５５ｎｍ）を採用する。ここで、表面処理Ａ、Ｂ、ＣおよびＣＭＰ処理の３５５ｎｍの波長における（１００％−反射率−透過率）の値はそれぞれ９９％、７７％、７４％、および８０％である。これらの４水準について金属薄膜１１０を形成して、図２（ｃ）に示すレーザ光照射工程を行った。そして、これらの試料について抵抗測定を行ったところ、図６に示す結果が得られた。

この図に示されるように、照射するレーザ光の波長において（１００％−反射率−透過率）が大きくなるにつれて抵抗値が下がった。特に、ｎ⁺型基板１の裏面１ｂが照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上の場合、１０^-3Ω・ｃｍ^-2〜１０^-4Ω・ｃｍ^-2のオーダーの低抵抗の良好なオーミック電極を得ることができる。さらに、９５％以上となるようにすると、抵抗値が１０^-3Ω・ｃｍ^-2のオーダーの中でも例えば１×１０^-3Ω・ｃｍ^-2程度以下の低抵抗となるようにできる。

これらの結果に基づき、ｎ⁺型基板１の裏面１ｂを照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上にしておくことにより、良好なオーミック電極を得ることが可能となる。ただし、図４に示される結果から照射するレーザ光の波長において（１００％−反射率−透過率）を８０％未満とすると、オーミック接合であったとしても抵抗値が高くなってしまう。また、（１００％−反射率−透過率）の値を決める各値については、幅±１０％程度のバラツキがあるため、（１００％−反射率−透過率）が９０％以上となるように各種条件を設定するのが好ましい。このようにすれば、各値に最大バラツキが生じたとしても、結果的に（１００％−反射率−透過率）が必ず８０％以上となるようにできる。

なお、上記した表面処理Ａ、Ｂ、Ｃでは、（１００％−反射率−透過率）が８０％以上となるようにする条件の一例を挙げたが、勿論、他の条件としても（１００％−反射率−透過率）が８０％以上なるようにすることは可能である。

表面処理Ａ、Ｂのようなイオンプラズマによる表面処理に関しては、例えばＣＦ₄やＯ₂を導入ガスとして使用する場合には、ＣＦ₄：１０〜１５ｓｃｃｍ、Ｏ₂：２〜３ｓｃｃｍ、パワー：２５０〜４００Ｗの範囲とすることができる。この場合、ＣＦ₄とＯ₂に代えてＳＦ₆を用いることもでき、ＳＦ₆：０〜８ｓｃｃｍ（ただし、０ｓｃｃｍは含まない）、パワー：２５０〜４００Ｗの範囲とすることができる。また、ＣＨＦ₃やＡｒを使用する場合には、ＣＨＦ₃：３０〜５０ｓｃｃｍ、Ａｒ：５０〜７０ｓｃｃｍ、パワー：１００〜２００Ｗの範囲とすることができる。この場合にも、ＣＨＦ₃の代わりにＣＦ₄を用いることができ、ＣＦ₄：０〜１０ｓｃｃｍ（ただし、０ｓｃｃｍは含まない）、Ａｒ：５０〜７０ｓｃｃｍ、パワー：１００〜２００Ｗの範囲とすることができる。一方、表面処理ＣのようなＡｒスパッタによる表面処理に関しては、Ａｒ：１０〜５０ｓｃｃｍ、パワー：１００〜５００Ｗとすることができる。

以上の考察に基づき、ｎ⁺型基板１の裏面１ｂを照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上となるようにしている。また、図６の結果からもわかるように、照射するレーザ光の波長において（１００％−反射率−透過率）が９５％以上にすると、より良好なオーミック接合を得ることができる。

なお、本実施形態のようにしてｎ⁺型基板１の裏面電極、すなわちドレイン電極１１を形成した後も、表面側の素子の電気特性に変化はみられなかった。したがって、表面電極を形成したｎ⁺型基板１、特に薄膜化したｎ⁺型基板１の表面側に熱的ダメージを与えることなく、裏面にオーミック電極（ドレイン電極１１）を形成することができる。

このように、本実施形態におけるプロセス、すなわちｎ⁺型基板１の裏面１ｂを照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上に加工し、当該裏面１ｂに金属薄膜１１０を設け、その後にレーザ光を照射するという工程順で裏面電極であるドレイン電極１１を形成することによって、ＳｉＣの裏面に対して低抵抗のオーミック電極を得ることができる。

以上説明したように、本実施形態では、ｎ⁺型基板１の表面側に素子構造や表面電極を形成した後、ｎ⁺型基板１の裏面１ｂを照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上に加工する。そして、照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上に加工された裏面１ｂ上に金属薄膜１１０を形成した後、ｎ⁺型基板１の裏面１ｂ側にレーザ光を照射することでシリサイド層１１１を含むドレイン電極１１を形成するようにしている。

これにより、ｎ⁺型基板１に高温処理を行うことなく、ｎ⁺型基板１にドレイン電極１１にシリサイド層１１１を生成することができる。すなわち、ｎ⁺型基板１の表面側に形成された素子構造に熱的ダメージを与えることなく、ドレイン電極１１をｎ基板１の裏面１ｂにオーミック接合することができる。したがって、不純物ドープ層を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極とすることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してシリサイド層１１１を形成するために用いるレーザ光を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

上記第１実施形態ではＬＤ励起固体レーザを用いたが、本実施形態ではレーザ光としてＫｒＦエキシマレーザ（２４８ｎｍ）を採用する。そして、ＫｒＦエキシマレーザのレーザ光の強度を１３００ｍＪ／ｃｍ²としてドレイン電極１１にシリサイド層１１１を生成した。このような場合でも１０^-3Ω・ｃｍ^-2以下の低抵抗の良好なオーミック電極を得ることができた。

（他の実施形態）
（１）上記各実施形態では、パワーＭＯＳＦＥＴを例に挙げて説明したが、これは単なる一例であり、ダイオードやＩＧＢＴなどの他の素子構造を備えたものについても本発明を適用することが可能である。

（２）図２（ａ）に示す工程では、照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上に加工する方法としてイオンプラズマを採用しているが、イオンプラズマやＡｒスパッタ等のスパッタの他に、レーザーアブレーション、ＩＣＰ（イオンクラスタープラズマ）、エッチングなどの方法を採用することもできる。例えば、照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上に加工する方法としてレーザーアブレーションなどを採用し、図２に示される工程によってドレイン電極１１を形成したところ、良好なオーミック接合を得ることができた。

例えば、レーザーアブレーションを使用する場合には、波長３５５ｎｍ以下、出力：８００〜２０００ｍＪ／ｃｍ²の範囲とすることができる。また、ＩＣＰを使用する場合には、ＣＨＦ₃やＡｒを使用し、ＣＨＦ₃：３０〜５０ｓｃｃｍ、Ａｒ：５０〜７０ｓｃｃｍ、パワー：１００〜２００Ｗの範囲とすることができる。この場合、ＣＨＦ₃の代わりにＣＦ₄を用いることができ、ＣＦ₄：０〜１０ｓｃｃｍ（ただし、０ｓｃｃｍは含まない）、Ａｒ：５０〜７０ｓｃｃｍ、パワー：１００〜２００Ｗの範囲とすることができる。さらに、エッチングを使用する場合、例えばＲＩＥ（Reactive Ion Etching）の場合には、ＣＦ₄：１０〜１５ｓｃｃｍ、Ｏ₂：２〜３ｓｃｃｍ、パワー：２５０〜４００Ｗの範囲とすることができる。この場合、ＣＦ₄とＯ₂に代えてＳＦ₆を用いることもでき、ＳＦ₆：０〜８ｓｃｃｍ（ただし、０ｓｃｃｍは含まない）、パワー：２５０〜４００Ｗの範囲とすることができる。

（３）図２（ｂ）に示す工程では、金属薄膜１１０を蒸着の方法により形成したが、ＣＶＤ法、塗布・コーティング法、または電気メッキ法などによって金属薄膜１１０を形成することもできる。

（４）図２（ｃ）に示す工程では、レーザ光としてＬＤ励起固体レーザのレーザ光を用いたが、半導体レーザやＹＡＧレーザ、ガスレーザなどのレーザ光を用いてレーザ照射することもできる。

（５）また、金属薄膜１１０の材質として、Ｎｉの他にシリサイドあるいはカーバイドを形成するＴｉ、Ｍｏ、Ｗ、Ｔａなどの金属を採用することもできる。例えば、金属薄膜１１０としてＴｉを採用し、図２に示される工程によってドレイン電極１１を形成した後、オージェ分析を行ったところ、Ｔｉシリサイドの生成を確認できた。このように、Ｔｉ等、Ｎｉ以外にもシリサイドあるいはカーバイド層１１１を生成できる金属材料にて金属薄膜１１０を形成しても、ドレイン電極１１の抵抗を低減することができる。

（６）さらに、上記実施形態では、ｎ⁺型基板１の裏面１ｂ上に金属薄膜１１０を形成する前に表面処理を行っているが、金属薄膜１１０を形成した後に後工程で金属薄膜１１０の表面から照射するレーザ光の波長において、（１００−反射率−透過率）が８０％以上になる加工を行うようにしても良い。例えば、イオンプラズマ、エッチング、レーザーアブレーションにて表面処理を行うことができる。

例えば、イオンプラズマやＲＩＥの場合、ＣＦ₄：１０〜１５ｓｃｃｍ、Ｏ₂：２〜３ｓｃｃｍ、パワー：２５０〜４００Ｗの範囲とすることができる。この場合、ＣＦ₄とＯ₂に代えてＳＦ₆を用いることもでき、ＳＦ₆：０〜８ｓｃｃｍ（ただし、０ｓｃｃｍは含まない）、パワー：２５０〜４００Ｗの範囲とすることができる。また、レーザーアブレーションを使用する場合には、波長３５５ｎｍ以下、出力：８００〜２０００ｍＪ／ｃｍ²の範囲とすることができる。

１ｎ⁺型基板
１ａ主表面
１ｂ裏面
１０ソース電極
１１ドレイン電極
１２イオンプラズマで表面処理された表面層
４０保護膜
５０レーザ光
１１０金属薄膜

Claims

主表面（１ａ）および当該主表面の反対面である裏面（１ｂ）を有し、単結晶炭化珪素からなる半導体基板（１）と、該半導体装置の前記裏面に対して形成されたオーミック電極となる第１の電極（１１）とを備えた炭化珪素半導体装置の製造方法であって、
前記半導体基板を用意し、当該半導体基板の裏面の表面粗度（Ｒａ）が１０ｎｍ以下であって、当該半導体基板の裏面に、照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上になる加工をイオンプラズマによって行う加工工程と、
前記加工工程の後、前記半導体基板の裏面上に金属薄膜（１１０）を形成する金属薄膜形成工程と、を含み、
前記金属薄膜形成工程の後、前記金属薄膜にレーザ光（５０）を照射することでシリサイド化によるシリサイド層（１１１）を含む前記第１の電極（１１）を形成することを特徴とする炭化珪素半導体装置の製造方法。
前記金属薄膜形成工程では、前記金属薄膜としてＮｉ、Ｔｉ、Ｍｏ、Ｗ、Ｔａのいずれか１つもしくは複数を含む金属を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
前記金属薄膜形成工程では、前記金属薄膜の膜厚を１０ｎｍ以上とすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
前記電極形成工程では、スキャニングもしくはマスキングにより、前記半導体基板の裏面上の金属薄膜部分のみに前記レーザ光（５０）を照射することを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記加工工程では、前記半導体基板として、前記半導体基板の主表面側に素子構造が形成されると共に、前記主表面に第２の電極（１０）が形成され、かつ、前記裏面に前記第１の電極が形成されることで、前記第２の電極と前記第１の電極との間の前記素子構造に電流を流す縦型の半導体素子のうち、前記素子構造および前記第２の電極が形成されていて、前記裏面が表面粗度（Ｒａ）が１０ｎｍ以下とされているものを用意し、この半導体基板の裏面に、照射するレーザ光の波長において（１００％−反射率−透過率）が８０％以上になる加工を行うことを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。