JP5761354B2 - 半導体装置および半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
電力用ダイオードは様々な用途に利用されているが、近年では電力用などで高周波回路に用いられており、高速性および低損失性（低Ｖｆ（順方向電圧降下）、低Ｅｒｒ（逆回復損失））が強く求められている。さらに、高速性および低損失性と同時に、放射ノイズの抑制などを目的とするソフトリカバリー特性が強く求められている。以下に、ｐ−ｉ−ｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオードの構造方法について説明する。
図９は、従来の半導体装置の製造途中の状態を示す断面図である。まず、厚さ６２５μｍでアンチモン（Ｓｂ）ドープの低比抵抗（約２０ｍΩｃｍ）なｎ型半導体基板（アンチモンドープ基板）を用意する。このｎ型半導体基板がｎ型カソード層５１である。次に、半導体基板の上に、リン（Ｐ）をドープしながらエピタキシャル成長させることで、厚さ６０μｍで比抵抗が２０Ωｃｍのｎ型エピタキシャル層１００を形成したウエハーを作製する（図９（ａ））。
次に、ウエハーのおもて面（ｎ型エピタキシャル層１００側の面）に、７．０×１０13／ｃｍ2のドーズ量でボロン（Ｂ）のイオン注入を行い、その後１１５０℃の温度で熱処理を行うことにより、ｎ型エピタキシャル層１００の表面層にｐ型アノード層５３を選択的に形成する（図９（ｂ））。このｐ型アノード層５３とｎ型カソード層５１とに挟まれたｎ型エピタキシャル層１００がｎ-型ドリフト層５２となる。
次に、ウエハーの総厚が例えば３００μｍとなるまで裏面（ｎ型カソード層５１側の面）を研削・エッチング６８をする（図９（ｃ））。次に、ウエハーの、研削・エッチング６８を行った裏面に良好なオーミックコンタクトを取るために砒素（Ａｓ）のイオン注入６９を行った後、１０００℃以上の温度で熱処理を行い、ウエハーの研削された裏面にｎ型コンタクト層５４を形成する（図９（ｄ））。
次に、ウエハーおもて面にアルミニウム（Ａｌ）などでアノード電極５５を形成する（図９（ｅ））。その後、ウエハー裏面に蒸着などによりカソード電極５６を堆積し（図９（ｆ））、従来のｐ−ｉ−ｎダイオードが完成する。図中の符号５７は、アノード電極５５とｎ型エピタキシャル層１００とを終端構造領域にて絶縁する層間絶縁膜である。このような従来のダイオードの構造および製造方法について、例えば、下記特許文献１に提案されている。
また、半導体基板（ウエハー）と金属電極とのオーミックコンタクトを実現する方法として、半導体基板をエッチングなどにより薄化した後、半導体基板と同一導電型の不純物をイオン注入し、８００℃程度の熱処理によって不純物を活性化することで半導体基板表面に高濃度層を形成し、良好なオーミックコンタクトを得る方法が提案されている（例えば、下記特許文献２参照。）。
また、別の方法として、高温熱処理による半導体基板おもて面側のデバイス構造への悪影響を回避するために、低温熱処理を実施する方法が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、半導体基板裏面にイオン注入を行った後、裏面電極として積層される複数の金属層のうち、最初にチタン（Ｔｉ）層を堆積し、４００℃以下の低い温度で３０分以下の短時間熱処理を行った後、残りの裏面電極となる金属層を堆積させる。このとき、ｎ型シリコン基板の場合、基板裏面にイオン注入する不純物は砒素（Ａｓ）であることが開示されている。
また、別の方法として、低比低抗なｎ型半導体基板にドープされるｎ型不純物を砒素とする方法が提案されている（例えば、下記特許文献４参照。）。下記特許文献４のように砒素ドープのｎ型半導体基板（砒素ドープ基板）にすることで、ｎ型半導体基板のｎ型不純物濃度を１．０×１０19／ｃｍ3以上にすることができる。これは、砒素の固溶度がアンチモンの固溶度より高いためである。このように砒素ドープ基板の不純物濃度は金属電極とのオーミックコンタクトが可能な程度に高いため、イオン注入などで高濃度不純物層を形成することなく、基板そのものに裏面電極を形成することができる。
特開２００４−３９８４２号公報 特開昭４９−２２０８０号公報 特開平４−２１４６７１号公報 特開２０００−５８８６７号公報
近年、電力用パワーデバイスでは、ヒートサイクル耐量の向上といった高信頼性への要求が強く、高信頼性実現のためにチップ厚さを従来よりも薄くすることが要求されてきている。さらに、チップ厚さを従来よりも薄くするためのウエハー薄化に合わせて、コストダウンのためにウエハーサイズの大口径化が進んでおり、ウエハー薄化による割れ不良率低減が大きな課題である。大きな設備投資をせずに、薄化されたウエハーの割れを抑制するためには、ウエハーを薄化してから処理する工程数をいかに減らすかが重要となる。
前述の図９に示す従来型ｐ−ｉ−ｎダイオードの製造方法では、ウエハー裏面を研削して薄化し、ウエハーの研削された裏面に砒素をイオン注入して高温熱処理を行った後に、おもて面電極を含むおもて面素子構造と裏面電極とを形成する。この方法の場合、ウエハーが薄い状態でおもて面素子構造の形成工程および裏面電極の形成工程を通るため、ウエハー割れやウエハーおもて面および裏面への傷などを回避するウエハーのハンドリング（搬送）が困難となり、良品率が低下するという問題がある。また、ウエハー裏面のｎコンタクト層５４形成時、砒素をイオン注入した後の熱処理を１０００℃程度の温度で行う必要があり、ウエハーに反りが生じやすい。この反りによってウエハーおもて面の平坦性が損なわれ、後の工程において、おもて面電極形成などのパターニングが難しくなるという問題がある。
また、前述のようにアンチモンドープ基板の問題点は、固溶度が低く、かつ砒素ドープ基板の比抵抗よりも比抵抗が高くなることと、比抵抗が高いことでカソード電極との接触抵抗が増加、また、カソード電極との接触抵抗のばらつきが増加することである。これらの問題を解消する方法として、上記特許文献２のように、半導体基板を薄化した後、ウエハー裏面に高濃度イオン注入によって導入された不純物（リン）を８００℃以上の高温で熱処理することで、オーミックコンタクトを得るための高濃度層を形成する方法もあり得る。
しかしながら、上記特許文献２のような方法の場合、一般的におもて面電極として使用されるアルミニウムの融点が６６０℃程度であるため、ウエハーは薄化された状態でアルミニウム成膜やフォトエッチングなど多数の工程を実施することとなる。その結果、ウエハーチャックなどによる機械的ストレスが加わる頻度が増え、ウエハーが割れる確率が非常に高くなるという新たな問題が生じる。
一方、半導体基板に高濃度でリンをイオン注入する場合、注入面に欠陥が多量に残留し、注入ドーズ量によってはイオン注入層がアモルファス化する場合がある。しかし、上記特許文献３のように熱処理の温度を８００℃よりも低くする場合、イオン注入層の結晶性は回復せず、欠陥が多量に残留する。このように欠陥が多く残留し、結晶性が回復しない場合、導入された不純物が電気的に活性化しなくなる。そのため、電極とのコンタクトの抵抗が大きくなり、ダイオードの順方向電圧降下が大きくなるという問題がある。
前述の特許文献４のように、アンチモンドープ基板ではなく砒素ドープ基板を用いる場合、カソード側に高濃度不純物層を形成する必要がなく、おもて面電極などおもて面素子構造を全て形成した後に、ウエハーを薄化し直後にカソード電極形成が可能である。したがって、薄化されたウエハーに対して行う工程は裏面電極形成工程のみで済むため、ウエハーの割れ防止には効果的である。しかしながら、一般的に砒素ドープ基板はアンチモンドープ基板よりコストが高いという問題がある。さらに、砒素ドープ基板上にｎ型エピタキシャル層を形成したウエハーは、エピタキシャル成長中における砒素ドープ基板からのオートドープにより、ウエハー面内の抵抗値がばらつき易く、デバイス特性がばらつくという問題点もある。
この発明は、上述した従来技術による問題点を解決するため、製造工程プロセス中のウエハーの割れを低減し、かつ、半導体層と金属電極との良好なオーミックコンタクトを確保することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、本発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の裏面に、前記半導体基板より高濃度の第１導電型のコンタクト層が設けられている。前記コンタクト層と接触する第１電極が設けられている。前記半導体基板のおもて面に、前記半導体基板より低濃度の第１導電型のドリフト層が設けられている。前記ドリフト層の、前記半導体基板側に対して反対側の表面層に、第２導電型のベース領域が設けられている。前記ベース領域に電気的に接続された第２電極が設けられている。前記コンタクト層は、リン、アンチモンおよび格子欠陥を含む。前記コンタクト層の最大キャリア濃度は１．０×１０18／ｃｍ3より大きく、かつ５．０×１０19／ｃｍ3より小さい。前記コンタクト層の、前記第１電極との境界から前記半導体基板内への拡散深さは０．５μｍ以下である。
また、この発明にかかる半導体装置は、上述した発明において、前記コンタクト層は、前記半導体基板よりもキャリア濃度の高い領域と、前記半導体基板よりもキャリア濃度の低い領域とを有するとよい。また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、シリコンからなるとよい。また、この発明にかかる半導体装置は、上述した発明において、前記コンタクト層の最大キャリア濃度は３．０×１０18／ｃｍ3より大きく、かつ１．０×１０19／ｃｍ3より小さいとよい。また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板にはアンチモンがドープされ、前記半導体基板のアンチモンの濃度は１．０×１０18／ｃｍ3以上３．０×１０18／ｃｍ3以下であるとよい。また、この発明にかかる半導体装置は、上述した発明において、前記第１電極の前記コンタクト層に接触する側の部分にはチタンが含まれているとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト層の厚さと前記半導体基板の厚さとの総厚が３００μｍより薄いとよい。
また、この発明にかかる半導体装置は、上述した発明において、前記ベース領域の内部に、前記ドリフト層よりも高濃度の第１導電型のソース領域が設けられている。前記ドリフト層の、前記ソース領域と前記ベース領域とに挟まれた部分の表面に、絶縁膜を介してゲート電極が設けられていてもよい。
また、上述した課題を解決し、本発明の目的を達成するため、本発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、アンチモンがドープされてなる第１導電型の半導体基板のおもて面に前記半導体基板よりも低濃度の第１導電型のドリフト層をエピタキシャル成長させる工程を行う。次に、前記ドリフト層の、前記半導体基板側に対して反対側の表面層に第２導電型のベース領域を形成する工程を行う。次に、前記ベース領域に電気的に接続された第２電極を形成する工程を行う。次に、前記半導体基板の裏面を研削して前記半導体基板を薄くする工程を行う。次に、前記半導体基板の研削された裏面に、第１導電型不純物をイオン注入する工程を行う。次に、３４０℃以上５００℃以下の温度で３０分間以上の熱処理を行うことで、前記半導体基板に注入された前記第１導電型不純物を活性化させ、前記半導体基板の裏面の表面層の第１導電型のコンタクト層を形成する工程を行う。次に、前記コンタクト層に接触する第１電極を形成する工程を行う。前記第１導電型不純物はリンである。前記熱処理では、前記イオン注入によって形成された格子欠陥を前記コンタクト層の領域に残留させる。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記コンタクト層は、前記半導体基板よりもキャリア濃度の高い領域と、前記半導体基板よりもキャリア濃度の低い領域とを有することがよい。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板は、シリコンからなることがよい。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記イオン注入の前記第１導電型不純物のドーズ量が４．０×１０13／ｃｍ2以上５．６×１０14／ｃｍ2以下であるとよい。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記熱処理の温度をｘ（℃）とし、前記第１導電型不純物のドーズ量をｙ０（／ｃｍ2）としたときに、前記第１導電型不純物のドーズ量ｙ０は、ｙ＝−５．７×１０14＋２．０１２×１０12ｘに対して０．９ｙ以上１．１ｙ以下を満たすのがよい。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記イオン注入の加速エネルギーが５ｋｅＶ以上で５０ｋｅＶ以下であるとよい。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板を薄くする工程では、前記ドリフト層の厚さと前記半導体基板の厚さとの総厚を３００μｍよりも薄くするとよい。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１電極の金属膜はチタンを含むとよい。
本発明の半導体装置の構成におけるポイントは、第１導電型半導体基板の裏面に形成された第１導電型コンタクト層にあり、以下の（１）〜（３）に示す３つの特徴を有する。（１）第１導電型コンタクト層には、リンをドープするとともに、完全には再結晶化させずに、格子欠陥を残留させている。（２）第１導電型コンタクト層の最大キャリア濃度は、１．０×１０18／ｃｍ3より大きく、かつ５．０×１０19／ｃｍ3よりも小さい。（３）第１導電型コンタクト層の下面（第１電極との界面）から第１導電型半導体基板内への拡散深さは、０．５μｍ以下である。
また、本発明の半導体装置の製造方法のポイントは、第１導電型コンタクト層の形成のためにイオン注入された第１導電型不純物の熱処理工程を、３４０℃以上５００℃以下の温度にて行うことである。
したがって、上述した本発明によれば、上記（１）〜（３）の特徴を有する第１導電型コンタクト層とすることで、イオン注入された第１導電型不純物を、５００℃以下の低い温度にて熱処理したとしても、第１導電型コンタクト層と第１電極とのコンタクトを、高温にて熱処理（８００℃以上）を行った場合と同程度に低抵抗なオーミックコンタクトとすることができる。
また、上述した本発明によれば、５００℃以下の低い温度の熱処理で第１導電型コンタクト層と第１電極とをオーミックコンタクトさせることができるため、第１導電型半導体基板の裏面を研削して薄くする前に、第１導電型半導体基板のおもて面におもて面素子構造を形成することができる。これにより、第１導電型半導体基板を薄化してから処理する工程数を減らすことができる。したがって、製造工程プロセス中に、各製造工程への第１導電型半導体基板（ウエハー）をハンドリング（搬送）する処理を減らすことができる。
以上のように、本発明を適用すれば、製造工程プロセス中のウエハーの割れを低減し、かつ、半導体層と金属電極との良好なオーミックコンタクトを確保することができる半導体装置および半導体装置の製造方法を提供することが可能となる。
図１は、この発明の実施の形態１にかかる半導体装置の要部を示す断面図である。 図２は、この発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図３は、この発明の実施例１にかかる半導体装置の順方向電圧特性と裏面リンイオン注入ドーズ量との関係を示す特性図である。 図４は、この発明の実施例２にかかる半導体装置の順方向電圧特性と裏面コンタクト熱処理温度との関係を示す特性図である。 図５は、この発明の実施例３にかかる半導体装置の製造方法における裏面リンイオン注入ドーズ量と裏面コンタクト熱処理温度との関係を示す特性図である。 図６は、この発明の実施例４にかかる半導体装置の裏面キャリア濃度分布を示す特性図である。 図７は、この発明の実施例５にかかる半導体装置の順方向電圧特性と裏面コンタクト熱処理時間との関係を示す特性図である。 図８は、この発明の実施の形態２にかかる半導体装置の要部を示す断面図である。 図９は、従来の半導体装置の製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
また、各実施の形態において、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本発明においては、デバイス、素子、チップもしくは半導体チップという表現も用いているが、いずれも同じ対象を示している。また、本明細書におけるウエハーとは、チップに断片化する前のシリコン基板のことである。また、シリコン基板のおもて面を上面、裏面を下面と書くこともある。半導体はシリコンに限るものではない。また、半導体チップにおいて、おもて面電極が形成されていて、かつオン状態のときに電流が流れる領域を「活性領域」とする。また、活性領域の端部からチップの外周端部までの、活性領域を取り囲む領域であり、チップに形成された素子に電圧が印加されたときに発生するチップ表面の電界強度を緩和させる構造部を「終端構造領域」とする。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、ダイオードを例に説明する。図１は、この発明の実施の形態１にかかる半導体装置の要部を示す断面図である。図１に示すように、実施の形態１にかかるダイオードにおいて、高濃度のアンチモンがドープされてなるｎ型の半導体基板（ｎ型カソード層１）の上面には、ｎ型エピタキシャル層１０が形成されている。この半導体基板は主に、チョコラルスキー（ＣＺ）法で製造する単結晶のシリコン基板である。
このシリコン基板にドープされたアンチモン（Ｓｂ）の不純物濃度は、シリコンの溶融温度（１４１４℃）近辺での固溶度である１．０×１０18／ｃｍ3以上３．０×１０18／ｃｍ3以下程度まで高濃度である。このような高濃度のアンチモンドープ基板であれば、ダイオードが低抵抗、低順方向電圧となるので好ましい。また、ｎ型エピタキシャル層１０はｎ-型ドリフト層２となる。ｎ-型ドリフト層２の不純物濃度は、ｎ型カソード層１の不純物濃度よりも低い。ダイオードに逆バイアス電圧を印加したときには、このｎ-型ドリフト層２の内部に空乏層が広がる。
ｎ-型ドリフト層２の表面（ｎ型カソード層１側に対して反対側の面）には、主電流を流す領域である活性領域２３と、空乏層の電界強度を緩和するための終端構造領域２４が形成されている。終端構造領域２４は、活性領域２３の外周を取り囲む。活性領域２３の表面には、ｎ-型ドリフト層２よりも高濃度のｐ型アノード層３（ｐ型ベース層ともいう）が形成されている。このｐ型アノード層３とｎ-型ドリフト層２との間にｐｎ接合が形成される。ｐ型アノード層３の表面には、アノード電極５が形成され、ｐ型アノード層３とオーミックに接続される。
活性領域２３の表面にｐ型アノード層３を選択的に形成し、活性領域２３の表面のｐ型アノード層３が形成されない領域においてｎ-型ドリフト層２とアノード電極５とをショットキー接触とする構造としても構わない。終端構造領域２４の表面には、層間絶縁膜７、ｐ型ガードリング層１１、ｐ型ガードリング層１１に接続するフィールドプレート１２が形成されている。終端構造領域２４には、ガードリング構造に代えて、周知のリサーフ構造を形成しても構わない。
ｎ-型ドリフト層２の表面には、終端構造領域２４から活性領域２３の端部に達するようにパッシベーション膜２０が形成される。このパッシベーション膜２０には、周知のポリイミド等の樹脂膜、窒化シリコン膜、シリコン酸化膜などが用いられる。一方、ｎ型カソード層１の下面（ｎ-型ドリフト層２側に対して反対側の面）には、ｎ型カソード層１と同等かそれ以上の不純物濃度でｎ型コンタクト層４が形成され、このｎ型コンタクト層４にオーミック接触（オーミックコンタクト）するようにカソード電極６が形成される。
実施の形態１にかかるダイオードの構成における重要なポイントはｎ型コンタクト層４にあり、ｎ型コンタクト層４は、以下の（１）〜（３）に示す３つの特徴を有する。（１）ｎ型コンタクト層４には、リン（Ｐ）をドープするとともに、完全には再結晶化させずに、格子欠陥（主に点欠陥）を残留させている。（２）ｎ型コンタクト層４の最大キャリア濃度は、１．０×１０18／ｃｍ3より大きく、かつ５．０×１０19／ｃｍ3よりも小さい。（３）ｎ型コンタクト層４の下面（カソード電極との界面）からｎ型カソード層１内への拡散深さは、０．５μｍ以下である。
上記（１）〜（３）の３つの特徴を有するｎ型コンタクト層４とすることで、本発明は、ｎ型コンタクト層４を形成するためにイオン注入されたリンを５００℃以下の低い温度の熱処理（後述する裏面コンタクト熱処理）を行うにも関わらず、高温にて熱処理（８００℃以上）を行った場合と同程度の低抵抗のダイオードを形成することが可能となる。特に、上記（１）〜（３）の３つの特徴によって得られる低抵抗化の効果は、従来技術では見られない特異な効果である。上記（１）〜（３）の３つの特徴による特異な作用効果については、後述する実施例１〜５にて説明する。
次に、実施の形態１にかかるダイオードの製造方法を、図２を用いて説明する。図２は、この発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ＣＺ法により作製された厚さ６２５μｍでアンチモン（Ｓｂ）がおよそ固溶度までドープされてなるｎ型の低比抵抗なＣＺシリコン基板（約２０ｍΩｃｍ）を用意する。このシリコン基板がｎ型カソード層１である。このシリコン基板の表面を研磨して鏡面仕上げを行い、この鏡面仕上げされたシリコン基板表面上に、リンをドープしながらエピタキシャル成長させることで、厚さ６０μｍで２０Ωｃｍのｎ型エピタキシャル層１０を形成したウエハーを作製する（図２（ａ））。
次に、ウエハーのおもて面（ｎ型エピタキシャル層１０側の面）に、７．０×１０13／ｃｍ2のドーズ量でボロンのイオン注入を行い、その後１１５０℃で熱処理を行うことにより、活性領域２３におけるウエハーのおもて面の表面層にｐ型アノード層３を形成する（図２（ｂ））。このｐ型アノード層３とｎ型カソード層１とに挟まれたｎ型エピタキシャル層１０がｎ-型ドリフト層２となる。次に、ｐ型アノード層３の表面に、アルミニウムを含む金属膜でアノード電極５を形成する（図２（ｃ））。その後、ウエハーの残り総厚が例えば２００μｍの厚さとなるようにウエハーの裏面（ｎ型カソード層１側の面）を研削・エッチング１８する（図２（ｄ））。
次に、ウエハーの研削・エッチング１８を行った裏面に、４．０×１０13／ｃｍ2から５．６×１０14／ｃｍ2のドーズ量で、加速エネルギー５ｋｅＶ以上５０ｋｅＶ以下にて例えばリンのイオン注入（以下、裏面リンイオン注入とする）１９を行う（図２（ｅ））。次に、３４０℃以上５００℃以下の温度で熱処理を行い、ウエハーの裏面の表面層にｎ型コンタクト層４を形成する。このｎ型コンタクト層４を形成するときの熱処理を、以下「裏面コンタクト熱処理」とする。裏面リンイオン注入１９の加速エネルギーは、上記の範囲であれば低抵抗なｎ型コンタクト層４の形成が可能である。また、裏面リンイオン注入１９のドーズ量を上記の範囲とし、上記温度範囲で裏面コンタクト熱処理を行うことで、前述の（１）〜（３）に示す本発明の３つの特徴を有するｎ型コンタクト層４を形成することができる。
次に、ｎ型コンタクト層４上にチタン（Ｔｉ）膜を蒸着してカソード電極６を形成し、カソード電極６とｎ型コンタクト層４とのオーミック接触を確保することにより（図２（ｆ））、図１に示す実施の形態１にかかるダイオードが完成する。カソード電極６の構成材料であるチタンは、熱的に安定性が高く、成膜も容易であり、かつ製造コストも低いためｎ型シリコンへのオーミック電極として好ましい金属である。チタン膜上には、ニッケル（Ｎｉ）膜、銀（Ａｇ）膜あるいは金（Ａｕ）膜を重ねて蒸着してカソード電極６を形成してもよい。
ｎ型コンタクト層４の形成における裏面コンタクト熱処理は、カソード電極６となる金属膜の形成（堆積）前に行うとよい。その理由は、次のとおりである。例えば蒸着装置でウエハー裏面にカソード電極６となるチタン膜を蒸着した後に４００℃程度の温度で裏面コンタクト熱処理を行い、その後ウエハー温度が低下したときに、チタン膜上にさらにカソード電極６となるニッケル膜と金膜とを蒸着する場合、ウエハーに残る熱によってニッケル膜内のニッケルが金膜表面に析出する。この状態で蒸着装置からウエハーを取り出した場合、金膜の表面に析出したニッケルは酸化される。金膜表面の酸化したニッケルは、モールドなどにパッケージングするときに、電極板とチップ裏面のカソード電極６とを接合する半田の、チップ裏面のカソード電極６に対する濡れ性を低下させる。これにより、半田とカソード電極６との間にボイド（空隙）ができやすいという問題がある。このため、ｎ型コンタクト層４の形成における裏面コンタクト熱処理は、カソード電極６となる金属膜の形成（堆積）前に行うのがよい。また、ウエハー裏面にカソード電極６となる全ての金属膜を堆積させた後に裏面コンタクト熱処理を行った場合においても金膜表面にニッケルが析出するため、チタン膜堆積後に裏面コンタクト熱処理を行う場合と同じ問題が生じる。したがって、金属膜を堆積させる前に裏面コンタクト熱処理を行うことが好ましい。
ウエハーを裏面から研削したときのウエハー残り厚（ウエハーの総厚）は、ｎ-型ドリフト層２の厚さよりも薄くならない（すなわちｎ型カソード層１が残る）範囲で、ｎ型カソード層１の厚さとｎ-型ドリフト層２の厚さとを合計３００μｍ未満とすることが好ましい。この理由は、チップ厚さが薄くなればなるほど、シリコン基板の熱容量が小さくなり、ヒートサイクル耐量が向上するからである。また、ウエハーの割れ不良も考慮すれば、ウエハー残り厚が１２０μｍよりも厚く３００μｍよりも薄いと、さらに好ましい。
（実施例１）
次に、本発明にかかる半導体装置の順方向電圧特性と、裏面リンイオン注入１９のドーズ量との関係について説明する。図３は、この発明の実施例１にかかる半導体装置の順方向電圧特性と裏面リンイオン注入ドーズ量との関係を示す特性図である。図３には、裏面コンタクト熱処理の温度が３８０℃のときの、裏面リンイオン注入１９のドーズ量とダイオードの順方向電圧（Ｖｆ）特性との関係を示す。順方向電圧（Ｖｆ）の定義は、縦横がそれぞれ５ｍｍのダイオードチップのアノード電極・カソード電極間に順方向バイアス電圧を印加し、順方向電流が５アンペア（Ａ）となったときのアノード電極・カソード電極間の順方向電圧降下の値とした。この順方向電流の電流密度は、活性領域２３の面積に依存し、例えば３０Ａ／ｃｍ2程度である（他の実施例においても同様）。
従来のように、アンチモンドープ基板の裏面側にオーミックコンタクトのためのｎ型コンタクト層を形成しない場合（以下、従来例１とする）、順方向電圧値（以下、Ｖｆ値とする）は約１．１〜１．２Ｖである（図示しない）。また、アンチモンドープ基板の裏面にリンイオン注入を実施し８００℃以上の高温で熱処理した場合（以下、従来例２とする）のＶｆ値は約０．８Ｖである（図示しない）。従来例２のＶｆ値との差分である０．３Ｖ〜０．４Ｖが、従来例１におけるアンチモンドープ基板によるコンタクトロス（コンタクト抵抗による電圧降下）である。砒素ドープ基板を用いた場合（以下、従来例３とする）も同様にＶｆ値は約０．８Ｖである（図示しない）。
一方、図３に示す結果より、１．２５×１０14／ｃｍ2以下の裏面リンイオン注入１９のドーズ量の場合、Ｖｆ値は１．０Ｖよりも高くなり、さらに１．０×１０14／ｃｍ2よりも低いドーズ量では、裏面リンイオン注入１９を行わない従来例１のＶｆ値と同程度な１．１５Ｖ程度であることが確認された。このように、従来例１のＶｆ値と同程度なＶｆ値となるときの、裏面リンイオン注入１９のドーズ量の範囲を、領域Ａとする。裏面リンイオン注入１９のドーズ量が領域Ａの場合は、単純に、アンチモンドープ基板裏面におけるコンタクト抵抗を下げるためのｎ型不純物量が不足していることを意味している。
反対に、裏面リンイオン注入１９のドーズ量が２．５×１０14／ｃｍ2以上の場合、急激にＶｆ値が上昇した。特に、裏面リンイオン注入１９のドーズ量が３．０×１０14／ｃｍ2のときにＶｆ値が１．３Ｖ以上となり、従来例１におけるアンチモンドープ基板によるコンタクトロスをはるかに上回っていることが確認された。この裏面リンイオン注入１９のドーズ量の範囲を、領域Ｃとする。裏面リンイオン注入１９のドーズ量が領域Ｃの場合は、裏面リンイオン注入１９時にアンチモンドープ基板に生じたＳｉ損傷（ダメージ）が、３８０℃の温度の熱処理では回復されずに多量に残留し、コンタクト抵抗が増加する他、さらにアンチモンドープ基板によるコンタクトロスに加味されると推測される。
これに対して、裏面リンイオン注入１９のドーズ量が１．０×１０14／ｃｍ2以上２．７×１０14／ｃｍ2以下の場合（領域Ａの高ドーズ量側および領域Ｃの低ドーズ量側）、従来例１のようにｎ型コンタクト層を形成しない場合のＶｆ値（１．１〜１．２Ｖ）よりもＶｆ値を小さくすることができる（Ｖｆ値が１．１Ｖ以下）。このように従来例１のＶｆ値よりも低抵抗となる効果を、本発明の第１の効果とする。また、裏面リンイオン注入１９のドーズ量が１．２５×１０14／ｃｍ2以上２．５×１０14／ｃｍ2以下の場合、さらに上記Ｖｆ値より０．１Ｖ以上もＶｆ値を小さくすることができる（Ｖｆ値が１．０Ｖ以下）という顕著な低抵抗化の効果を示すものである。この低抵抗化の効果を第２の効果とする。また、このように裏面リンイオン注入１９を行わない従来例１のＶｆ値よりも０．１Ｖ以上Ｖｆ値を小さくできる裏面リンイオン注入１９のドーズ量の範囲を、領域Ｂとする。
さらに、裏面リンイオン注入１９のドーズ量が１．６×１０14／ｃｍ2以上２．３×１０14／ｃｍ2以下の場合（領域Ｂの中間付近のドーズ量）、低温熱処理であるにも関わらず、高温熱処理（８００℃以上）によりｎ型コンタクト層を形成した従来例２のＶｆ値と同程度（Ｖｆ値が１．０Ｖ未満か、あるいは０．９Ｖ以下）にまで小さくすることができる。さらに、上記範囲内の裏面リンイオン注入１９のドーズ量の変化であれば、Ｖｆ値は最小値（０．８５Ｖ）および最小値の５％程度の範囲内となりほぼ変化しないため、Ｖｆ特性が安定する裏面リンイオン注入１９のドーズ量の範囲となる。このように安定して低抵抗化が実現可能という効果は、従来の構成では得られない特異な効果であり、この効果を第３の効果とする。また、この第３の効果を示す裏面リンイオン注入１９のドーズ量の範囲、すなわちＶｆ値が１．０Ｖ未満であり、さらに最小値（０．８５Ｖ）および最小値の５％程度のずれを示す範囲内のドーズ量を、最適ドーズ量とする（図３において点線矩形で囲む部分）。
以上の本発明の作用効果をまとめると、下記（ア）〜（ウ）の３点の作用効果を奏することが確認された。（ア）第１〜３の効果を示す裏面リンイオン注入１９のドーズ量は、１．０×１０15／ｃｍ2以上といったいわゆる高ドーズ量ではなく、それよりも十分低いドーズ量である。（イ）裏面コンタクト熱処理の温度が３８０℃といった、いわば低温（５００℃以下）での熱処理である。（ウ）上記（ア），（イ）であった場合でも、高温（８００℃以上）熱処理を行う実施例２の値と同等のＶｆ値を示す。周知の固相エピタキシャル成長は、リンのドーズ量が１．０×１０15／ｃｍ2以上であるため、裏面リンイオン注入１９のドーズ量は、周知の固相エピタキシャル成長よりも１桁近く小さいドーズ量である。上記（ア）〜（ウ）に示す作用効果は、アンチモンドープ基板の表面（本発明では裏面を示す）にリンをイオン注入したことによる固有の現象であり、従来技術では得られない特異な作用効果である。このように上記（ア）〜（ウ）に示す特異な作用効果が得られる物理的な理由は、ｎ型コンタクト層４のドーパント（ここではリン原子）と、高濃度基板のドーパント（ここではアンチモン原子）および残留格子欠陥（主に点欠陥）との相互作用によるものと推測される。
（実施例２）
次に、本発明にかかる半導体装置の順方向電圧特性と、裏面コンタクト熱処理の温度との関係について説明する。図４は、この発明の実施例２にかかる半導体装置の順方向電圧特性と裏面コンタクト熱処理温度との関係を示す特性図である。図４には、実施例１（３８０℃）を含む４種類の裏面コンタクト熱処理の温度（３５０℃、３８０℃、４２０℃、４７０℃）における裏面リンイオン注入１９のドーズ量とダイオードのＶｆ特性との関係を示す。
図４に示す結果より、熱処理温度が３５０℃の場合、前述のようなオーミックコンタクトを取るための第１の効果を示す裏面リンイオン注入１９のドーズ量範囲は、５．０×１０13／ｃｍ2以上１．８×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第２の効果を示す裏面リンイオン注入１９のドーズ量範囲は、７．０×１０13／ｃｍ2以上１．７×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第３の効果を示す裏面リンイオン注入１９のドーズ量範囲、すなわち最適ドーズ量は、１．０×１０14／ｃｍ2以上１．５×１０14／ｃｍ2以下の範囲であることが確認された。
熱処理温度が４２０℃の場合、第１の効果を示す裏面リンイオン注入１９のドーズ量範囲は、１．７×１０14／ｃｍ2以上３．７×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第２の効果を示す裏面リンイオン注入１９のドーズ量範囲は、２．１×１０14／ｃｍ2以上３．４×１０14／ｃｍ2以下の範囲であることが確認された。さらに第３の効果を示す裏面リンイオン注入１９の最適ドーズ量は、２．４×１０14／ｃｍ2以上３．１×１０14／ｃｍ2以下の範囲であることが確認された。
熱処理温度が４７０℃の場合は、第１の効果を示す裏面リンイオン注入１９のドーズ量範囲は、２．４×１０14／ｃｍ2以上４．８×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第２の効果を示す裏面リンイオン注入１９のドーズ量範囲は、２．８×１０14／ｃｍ2以上４．７×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第３の効果を示す裏面リンイオン注入１９の最適ドーズ量は、３．３×１０14／ｃｍ2以上４．４×１０14／ｃｍ2以下の範囲であることが確認された。
また、図示していないが、熱処理温度が３４０℃の場合は、第１の効果を示す裏面リンイオン注入１９のドーズ量範囲は、４．０×１０13／ｃｍ2以上１．６×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第２の効果を示す裏面リンイオン注入１９のドーズ量範囲は、６．０×１０13／ｃｍ2以上１．４×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第３の効果を示す裏面リンイオン注入１９の最適ドーズ量は、９．０×１０13／ｃｍ2以上１．４×１０14／ｃｍ2以下の範囲であることが確認された。
同じく図示していないが、熱処理温度が５００℃の場合は、第１の効果を示す裏面リンイオン注入１９のドーズ量範囲は、３．２×１０14／ｃｍ2以上５．６×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第２の効果を示す裏面リンイオン注入１９のドーズ量範囲は、３．６×１０14／ｃｍ2以上５．３×１０14／ｃｍ2以下の範囲であることが確認された。さらに、第３の効果を示す裏面リンイオン注入１９の最適ドーズ量は、４．１×１０14／ｃｍ2以上５．０×１０14／ｃｍ2以下の範囲であることが確認された。
このように裏面コンタクト熱処理の温度が高いほど、裏面リンイオン注入１９の最適ドーズ量は高くなり、そのドーズ量範囲も広くなることが確認された。また、熱処理温度が３８０℃以上においては、Ｖｆ値の最小値は熱処理温度によらず、ほぼ一定値となることが確認された。これは、実施例１で述べた上記（ア）〜（ウ）に示す作用効果によるものであり、上記（ア）〜（ウ）に示す作用効果が得られる理由も実施例１と同様であると推測される。
以上の結果より、イオン注入装置や熱処理装置の機差なども考慮し、アンチモンドープ基板の裏面側にオーミックコンタクトを取るｎ型コンタクト層を形成しない場合（従来例１）のＶｆ値（１．１Ｖ）よりもＶｆ値が小さくなるという本発明の第１の効果が得られた。同じくＶｆ値が１．１〜１．２Ｖよりも０．１Ｖ以上小さい１．０Ｖ以下となるという本発明の第２の効果が得られた。また、裏面リンイオン注入１９のドーズ量の変化に対して、Ｖｆ値が１．０Ｖ未満であり、さらにＶｆ値の最小値および最小値の５％の範囲内に収まれるという本発明の第３の効果が得られた。
したがって、第１の効果を奏する裏面リンイオン注入１９のドーズ量の下限は、裏面コンタクト熱処理の熱処理温度が３４０℃のときの４．０×１０13／ｃｍ2以上である。第１の効果を奏する裏面リンイオン注入１９のドーズ量の上限は、裏面コンタクト熱処理の熱処理温度が５００℃のときの５．６×１０14／ｃｍ2以下である。また、第２の効果を奏する裏面リンイオン注入１９のドーズ量の下限は、裏面コンタクト熱処理の熱処理温度が３４０℃のときの６．０×１０13／ｃｍ2以上である。第２の効果を奏する裏面リンイオン注入１９のドーズ量の上限は、裏面コンタクト熱処理の熱処理温度が５００℃のときの５．３×１０14／ｃｍ2以下である。第３の効果を奏する裏面リンイオン注入１９のドーズ量の下限は、裏面コンタクト熱処理の熱処理温度が３４０℃のときの９．０×１０13／ｃｍ2以上である。第３の効果を奏する裏面リンイオン注入１９のドーズ量の上限は裏面コンタクト熱処理の熱処理温度が５００℃のときの５．０×１０14／ｃｍ2以下である。
さらにまた、第３の効果を奏する裏面リンイオン注入１９のドーズ量の上記範囲中で、裏面コンタクト熱処理の温度にほとんど依存せずにＶｆ値が０．９Ｖ以下であり、最小値および最小値の５％の範囲内に収まる条件として、熱処理温度が３８０℃以上５００℃以下であり、裏面リンイオン注入１９のドーズ量が１．６×１０14／ｃｍ2以上５．０×１０14／ｃｍ2以下が、一層好ましい。
（実施例３）
次に、本発明にかかる半導体装置の製造方法における裏面リンイオン注入１９の最適ドーズ量と裏面コンタクト熱処理の温度との関係について説明する。図５は、この発明の実施例３にかかる半導体装置の製造方法における裏面リンイオン注入ドーズ量と裏面コンタクト熱処理温度との関係を示す特性図である。図５には、実施例２にて述べた図４に示す４種類の裏面コンタクト熱処理温度に３４０℃および５００℃の２点の裏面コンタクト熱処理温度（図５には、リンイオン注入後の熱処理温度と示す）を追加したときの最適な裏面リンイオン注入１９のドーズ量（最適ドーズ量、図５には最適リンイオン注入ドーズ量と示す）の関係を１次関数で示す。各６点の裏面コンタクト熱処理温度における縦のエラーバーは、それぞれの裏面コンタクト熱処理温度における裏面リンイオン注入１９の最適ドーズ量（の範囲）である。各６点の裏面コンタクト熱処理温度においてＶｆ値が最小となるときの裏面リンイオン注入１９のドーズ量に対して、各点を１次関数でフィッティングさせたフィッティング関数を、実線にて示す。破線は、フィッティング関数のｙ値の±１０％をそれぞれ通る線である。
図５に示す結果より、裏面リンイオン注入１９の最適ドーズ量は、直線上に良く乗っていることがわかる。１次関数でフィッティングさせたときの関数式は、裏面リンイオン注入１９後の熱処理温度をｘ（℃）、裏面リンイオン注入１９のドーズ量のフィッティング値をｙ（／ｃｍ2）として、下記（Ａ）式であらわされる。
ｙ＝−５．７×１０14＋２．０１２×１０12ｘ・・・（Ａ）
決定係数は０．９９である。すなわち、裏面コンタクト熱処理温度が３４０℃以上５００℃以下の範囲までは、裏面リンイオン注入１９の最適ドーズ量は上記（Ａ）式で十分記述が可能である。さらに、縦のエラーバーで示した裏面リンイオン注入１９の最適ドーズ量（の範囲）は、上記（Ａ）式に示すフィッティング関数のｙ値の±１０％の範囲と良く重なり、３８０℃未満の裏面コンタクト熱処理温度でも高々半分のずれである。したがって、３４０℃以上５００℃以下の範囲の任意の裏面コンタクト熱処理温度ｘについて、裏面リンイオン注入１９のドーズ量を、上記（Ａ）式に示すフィッティング関数のｙ値の±１０％の範囲で設定すれば（０．９ｙ以上１．１ｙ以下）、問題なく第３の効果を奏することができる。また、同じく３４０℃から５００℃の全範囲の任意の裏面コンタクト熱処理温度で、裏面リンイオン注入１９のドーズ量を上記（Ａ）式に示すフィッティング関数のｙ値の±１０％の範囲で設定すれば、全く問題なく本発明の第２の効果を奏することは、言うまでもない。
裏面コンタクト熱処理の温度は、表面のデバイス構造によって適宜変更すればよい。例えばウエハーおもて面のアノード電極５側にパッシベーション膜２０として有機物であるポリイミドを形成した後、ウエハーを薄化して本発明を適用した場合、熱処理温度は４００℃以下とする。望ましくはポリイミドのキュア（ベーク）温度より低い裏面コンタクト熱処理温度がよい。その理由は、次のとおりである。ポリイミドはパターン形成後、一般的には３２０℃〜４００℃でキュアを行うことでイミド化を行う。キュアによりイミド化するときに、膜中に含まれていた水分や有機溶剤などがガスとしてキュア温度とともに上昇する。したがって、ポリイミドベーク温度より高い温度で裏面リンイオン注入１９後の裏面コンタクト熱処理を行う場合、ポリイミド膜中からさらに有機ガスが発生し、ｎ型カソード層１に付着する（汚染する）ことで、ｎ型コンタクト層４とカソード電極６とのコンタクトが悪くなる。
逆に、裏面リンイオン注入１９後の裏面コンタクト熱処理温度がポリイミドキュア温度より低い場合は、有機ガスはキュア中に出尽くしているため、裏面リンイオン注入１９後の裏面コンタクト熱処理ではほとんど有機ガスは発生せずｎ型カソード層１への汚染はない。このため、一例であるが、次のようにｎ型コンタクト層４を形成するのがよい。まず、パッシベーション膜２０がポリイミドである場合は、ポリイミドキュアを４００℃で行う。次に、おもて面構造を全て製作した後、所定ウエハー厚さまでウエハーを裏面から薄化する（研削・エッチング１８）。そして、ウエハーの研削された裏面に２．０×１０14／ｃｍ2のドーズ量で裏面リンイオン注入１９を行い、裏面コンタクト熱処理を３８０℃で行う。その後、ウエハー裏面にカソード電極６を蒸着する。これにより、ｎ型コンタクト層４とカソード電極６とのオーミックコンタクトが得られ、適正なデバイス特性を得ることができる。
例えばおもて面のパッシベーション膜２０が無い場合、裏面リンイオン注入１９後の裏面コンタクト熱処理温度は５００℃程度まで上げることができる。５００℃よりも高い裏面コンタクト熱処理温度とした場合、おもて面のアノード電極５に使われているアルミニウムとコンタクト面のシリコンとが相互拡散し、Ｓｉ析出を起こすことでアノード側のコンタクト抵抗を増大させてしまう。このため、裏面コンタクト熱処理温度は、５００℃程度の温度が上限であるのが好ましい。裏面コンタクト熱処理温度が５００℃程度の場合、図５から、裏面リンイオン注入１９のドーズ量は４．５×１０14／ｃｍ2程度が最適である。
また、例えば、パッシベーション膜２０がシリコン窒化（ＳｉＮ）膜やシリコン酸化（ＳｉＯ2）膜などのＳｉ系の場合、成膜方法や条件にもよるが、裏面リンイオン注入１９後の裏面コンタクト熱処理温度を３４０℃〜４５０℃程度と幅広い範囲にすることができる。Ｓｉ系のパッシベーション膜２０の場合、４６０℃以上の温度で裏面コンタクト熱処理することによりアノード電極５のアルミニウムとパッシベーション膜２０とが反応し、リーク電流不良が増発したり、信頼性特性に影響を及ぼす。このため、裏面コンタクト熱処理温度は、４５０℃程度を上限とすることが望ましい。
（実施例４）
本発明にかかる半導体装置のｎ型コンタクト層４のキャリア濃度について検証した。ｎ型コンタクト層４のキャリア濃度は、周知の広がり抵抗（ＳＲ）測定器を用いてｎ型コンタクト層４のドーピング濃度分布を測定することにより評価することができる。図６は、この発明の実施例４にかかる半導体装置の裏面キャリア濃度分布を示す特性図である。図６には、ｎ型カソード層１の表面（基板の裏面）に、裏面コンタクト熱処理の各熱処理温度における最適ドーズ量にて裏面リンイオン注入１９を行った後に裏面コンタクト熱処理を行ったときの、ＳＲ測定によるキャリア濃度（一般的にはドーピング濃度）分布を示す。
図６（ａ）は、裏面リンイオン注入１９のドーズ量が２．０×１０14／ｃｍ2で裏面コンタクト熱処理の熱処理温度が３８０℃である場合のキャリア濃度分布である。図６（ｂ）は、裏面リンイオン注入１９のドーズ量が２．７×１０14／ｃｍ2で裏面コンタクト熱処理の熱処理温度が４２０℃である場合のキャリア濃度分布である。ＳＲ測定には、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｍｅａｓｕｒｅｍｅｎｔ社のＳＳＭ−２０００を用いて、試料を所定の角度の台にマウントし、斜め研磨を行った研磨面の広がり抵抗を測定した。裏面リンイオン注入１９の加速エネルギーは４０ｋｅＶである。これらの条件は、いずれも裏面リンイオン注入１９のドーズ量が最適ドーズ量であり、図６（ａ），６（ｂ）に示す試料のＶｆ値はそれぞれの最小値である０．８５Ｖ，０．８３Ｖである。また、これらのＶｆ値は、従来例２の高温熱処理の値（０．８Ｖ）と同程度である。
図６（ａ）の場合、基板裏面（カソード電極６とｎ型コンタクト層４との境界）からの深さが０．２μｍより深い領域（すなわち基板であるｎ型カソード層１の内部であり、基板おもて面へ向う側）のキャリア濃度は、アンチモンドープ基板の不純物濃度（１．３×１０18／ｃｍ2）を示している。一方、基板裏面からの深さが０．２μｍより浅く、約０．０３μｍよりも深い領域では、キャリア濃度はアンチモンドープ基板の不純物濃度よりも低くなっている。そして、基板裏面からの深さが０．０２μｍよりも浅い最表面の領域では、アンチモンドープ基板の不純物濃度よりも高くなっている。
また、図６（ｂ）の場合は、基板裏面からの深さが約０．０５μｍから０．３μｍまでの領域では、キャリア濃度はアンチモンドープ基板の不純物濃度よりも低くなっている。基板裏面からの深さが０．０５μｍより浅く０．０１μｍより深い領域では、キャリア濃度はアンチモンドープ基板の不純物濃度よりも高くなっている。そして、さらに、最表面である基板裏面からの深さが０．０１μｍより浅い領域は、キャリア濃度は再びアンチモンドープ基板の不純物濃度よりも低くなっている。
上記の加速エネルギーにおける裏面リンイオン注入１９の飛程が０．０５〜０．０６μｍであることを考慮した場合、ｎ型コンタクト層４は、基板裏面（ｎ型カソード層１の表面）から深さ０．１〜０．２μｍ程度までに形成されている。しかしながら、リンイオンの飛程近傍のＳＲ測定のキャリア濃度は、アンチモンドープ基板のアンチモン濃度よりも低い。そして、これらの２条件のＳＲ測定によるｎ型コンタクト層４キャリア濃度分布の最大濃度は、アンチモンドープ基板と同程度か、それより少し高い程度である。
このキャリア濃度分布は、前述の本発明の特徴である上記（１）〜（３）を端的に示す分布である。すなわち、低温熱処理（５００℃以下）であるために、リンイオンの飛程近辺の結晶格子が十分に再結晶化されず、格子欠陥（点欠陥、転位等）が残留しているのである。格子欠陥が残留していることで、飛程近傍のキャリア移動度（この場合電子の移動度）が理想値よりも低下する。一方、測定器に内蔵される換算ソフトウェアなどには、広がり抵抗からキャリア濃度を換算する換算式が組み込まれているが、通常この換算式には理想の移動度の値が用いられるため、実際の移動度が低下している場合、その分、不純物濃度が低く算出される。すなわち、この図６（ａ），６（ｂ）の飛程近傍のキャリア濃度は、いずれもこの移動度低下が影響したものである。したがって、本発明にかかる半導体装置のｎ型コンタクト層４のキャリア濃度分布をＳＲ測定器にて評価することにより、図６のようなキャリア濃度分布となる。
ｎ型コンタクト層４の実際の活性化濃度（真のドーピング濃度）は、最大濃度が少なくとも１．０×１０18／ｃｍ2より高くないと、この図６のようなキャリア濃度分布にはならない。その理由は、ＳＲ測定におけるキャリア濃度の最大値は、アンチモンドープ基板のアンチモン濃度よりも高くなっているからである。すなわち、ｎ型コンタクト層４の実際の活性化濃度がアンチモンドープ基板のアンチモン濃度よりも高くなることで、ｎ型カソード層１とカソード電極６が良好な低抵抗オーミック接触となる。この場合、ｎ型コンタクト層４のＳＲ測定におけるキャリア濃度は、少なくとも１．０×１０18／ｃｍ3以上でなければならない。
ｎ型コンタクト層４のキャリア濃度分布は一般的にガウス分布となる。裏面リンイオン注入１９のドーズ量が５．０×１０14／ｃｍ2であるとき、仮にリンの電気的活性化率が１００％であれば、ｎ型コンタクト層４の最大濃度は５．０×１０19／ｃｍ3程度である。このため、ｎ型コンタクト層４を裏面コンタクト熱処理温度とその熱処理温度における最適な裏面リンイオン注入１９のドーズ量（最適ドーズ量）で形成した場合は、ｎ型コンタクト層４のキャリア濃度分布の最大濃度は、最大でも５．０×１０19／ｃｍ3となればよい。ここで、活性化率とは、電気的に活性化した真のドーピング濃度分布について、ｎ型コンタクト層４の領域（０〜０．３μｍ程度）にわたって真のドーピング濃度を積分した積分濃度を、注入ドーズ量にて割った値と定義する。なお、真のドーピング濃度は、周知のＣ−Ｖ（静電容量−印加電圧）測定によって得ることができる。実際には活性化率は１００％にはならないため、ｎ型コンタクト層４の最大濃度は５．０×１０19／ｃｍ3よりも低くなる。低い温度による裏面コンタクト熱処理では、図示省略する検証結果から活性化率は３０％程度かそれ以下となることが確認された。このため、ｎ型コンタクト層４のＳＲ測定によるキャリア濃度分布の最大濃度は１．０×１０19／ｃｍ3程度か、この値以下となるので好ましい。
一方、前述したとおり、本発明の３つの特徴によれば、格子欠陥は残留するのでキャリア移動度が低下する。しかし、少なくともｎ型コンタクト層４のキャリア濃度分布の最大濃度がアンチモンドープ基板のアンチモン濃度である１．０×１０18／ｃｍ3よりも高ければ、ｎ型コンタクト層４とカソード電極６との良好な低抵抗オーミック接触が得られることは、前述の実施例４のとおりである。さらに、ｎ型コンタクト層４のキャリア濃度分布の最大濃度が３．０×１０18／ｃｍ3よりも高ければ、確実にアンチモンドープ基板のアンチモン濃度よりも高くなるので、好ましい。
また、ｎ型コンタクト層４の深さは、ｎ型コンタクト層４のキャリア濃度がアンチモンドープ基板（ｎ型カソード層１）のアンチモン濃度と一致する位置が０．５μｍよりも浅ければ、カソード電極６に接する最表層近辺でキャリア濃度が最大にできるので好ましい。さらに好ましくは、ｎ型コンタクト層４の深さは０．３μｍよりも浅ければよい。
（実施例５）
次に、裏面リンイオン注入１９後の裏面コンタクト熱処理の温度保持時間は、３０分間以上行うことがよい。図７は、この発明の実施例５にかかる半導体装置の順方向電圧特性と裏面コンタクト熱処理時間との関係を示す特性図である。図７に示す結果より、裏面コンタクト熱処理温度によって多少の違いはあるものの、ダイオードのＶｆ値は、３０分未満の裏面コンタクト熱処理時間では１．０Ｖ以上を示し、３０〜６０分間の裏面コンタクト熱処理時間中に大きく低下した後、６０分（１時間）以上の裏面コンタクト熱処理時間でほとんど変化していないことが確認された。裏面コンタクト熱処理時間が３０分未満の場合、裏面リンイオン注入１９されたリン不純物の活性化が不十分であると推測される。したがって、裏面リンイオン注入１９後の裏面コンタクト熱処理時間は、３０分以上であるのが好ましく、より好ましくは１時間以上であるとよい。
以上、説明したように、実施の形態１によれば、上記（１）〜（３）の特徴を有するｎ型コンタクト層とすることで、イオン注入された第１導電型不純物を、５００℃以下の低い温度にて熱処理したとしても、第１導電型コンタクト層と第１電極とのコンタクトが、高温にて熱処理（８００℃以上）を行った場合と同程度に低抵抗なオーミックコンタクトとすることができる。
また、上述した本発明によれば、５００℃以下の低い温度の裏面コンタクト熱処理でｎ型コンタクト層とカソード電極とをオーミックコンタクトさせることができるため、ウエハーの裏面を研削して薄くする前に、ウエハーのおもて面におもて面素子構造を形成することができる。これにより、ウエハーを薄化してから処理する工程数を減らすことができるため、製造工程プロセス中に、ウエハーチャックなどによる機械的ストレスが加わることを低減することができる。したがって、ウエハーに割れや傷が生じることを抑制することができる。また、製造プロセス中の熱処理温度を低くすることができるため、ウエハーの反りを低減することができる。
実施の形態１によれば、アンチモンドープ基板を用いた場合でもｎ型コンタクト層とカソード電極との良好なオーミックコンタクトを得ることができるため、アンチモンよりも固溶度が高い砒素でできた高濃度の砒素ドープ基板を用いる必要がなくなる。これにより、砒素ドープ基板を用いる場合に生じる問題を回避することができる。
（実施の形態２）
実施の形態２にかかる半導体装置について、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を例に説明する。図８は、この発明の実施の形態２にかかる半導体装置の要部を示す断面図である。図８には、本発明にかかる半導体装置のｎ型コンタクト層４を、縦型の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）に適用した例を示す。すなわち、実施の形態２にかかる半導体装置の、実施の形態１にかかる半導体装置（ダイオード）との相違点は、ｎ-型ドリフト層２の表面に、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成した点である。ＭＯＳゲート構造は周知の構造でよく、例えば図８に示す構造とすればよい。
具体的には、ｐ型ベース層１３は、ｎ-型ドリフト層２の表面（ｎ型ドレイン層２５側に対して反対側の面）に選択的に形成されている。ｐ型ベース層１３の内部には、ｎ型ソース層１４が選択的に形成されている。また、ｐ型ベース層１３の内部には、ソース電極２１とのコンタクト抵抗を低減するためにｐ型コンタクト層１５を形成してもよい。このｎ型ソース層１４、ｐ型ベース層１３およびｎ-型ドリフト層２はシリコン基板表面にて互いに隣接する。ｐ型ベース層１３の、ｎ型ソース層１４とｎ-型ドリフト層２とに挟まれた部分の表面には、ゲート酸化膜（絶縁膜）１７を介してゲート電極１６が形成されている。
ゲート電極１６は、層間絶縁膜７を介してソース電極２１と絶縁される。このソース電極２１は、ｐ型ベース層１３とｎ型ソース層１４とに接続される。一方、アンチモンがドープされてなるシリコン基板（ｎ型ドレイン層２５）の裏面には、実施の形態１と同様に、上記（１）〜（３）の特徴を有するｎ型コンタクト層４を形成する。そして、ｎ型コンタクト層４と接するようにドレイン電極２２を形成する。このような実施の形態２にかかるＭＯＳＦＥＴの製造方法は、実施の形態１にかかるダイオードの製造方法においておもて面素子構造を形成する際にＭＯＳゲート構造を形成すればよい。
図８ではプレーナーゲート型のＭＯＳＦＥＴを示しているが、周知のトレンチゲート型ＭＯＳＦＥＴでも構わない。
以上、説明したように、実施の形態２によれば、本発明をＭＯＳＦＥＴに適用して上記（１）〜（３）の特徴を有するｎ型コンタクト層４を設けることにより、実施の形態１と同様に上記（ア）〜（ウ）の作用効果を奏するのは実施の形態１と全く同じである。すなわち、実施の形態２によれば、ｎ型コンタクト層４とドレイン電極２２と低抵抗のオーミック接触を実現することができる。
（実施の形態３）
実施の形態３にかかる半導体装置について説明する。実施の形態２にかかる半導体装置（ＭＯＳＦＥＴ）を、インテリジェントパワースイッチ（ＩＰＳ）に適用してもよい。ＩＰＳは、同一のｎ-型ドリフト層２の表面に、図８に示す実施の形態２にかかる縦型ＭＯＳＦＥＴと周知の終端耐圧構造との他に、制御用ＣＭＯＳ（相補型ＭＯＳ）回路、レベルシフト回路、回路間の電位を分離する分離領域等を備えたスイッチング素子である。このＩＰＳのシリコン基板（ｎ型ドレイン層２５）の裏面に、本発明にかかる半導体装置の上記（１）〜（３）の特徴を有するｎ型コンタクト層４を形成することで、実施の形態２と同様にｎ型コンタクト層４とドレイン電極２２と低抵抗のオーミック接触を実現することができる。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
以上において本発明では、ダイオード、ＭＯＳＦＥＴおよびＩＰＳを例に説明しているが、上述した実施の形態に限らず、半導体層と金属電極との電気的接触をオーミック接触とするさまざまな構成の装置に適用可能である。また、各実施の形態では、アンチモンドープ基板の裏面にｎ型コンタクト層を形成するために、アンチモンドープ基板の裏面にリンをイオン注入（裏面リンイオン注入）しているが、このイオン注入に用いるドーパントとしてリン以外のｎ型不純物を用いてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電源回路やモーター駆動用インバータなどの電力変換装置に使用されるパワー半導体装置に有用である。
１，５１ ｎ型カソード層
２，５２ ｎ-型ドリフト層
３，５３ ｐ型アノード層
４，５４ ｎ型コンタクト層
５，５５ アノード電極
６，５６ カソード電極
７，５７ 層間絶縁膜
１０，１００ ｎ型エピタキシャル層
１１ ｐ型ガードリング層
１２ フィールドプレート
１３ ｐ型ベース層
１４ ｎ型ソース層
１５ ｐ型コンタクト層
１６ ゲート電極
１７ ゲート酸化膜
１８，６８ 研削・エッチング
１９ 裏面リンイオン注入
２０ パッシベーション膜
２１ ソース電極
２２ ドレイン電極
２３ 活性領域
２４ 終端構造領域
２５ ｎ型ドレイン層
６９ 砒素イオン注入

Claims (16)

  1. 第１導電型の半導体基板と、
    前記半導体基板の裏面に設けられた、前記半導体基板より高濃度の第１導電型のコンタクト層と、
    前記コンタクト層と接触する第１電極と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低濃度の第１導電型のドリフト層と、
    前記ドリフト層の、前記半導体基板側に対して反対側の表面層に設けられた第２導電型のベース領域と、
    前記ベース領域に電気的に接続された第２電極と、
    を備え、
    前記コンタクト層は、リン、アンチモンおよび格子欠陥を含み、
    前記コンタクト層の最大キャリア濃度は、１．０×１０18／ｃｍ3より大きく、かつ５．０×１０19／ｃｍ3よりも小さく、
    前記コンタクト層の、前記第１電極との境界から前記半導体基板内への拡散深さは０．５μｍ以下であることを特徴とする半導体装置。
  2. 前記コンタクト層は、前記半導体基板よりもキャリア濃度の高い領域と、前記半導体基板よりもキャリア濃度の低い領域とを有することを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板は、シリコンからなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記コンタクト層の最大キャリア濃度は３．０×１０ 18 ／ｃｍ 3 より大きく、かつ１．０×１０ 19 ／ｃｍ 3 より小さいことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記半導体基板にはアンチモンがドープされ、前記半導体基板のアンチモンの濃度は１．０×１０ 18 ／ｃｍ 3 以上３．０×１０ 18 ／ｃｍ 3 以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第１電極の前記コンタクト層に接触する側の部分にはチタンが含まれていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記ドリフト層の厚さと前記半導体基板の厚さとの総厚は３００μｍより薄いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記ベース領域の内部に設けられた、前記ドリフト層よりも高濃度の第１導電型のソース領域と、
    前記ドリフト層の、前記ソース領域と前記ベース領域とに挟まれた部分の表面に絶縁膜を介して設けられたゲート電極と、
    をさらに備えることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. アンチモンがドープされてなる第１導電型の半導体基板のおもて面に前記半導体基板よりも低濃度の第１導電型のドリフト層をエピタキシャル成長させる工程と、
    前記ドリフト層の、前記半導体基板側に対して反対側の表面層に第２導電型のベース領域を形成する工程と、
    前記ベース領域に電気的に接続された第２電極を形成する工程と、
    前記第２電極の形成後、前記半導体基板の裏面を研削して前記半導体基板を薄くする工程と、
    前記半導体基板の研削された裏面に、第１導電型不純物をイオン注入する工程と、
    ３４０℃以上５００℃以下の温度で３０分間以上の熱処理を行うことで、前記半導体基板に注入された前記第１導電型不純物を活性化させ、前記半導体基板の裏面の表面層の第１導電型のコンタクト層を形成する工程と、
    前記コンタクト層に接触する第１電極を形成する工程と、
    を含み、
    前記第１導電型不純物はリンであり、
    前記熱処理では、前記イオン注入によって形成された格子欠陥を前記コンタクト層の領域に残留させることを特徴とする半導体装置の製造方法。
  10. 前記コンタクト層は、前記半導体基板よりもキャリア濃度の高い領域と、前記半導体基板よりもキャリア濃度の低い領域とを有することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記半導体基板は、シリコンからなることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記イオン注入の前記第１導電型不純物のドーズ量が４．０×１０ 13 ／ｃｍ 2 以上５．６×１０ 14 ／ｃｍ 2 以下であることを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置の製造方法。
  13. 前記熱処理の温度をｘ（℃）とし、前記第１導電型不純物のドーズ量をｙ０（／ｃｍ 2 ）としたときに、前記第１導電型不純物のドーズ量ｙ０は、ｙ＝−５．７×１０ 14 ＋２．０１２×１０ 12 ｘに対して０．９ｙ以上１．１ｙ以下を満たすことを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記イオン注入の加速エネルギーが５ｋｅＶ以上で５０ｋｅＶ以下であることを特徴とする請求項９〜１３のいずれか一つに記載の半導体装置の製造方法。
  15. 前記半導体基板を薄くする工程では、前記ドリフト層の厚さと前記半導体基板の厚さとの総厚を３００μｍよりも薄くすることを特徴とする請求項９〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記第１電極はチタンを含むことを特徴とする請求項９〜１５のいずれか一つに記載の半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2545502C2 (ru) * 2013-08-22 2015-04-10 Открытое акционерное общество "Интерсофт Евразия" Сенсор ионизирующего излучения
EP2996152B1 (en) * 2014-09-15 2017-03-15 ABB Schweiz AG High frequency power diode and method for manufacturing the same
US11570209B2 (en) 2015-10-28 2023-01-31 Qomplx, Inc. Detecting and mitigating attacks using forged authentication objects within a domain
US9659879B1 (en) * 2015-10-30 2017-05-23 Taiwan Semiconductor Manufacturing Company Semiconductor device having a guard ring
CN106129108B (zh) * 2016-08-29 2023-08-22 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆
JP6737987B2 (ja) * 2016-11-28 2020-08-12 株式会社デンソー 半導体装置の製造方法
US11295949B2 (en) * 2019-04-01 2022-04-05 Vishay SIliconix, LLC Virtual wafer techniques for fabricating semiconductor devices
RU190587U1 (ru) * 2019-04-15 2019-07-04 Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Полупроводниковый прибор
US11694897B2 (en) * 2021-06-16 2023-07-04 Applied Materials, Inc. Backside wafer dopant activation

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5430276B2 (ja) 1972-06-19 1979-09-29
JPH01169970A (ja) 1987-12-25 1989-07-05 Hitachi Ltd 半導体装置
EP0443296B1 (en) * 1990-02-20 1999-08-04 STMicroelectronics S.r.l. Process for obtaining multilayer metallization of the back of a semiconductor substrate
US5342793A (en) 1990-02-20 1994-08-30 Sgs-Thomson Microelectronics, S.R.L. Process for obtaining multi-layer metallization of the back of a semiconductor substrate
JP3069631B2 (ja) * 1994-08-24 2000-07-24 セイコーインスツルメンツ株式会社 光電変換半導体装置の製造方法
JP2000058867A (ja) * 1998-08-03 2000-02-25 Hitachi Ltd 半導体装置及びその製造方法
JP2001110746A (ja) * 1999-10-12 2001-04-20 Matsushita Electric Ind Co Ltd 炭化珪素への電極形成法および半導体素子
DE10055446B4 (de) * 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10155442A1 (de) * 2001-11-12 2003-05-28 Osram Opto Semiconductors Gmbh Ohmsche Kontaktstruktur und Verfahren zu deren Herstellung
JP4000927B2 (ja) 2002-07-03 2007-10-31 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
DE10330571B8 (de) 2003-07-07 2007-03-08 Infineon Technologies Ag Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür
JP4903439B2 (ja) * 2005-05-31 2012-03-28 株式会社東芝 電界効果トランジスタ
JP2007194514A (ja) * 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
JP4922080B2 (ja) 2006-09-20 2012-04-25 本田技研工業株式会社 排風ダクトを備える車両搭載内燃機関
DE102006046845B4 (de) * 2006-10-02 2013-12-05 Infineon Technologies Austria Ag Halbleiterbauelement mit verbesserter Robustheit
DE102007020039B4 (de) 2007-04-27 2011-07-14 Infineon Technologies Austria Ag Verfahren zur Herstellung einer vertikal inhomogenen Platin- oder Goldverteilung in einem Halbleitersubstrat und in einem Halbleiterbauelement, derart hergestelltes Halbleitersubstrat und Halbleiterbauelement
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP4532536B2 (ja) 2007-12-19 2010-08-25 トヨタ自動車株式会社 半導体装置
ITTO20080046A1 (it) * 2008-01-18 2009-07-19 St Microelectronics Srl Schiera di fotodiodi operanti in modalita' geiger reciprocamente isolati e relativo procedimento di fabbricazione
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
US10566462B2 (en) 2009-07-30 2020-02-18 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8598673B2 (en) * 2010-08-23 2013-12-03 Discovery Semiconductors, Inc. Low-noise large-area photoreceivers with low capacitance photodiodes

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