KR101490350B1 - 전력용 반도체 장치 및 제조방법 - Google Patents
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Abstract
본 발명은 IGBT의 가장 큰 단점인 동작 속도 개선을 위하여 일반적인 여러 종류의 IGBT를 제작하는 과정에서 후면 연마를 진행하고 일반적인 반도체 장비를 사용하여 가공이 가능한 두께인 수백 마이크로미터 이상의 두께를 남기고 P+형의 기판 일부를 에피택시층까지 식각하여 개구하고 N+형의 이온주입을 진행하여 개구되지 않은 IGBT 영역과 개구된 파워모스펫 영역을 동일한 가드링 영역 내에서 병렬로 형성하는 방법을 사용하여 Chip 크기의 축소와 원가 절감을 이룰 수 있는 것을 특징으로 한다.
Description
본 발명은 전력용 반도체 장치 및 제조방법에 관한 것으로서, 보다 상세하게는 IGBT의 동작속도와 원가 절감을 이룰 수 있는 절연 게이트 바이폴라 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)에 환류 다이오드(freewheeling Diode)가 내장되는 구조의 전력용 반도체 장치 및 제조방법에 관한 것이다.
전력용 반도체 장치 및 제조방법에 있어서, IGBT의 입력부는 전력용 파워모스펫과 같은 기능을 가지고, 출력부는 전력용 바이폴라 트랜지스터와 같은 기능을 가지는 소자이다. IGBT는 열적 안정성과 구동 능력이 탁월하며 응용 설계가 용이하다. IGBT는 인버터나 전력 공급용 파워 모듈로 가정용 및 산업용 기기 등에 널리 이용되고 있다. 그러나 IGBT는 파워모스펫에 비해 동작속도가 느려 효율이 상대적으로 떨어진다. 이를 보완하기 위하여 IGBT에 환류 다이오드(freewheeling Diode)를 내장하거나 IGBT와 환류 다이오드(freewheeling Diode)를 병렬로 배치하여 함께 패키지 한다.
도 1은 종래 기술에 따른 파워 모스펫의 단면 구조도의 일실시예이다.
IGBT에 환류 다이오드(freewheeling Diode)를 내장하는 방법은 고저항의 반도체 기판상에 게이트와 소오스 영역을 형성하여 전면부의 메탈을 완성 한다. 그리고 후면부를 최대 수십 마이크로미터까지 얇게 연마하고 사진 공정과 이온주입 공정, 포토레지스트 제거 공정 및 열처리 공정을 반복 진행한다. 상기 공정을 반복하면, IGBT의 P+ 애노드(Anode) 영역과 환류다이오드의 N+ 영역을 형성하게 된다. 그 이후 후면 메탈 공정으로 두 영역을 하나로 묶는다.
이 때 상대적으로 낮은 내압에서는 수십 마이크론의 두께에서 공정이 진행되고, 높은 내압에서는 백여 마이크론의 두께로 얇은 상태에서 공정이 진행되어 특별한 보호 장치를 사용하여야 한다. 또한, 고농도 영역을 형성한 후 열처리 공정에서는 전면부가 알루미늄으로 이루어진 메탈의 용융이 발생하지 않도록 600℃ 이하에서 진행되거나 레이저 열처리와 같이 제한적인 열처리 공정이 진행되어야 한다.
이러한 공정은 상대적으로 고가의 장비들로 구성되고 공정 진행 중 깨어지는 불량이 많이 발생하게 된다. 결과적으로 최고의 특성을 얻을 수 있지만 많은 원가 상승의 요인이 된다.
IGBT와 환류 다이오드(freewheeling Diode)를 병렬로 배치하는 방법은 IGBT와 환류 다이오드를 따로 만들기 때문에 특별한 공정상의 어려움은 거의 없다. 하지만 IGBT와 환류 다이오드의 경우 내압을 얻기 위해 최외곽에 가드링 영역이 필요하다. 또한 환류다이오드는 턴온시 구동 전류가 누설전류 수준으로 매우 낮아 실제 구동전류는 IGBT에 의해 결정된다. 이때 가드링의 영역은 내압이 증가할수록 넓어지게 되고 작게는 수백 마이크론에서 수밀리미터까지 사용되기도 한다.
결과적으로 소자의 구동 능력은 IGBT의 가드링 내부의 면적에 의해 결정된다. 그러므로 환류다이오드에 사용되는 거의 대부분의 영역이 추가로 필요하게 되어 전체 소자의 면적이 크게 증가하는 문제가 발생한다. 또한, 실리콘 기판의 두께가 상대적으로 두껍기 때문에 열특성 측면에서 상대적으로 불리하다는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 환류다이오드 영역에 해당하는 부분을 추가로 식각하여 저농도 에피택시 영역 또는 버퍼 에피택시 영역까지 개구한다. 그리고 N+ 고농도 이온 주입과 열처리와 후면 금속 공정을 진행한다. 그 결과, 전체 소자의 크기를 줄이고 소자의 동작 속도를 개선할 뿐만 아니라 원가를 획기적으로 절감할 수 있다. 뿐만 아니라 열특성을 개선할 수 있는 전력용 반도체 장치 및 제조방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 전력용 반도체 장치는 절연 게이트 바이폴라 트랜지스터와 환류 다이오드가 동일한 반도체 기판에 내장되는 구조의 전력용 반도체 장치에 있어서, 반도체 기판의 전면에 형성된 절연 게이트 바이폴라 트랜지스터 및 절연 게이트 바이폴라 트랜지스터가 형성된 반도체 기판의 후면측에 형성된 환류 다이오드를 구비하는 것을 특징으로 하며,
본 발명에 따른 또 다른 전력용 반도체 장치의 제조방법은 절연 게이트 바이폴라 트랜지스터와 환류 다이오드가 동일 기판에 내장되는 구조의 전력용 반도체 장치 및 제조방법에 있어서, 절연 게이트 바이폴라 트랜지스터가 생성된 기판의 면에 보호 테이프를 붙이고 p+ 기판은 식각이 가능한 두께로 연마 하는 단계, P+기판에 제1 포토레지스트를 도포하는 단계, n형의 버퍼 에피택셜층이 개구되는 시점부터 n- 에피층이 개구되기 전까지 식각 공정으로 기판 영역을 개구하는 단계, 개구된 기판의 이온주입영역에 제1 이온주입을 진행하는 단계, 제1 이온주입 후 어닐 공정을 진행하는 단계, 제1 포토레지스트를 제거하는 단계 및 제1 메탈을 형성하는 단계를 가지는 것을 특징으로 한다.
본 발명에 따른 전력용 반도체 장치 및 제조방법에 따르면, 동작이 꺼진 후 소수캐리어가 소멸되는 시간을 줄여 동작 속도를 개선할 수 있다. 또한, 일부분의 두께를 얇게 만들어 열발산 특성을 개선할 수 있다. 그리고 환류다이오드 영역을 하나의 가드링 영역에 넣을 수 있기 때문에 제품인 소자의 크기를 줄일 수 있다. 한편, 일부의 두께가 두껍기 때문에 아주 얇은 기판 가공에서 잘 발생하는 깨어짐 현상과 어려운 가공 공정을 없앰으로써 수율의 향상과 이를 통한 원가 절감이 가능하다. 마지막으로, 후면의 고농도 영역을 기판 상태에서 형성하기 때문에 고가의 특수한 추가의 열처리를 생략하기 때문에 원가 절감이 가능하다는 장점이 있다.
도 1은 종래 기술에 따른 파워 모스펫의 단면 구조도의 일실시예이다.
도 2는 본 발명에 따른 전력용 반도체 장치의 일실시 예이다.
도 3은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부 기판 연마 이후 기판의 일실시 예이다.
도 4는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부 기판 식각 및 제1 이온주입 이후 기판의 일실시 예이다.
도 5는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부의 제1 메탈 형성 이후 기판의 일실시예이다.
도 6은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 p+ 기판 상에 에피택셜층 및 n- 에피층 형성 이후 기판의 일실시예이다.
도 7은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 n- 에피층 상에 초기산화막 및 제2 포토레지스트 형성 이후 패턴 형성된 기판의 일실시예이다.
도 8은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 희생산화막 형성 이후 기판의 일실시예이다.
도 9는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 게이트산화막 및 폴리실리콘 형성 이후 패턴 형성된 기판의 일실시 예이다.
도 10은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제3 포토레지스트를 도포 이후 기판의 일실시예이다.
도 11은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 패드산화막 형성 이후 기판의 일실시예이다.
도 12는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제4 포토레지스트를 도포 이후 패턴 형성된 기판의 또 다른 일실시예이다.
도 13은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 스페이서 산화막을 형성 이후 기판의 일실시예이다.
도 14는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제1 산화막과 보론포스포러스 실리카글래스을 차례로 적층 이후 기판의 일실시예이다.
도 15는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 콘택 영역 형성 이후 기판의 일실시예이다.
도 16은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제2 메탈 형성 이후 기판의 일실시예이다.
도 2는 본 발명에 따른 전력용 반도체 장치의 일실시 예이다.
도 3은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부 기판 연마 이후 기판의 일실시 예이다.
도 4는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부 기판 식각 및 제1 이온주입 이후 기판의 일실시 예이다.
도 5는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부의 제1 메탈 형성 이후 기판의 일실시예이다.
도 6은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 p+ 기판 상에 에피택셜층 및 n- 에피층 형성 이후 기판의 일실시예이다.
도 7은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 n- 에피층 상에 초기산화막 및 제2 포토레지스트 형성 이후 패턴 형성된 기판의 일실시예이다.
도 8은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 희생산화막 형성 이후 기판의 일실시예이다.
도 9는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 게이트산화막 및 폴리실리콘 형성 이후 패턴 형성된 기판의 일실시 예이다.
도 10은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제3 포토레지스트를 도포 이후 기판의 일실시예이다.
도 11은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 패드산화막 형성 이후 기판의 일실시예이다.
도 12는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제4 포토레지스트를 도포 이후 패턴 형성된 기판의 또 다른 일실시예이다.
도 13은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 스페이서 산화막을 형성 이후 기판의 일실시예이다.
도 14는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제1 산화막과 보론포스포러스 실리카글래스을 차례로 적층 이후 기판의 일실시예이다.
도 15는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 콘택 영역 형성 이후 기판의 일실시예이다.
도 16은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제2 메탈 형성 이후 기판의 일실시예이다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 2는 본 발명에 따른 전력용 반도체 장치의 일실시 예이다.
도 2를 상세히 살펴보면, 반도체 기판(P+ 기판, 301)의 전면에 형성된 절연 게이트 바이폴라 트랜지스터 및 절연 게이트 바이폴라 트랜지스터가 형성된 반도체 기판의 후면측에 형성된 환류 다이오드를 구비한다.
절연 게이트 바이폴라 트랜지스터와 환류 다이오드를 공통으로 묶어 단락 한다. 다이오드는 전면이 부분 개구되고 불순물이 주입된 반도체 기판(P+ 기판, 301), 반도체 기판(P+ 기판, 301)의 전면측에 형성되며 반도체 기판(P+ 기판, 301)의 개구와 동일한 위치에 후면이 개구된 버퍼 에피택셜층(302), 버퍼 에피택셜층(302)의 전면측에 형성되어 있는 불순물이 주입된 n- 에피층(303) 및 반도체 기판(P+ 기판, 301)의 후면측에 형성되는 제1 메탈(324)을 구비할 수 있다. 버퍼 에피택셜층(302)은 개구된 면에 이온소스를 주입 하며, n- 에피층(303)이 개구되기 전까지 깊이로 개구 한다.
절연 게이트 바이폴라 트랜지스터는 반도체 기판의 전면에 노출되어 있는 소스 영역, 소스 영역의 측면 및 전면에 형성되어 있는 제2 메탈(320), 제2 메탈(320)을 접하고 있는 p+ 소스 영역(316), p+ 소스 영역(316)을 접하고 있는 P- 영역(311), P- 영역(311)의 후면측에 형성되어 있으며 내압을 얻기 위해 불순물이 주입된 n- 에피층(303), 버퍼 에피택셜층(302), 불순물이 주입된 애노드 영역의 기판(301), 기판(301)의 후면에 형성된 애노드 영역의 제1 메탈(324) 및 P- 영역(311)의 측면에 절연막 역할을 하는 게이트전극(폴리실리콘, 308)을 구비한다.
도 3은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부 기판 연마 이후 기판의 일실시 예이다.
도 3은 절연 게이트 바이폴라 트랜지스터와 환류 다이오드가 동일 기판에 내장되는 구조의 전력용 반도체 장치의 제조방법에 있어서, 기판의 전면부에 절연 게이트 바이폴라 트랜지스터를 형성하는 공정이 완료된 후 전면부를 보호할 테이프(도시하지 않음)를 붙이고 후면부 P+ 기판(301)을 필요한 만큼 연마 한다. 여기서 연마 이후 기판의 전체(301, 302, 303) 두께는 반도체 공장의 가공 능력에 따라 100㎛~400㎛를 남기는 것이 바람직하다.
도 4는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부 기판 식각 및 제1 이온주입 이후 기판의 일실시 예이다.
도 4에서 후면부에 제1 포토레지스트(321)를 도포한 이후 제품의 특성에 맞추어 필요한 만큼 개구하고 버퍼 에피택셜층이 개구되는 시점부터 저농도 에피택셜층이 개구되기 전까지 식각 공정으로 개구된 기판 영역(322)을 제거한다.
버퍼 영역과 동일한 소스로 상기 개구된 기판 영역의 이온주입영역(323)에 고농도인 제1 이온주입을 진행한다. 고농도인 제1 이온주입은 n+ 형의 이온소스를 사용하여 농도는 1.0e15~6.0e15 (atoms/cm2)범위를 가지고, 가속에너지의 범위는 30~180KeV로 진행하는 것이 바람직하다. 제1 이온 주입 후 어닐 공정을 진행 할 수 있다.
도 5는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 환류 다이오드 생성 방법 중 후면부의 제1 메탈 형성 이후 기판의 일실시예이다.
도 5는 제1 포토레지스트(321)를 제거하고 후면부의 제1 메탈(324) 형성을 위한 공정을 진행 할 수 있다. 후면부의 제1 메탈(324)은 바나듐/니켈/은 또는 티타늄/니켈/은 등의 금속을 각각 500Å~5000Å의 두께로 조합하여 만들 수 있다. 후면부의 제1 메탈(324)은 자연스럽게 IGBT의 애노드와 구조상 파워모스펫과 동일한 환류다이오드를 공통으로 묶어 단락시킨다. 제1메탈을 형성한 이후에는 보호테이프 를 제거하는 단계를 더 구비할 수 있다.
추가적으로 소자의 동작속도를 증가시키기 위하여 이온이나 중성자 또는 양성자를 주입하고 열처리를 진행할 수 있다.
이와 같은 구조를 만들어 동작이 꺼진 후 소수캐리어가 소멸되는 시간을 줄여 동작 속도를 개선할 수 있다. 또한, 일부분의 두께를 얇게 만들어 열발산 특성을 개선할 수 있고 환류다이오드 영역을 하나의 가드링 영역에 넣을 수 있기 때문에 제품인 소자의 크기를 줄일 수 있다. 또한, 일부의 두께가 두껍기 때문에 아주 얇은 기판 가공에서 잘 발생하는 깨어짐 현상과 어려운 가공 공정을 없앰으로써 수율의 향상과 이를 통한 원가 절감이 가능하다. 또한 후면의 고농도 영역을 기판 상태에서 형성하기 때문에 고가의 특수한 추가의 열처리를 생략하기 때문에 원가 절감이 가능하다.
기판의 전면부에 절연 게이트 바이폴라 트랜지스터를 형성하는 공정은 다음과 같은 단계를 가질 수 있다.
도 6은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 p+ 기판 상에 n형의 버퍼 에피택셜층 및 n- 에피층 형성 이후 기판의 일실시예이다. 여기서 n형의 버퍼 에피택셜층은 n+형을 사용할 수도 있고 완전히 사용하지 않을 수도 있다.
도 6에서 도시한 바와 같이 고농도의 p형 불순물이 주입된 p+ 기판(301) 상에 n형의 중농도 버퍼 에피택셜층(302)을 형성한다. n형의 중농도 버퍼 에피택셜층(302) 형성 이후에 내압을 얻기 위해 n형 불순물이 주입된 n- 에피층(303)을 추가로 형성한다.
도 7은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 n- 에피층 상에 초기산화막 및 제2 포토레지스트 형성 이후 패턴 형성된 기판의 일실시예이다.
도 7에 도시한 바와 같이, 이와 같은 상태에서, 상기 n- 에피층(303) 상에 초기산화막(304)을 형성한다. 초기산화막(304)은 5000∼15000Å의 두께를 갖는 것이 바람직하다.
초기산화막(304) 형성 이후에 트랜치 패턴을 형성하기 위하여 제2 포토레지스트(305)를 도포하고 사진 공정을 진행하여 트랜치 패턴을 형성한다. 제2 포토레지스트(305)는 8000∼20000Å의 두께를 갖는 것이 바람직하다.
트랜치 패턴을 형성한 이후 개구된 제2 포토레지스트 영역의 초기산화막(304)을 건식 식각한다.
건식 식각은 화학 약품을 사용하지 않고 기체 플라즈마의 프리레디칼(Free radical)의 반응을 이용한 에칭 공정을 의미한다.
건식 식각 공정과 연속하여 저농도의 n- 에피층(303)을 트랜치 식각 한다. 이때, 트랜치 식각 깊이는 0.5um∼10um의 깊이를 갖는 것이 바람직하다.
도 8은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 희생산화막 형성 이후 기판의 일실시예이다.
다음은 도 8과 같이 제2 포토레지스트(305)를 제거하고 희생산화막(306)을 성장시킨다. 여기서 희생산화막(306)은 500Å~5000Å의 두께를 가지는 것이 바람직하다.
도 9는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 게이트산화막 및 폴리실리콘 형성 이후 패턴 형성된 기판의 일실시 예이다.
도 9와 같이 희생산화막(306)을 제거하고 게이트산화막(307)을 형성한다. 게이트산화막(307)은 인가되는 전압에 따라 100Å~1500Å의 두께를 가지는 것이 바람직하다.
게이트산화막(307)을 형성한 이후 게이트 전극으로 사용할 폴리실리콘(308)을 적층하고 도핑하거나 또는 도핑된 폴리실리콘을 적층한다.
폴리실리콘(308)을 적층 이후 폴리실리콘(308)을 에치백 식각 공정이나 폴리싱(CMP) 공정을 사용하여 트랜치 상부의 폴리실리콘(308)을 남기고 초기산화막(304) 상부의 폴리실리콘(308)을 제거한다. 폴리실리콘(308)은 트랜치의 폭과 후속 공정에 따라 4000Å~20000Å의 두께를 가지는 것이 바람직하다.
도 10은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제3 포토레지스트를 도포 이후 기판의 일실시예이다.
도 10과 같이 액티브 및 가드링 영역을 정의하기 위하여 제3 포토레지스트를 도포하고 액티브패턴을 형성한다.
도 11은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 패드산화막 형성 이후 기판의 일실시예이다.
도 11과 같이 잔류된 제3 포토레지스트(309)와 폴리실리콘(308)을 마스킹 매질로 초기산화막(304)을 습식식각이나 건식식각 방식을 사용하여 식각한다. 다음은 제3 포토레지스트(309)를 제거하고 패드산화막(310)을 형성한다. 패드산화막(310)은 100Å~1000Å의 두께를 가지는 것이 바람직하다.
패드 산화막(310) 형성 이후 P- 영역(311)의 제2 이온주입을 진행한다. 제2 이온주입으로 P- 영역(311)을 형성한다. 제2 이온주입은 보론을 이용하며, 가속에너지의 범위는 30KeV ~ 2MeV이고 농도는 1.0e13 ~ 1.0e14atoms/cm2의 범위로 가지는 것이 바람직하다.
P- 영역(311)의 제2 이온주입을 진행 이후 확산 공정을 진행한다. 확산 공정은 1050℃~1200℃로 30분에서 6시간 범위를 가지는 것이 바람직하다.
도 12는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제4 포토레지스트를 도포 이후 패턴 형성된 기판의 또 다른 일실시예이다.
도 12에서 고농도의 n+ 소스(에미터) 영역(314)을 형성하기 위하여 제4 포토레지스트(313)를 도포하고 패턴을 형성한다. 제4 포토레지스트를 도포한 이후 개구된 영역을 통하여 n+ 소스(에미터) 영역(314)에 제3 이온주입을 진행한다. n+ 소스(에미터) 영역(314)의 제3 이온주입이 완료된 후 제4 포토레지스트(313)를 제거한다. 여기서 n+ 소스(에미터) 영역(314)의 제3 이온주입은 통상적으로 포스포러스(Ph+)나 아세닉(As+)을 이온소스로 사용하고 제3 이온주입의 가속에너지의 범위는 60KeV~180KeV이고 농도는 3.0e15 ~ 1.0e16atoms/cm2의 범위를 가지는 것이 바람직하다.
도 13은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 스페이서 산화막을 형성 이후 기판의 일실시예이다.
도 13을 살펴보면, 스페이서 산화막(315)보다 먼저 n+ 소스(에미터) 영역(314)의 확산 공정을 진행하여 p+ 소스(에미터) 영역(316)의 확산을 억제할 수 있다.
n+ 소스(에미터) 영역의 확산 공정 이후 건식 식각 방식으로 게이트 전극의 측면에 스페이서 산화막(315)을 형성한다. 스페이서 산화막은 1000Å~6000Å의 범위를 가지는 것이 바람직히다.
스페이서 산화막(315)을 형성 이후 고농도의 p+ 소스(에미터) 영역(316)을 제4 이온주입 공정으로 형성한다. p+ 소스(에미터) 영역(316)은 보론을 이온주입 하고, 농도는 5.0e14~5.0e15(atoms/cm2), 가속에너지의 범위는 30~180KeV의 범위를 가지는 것이 바람직하다.
도 14는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제1 산화막과 보론포스포러스 실리카글래스을 차례로 적층 이후 기판의 일실시예이다.
도 14는 층간절연막인 제1 산화막(317)을 형성한다. 제1 산화막은 1000Å~3000Å의 두께를 가지는 것이 바람직하다. 제1 산화막은(317)은 불순물이 도핑 되지 않은 산화막이다.
제1 산화막(317)을 형성 이후에 보론포스포러스 실리카글래스(BPSG, 318)을 차례로 적층한다. BPSG는 5000Å~15000Å의 두께를 가지는 것이 바람직하다.
다음은 평탄화를 위하여 BPSG 플로우 공정을 진행한다. BPSG 플로우 공정은 850~1100℃ 온도로 30분에서 2시간 정도의 조건을 가지는 것이 바람직하다.
도 15는 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 콘택 영역 형성 이후 기판의 일실시예이다.
도 15는 소자의 소스(에미터) 및 게이트 전극과 외부의 전극 연결을 위한 콘택 영역(319)을 형성하기 위하여 제5 포토레지스트 도포, 패턴 형성 및 식각 공정을 진행한다.
도 16은 본 발명에 따른 전력용 반도체 장치의 제조방법에 따른 IGBT 생성 방법 중 제2 메탈 형성 이후 기판의 일실시예이다.
도 16은 제2 메탈(320)을 적층하고 메탈 전극을 형성한다. 여기서 제2 메탈의 두께는 구동되는 전류의 양이나 패키지에 따른 와이어의 상태에 따라 1㎛~6㎛ 두께로 적층하는 것이 바람직하다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
301 : P+ 기판 302 : 버퍼 에피택셜층
303 : n- 에피층 321 : 제1 포토레지스트
322 : 개구된 기판 영역 323 : 이온주입영역
324 : 제1 메탈
303 : n- 에피층 321 : 제1 포토레지스트
322 : 개구된 기판 영역 323 : 이온주입영역
324 : 제1 메탈
Claims (24)
- 전력용 반도체 장치에 있어서,
반도체 기판의 전면측에 형성된 절연 게이트 바이폴라 트랜지스터; 및
상기 절연 게이트 바이폴라 트랜지스터가 형성된 상기 반도체 기판의 후면측에 형성된 환류 다이오드;를 구비하되,
상기 환류 다이오드는
전면측이 부분 개구되고 불순물이 주입된 반도체 기판;
상기 반도체 기판의 전면측에 형성되며 상기 반도체 기판의 개구와 동일한 위치에 후면측이 개구된 버퍼 에피택셜층;
상기 버퍼 에피택셜층의 전면측에 형성되어 있는 불순물이 주입된 에피층; 및
상기 반도체 기판의 후면측에 형성되는 제1 메탈;을 구비하며,
상기 버퍼 에피택셜층은
상기 개구된 면에 주입된 이온소스를 포함하는 것을 특징으로 하는 전력용 반도체 장치. - 삭제
- 제 1항에 있어서,
상기 절연 게이트 바이폴라 트랜지스터와 상기 환류 다이오드를 공통으로 묶어 단락된 것을 특징으로 하는 전력용 반도체 장치. - 삭제
- 제 1항에 있어서, 상기 버퍼 에피택셜층은
상기 에피층이 개구되기 전까지 깊이로 개구된 것을 특징으로 하는 전력용 반도체 장치. - 제 1항에 있어서, 상기 제1 메탈은
바나듐 또는 티타늄 중 어느 하나와 니켈 및 은의 조합인 것을 특징으로 하는 전력용 반도체 장치. - 제 1항에 있어서, 상기 제1 메탈은
500Å 내지 5000Å의 두께를 가지는 것을 특징으로 하는 전력용 반도체 장치. - 제 1항에 있어서, 상기 절연 게이트 바이폴라 트랜지스터는
상기 반도체 기판의 전면측에 노출되어 있는 소스 영역;
상기 소스 영역의 측면 및 전면측에 형성되어 있는 제2 메탈;
상기 제2 메탈을 접하고 있는 P+ 소스 영역;
상기 P+ 소스 영역을 접하고 있는 P- 영역;
상기 P- 영역의 후면측에 형성되어 있으며 내압을 얻기 위해 불순물이 주입된 에피층;
버퍼 에피택셜층;
애노드 영역으로 동작하며, 불순물이 주입된 상기 반도체 기판;
상기 반도체 기판의 후면에 형성된 제1 메탈;
상기 P- 영역의 측면에 절연막 역할을 하는 게이트전극;을 구비하는 것을 특징으로 하는 전력용 반도체 장치. - 제 8항에 있어서,
상기 제2 메탈의 두께는 1㎛ 내지 6㎛를 가지는 것을 특징으로 하는 전력용 반도체 장치. - 제 1항에 있어서,
상기 반도체 기판의 두께는 100㎛ 내지 400㎛를 가지는 것을 특징으로 하는 전력용 반도체 장치. - 전력용 반도체 장치의 제조방법에 있어서,
환류 다이오드의 제조방법은
절연 게이트 바이폴라 트랜지스터가 생성된 반도체 기판의 면에 보호 테이프를 붙이고 상기 반도체 기판을 식각이 가능한 두께로 연마 하는 단계;
상기 반도체 기판에 제1 포토레지스트를 도포하는 단계;
버퍼 에피택셜층이 개구되는 시점부터 에피층이 개구되기 전까지 식각 공정으로 반도체 기판을 개구하는 단계;
상기 개구된 반도체 기판의 이온주입영역에 제1 이온주입을 진행하는 단계;
어닐 공정을 진행하는 단계;
상기 제1 포토레지스트를 제거하는 단계; 및
제1 메탈을 형성하는 단계;에 의해 형성되는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 11항에 있어서,
상기 제1 메탈을 형성하는 단계 이후에 보호 테이프를 제거하는 단계를 더 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 12항에 있어서, 상기 제1 이온주입을 진행하는 단계는
n+ 형의 이온소스를 사용하며
상기 n+ 형의 이온소스의 농도의 범위는 1.0e15 atoms/cm2 내지 6.0e15 atoms/cm2이고, 가속에너지의 범위는 30 KeV 내지 180 KeV를 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 12항에 있어서, 상기 절연 게이트 바이폴라 트랜지스터의 제조방법은
불순물이 주입된 상기 반도체 기판에 n형의 상기 버퍼 에피택셜층을 형성하는 단계;
내압을 얻기 위해 불순물이 주입된 상기 에피층을 형성하는 단계;
상기 에피층을 형성하는 단계 이후에 초기산화막을 형성하는 단계;
트랜치 패턴을 형성하기 위한 제2 포토레지스트를 도포하는 단계;
상기 초기산화막을 식각하는 단계; 및
상기 에피층의 트랜치 패턴을 식각하는 단계;를 더 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 14항에 있어서, 상기 절연 게이트 바이폴라 트랜지스터의 제조방법은
상기 에피층의 트랜치 패턴을 식각하는 단계 이후에 상기 제2 포토레지스트를 제거하는 단계;
희생산화막을 성장하는 단계;
상기 희생산화막을 성장하는 단계 이후에 상기 희생산화막을 제거하는 단계;
게이트산화막을 형성하는 단계;
폴리실리콘을 적층하고 도핑하거나 또는 도핑된 상기 폴리실리콘을 적층하는 단계; 및
식각 또는 폴리싱(CMP) 공정을 사용하여 트랜치 패턴과 맞닿은 상기 폴리실리콘을 남기고 상기 초기산화막과 맞닿은 상기 폴리실리콘을 제거하는 단계;를 더 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 15항에 있어서,
상기 희생산화막은 500Å 내지 5000Å의 두께를 가지며,
상기 게이트산화막 100Å 내지 1500Å의 두께를 가지고,
상기 폴리실리콘은 4000Å 내지 20000Å의 두께를 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 15항에 있어서, 상기 절연 게이트 바이폴라 트랜지스터의 제조방법은
상기 폴리실리콘을 제거하는 단계 이후에 액티브 및 가드링 영역을 정의하기 위하여 제3 포토레지스트를 도포하여 액티브패턴을 형성하는 단계;
상기 액티브패턴을 형성하는 단계 이후에 상기 제3 포토레지스트와 상기 폴리실리콘을 마스킹 매질로 상기 초기산화막을 식각하는 단계;
상기 제3 포토레지스트를 제거하는 단계;
패드산화막을 형성하는 단계;
제2 이온주입으로 P- 영역을 형성하는 단계; 및
확산 공정을 진행하는 단계;를 더 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 17항에 있어서,
상기 패드산화막은 100Å 내지 1000Å의 두께를 가지고,
상기 P- 영역에 상기 제2 이온주입을 진행할 경우 보론을 주입하며,
상기 제2 이온주입의 가속에너지의 범위는 30KeV 내지 2MeV 이고, 농도의 범위는 1.0e13 atoms/cm2 내지 1.0e14 atoms/cm2를 가지며,
상기 확산 공정은 1050℃ 내지 1200℃의 온도로 30분 내지 6시간동안 진행하는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 17항에 있어서, 상기 절연 게이트 바이폴라 트랜지스터의 제조방법은
상기 확산 공정을 진행하는 단계 이후에 제4 포토레지스트를 도포하고 패턴을 형성하는 단계;
상기 제4 포토레지스트를 도포한 이후 개구된 영역을 통하여 n+ 소스에미터 영역에 제3 이온주입을 진행하는 단계; 및
상기 제4 포토레지스트를 제거하는 단계;를 더 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 19항에 있어서,
상기 n+ 소스에미터 영역의 상기 제3 이온주입은 통상적으로 포스포러스(Ph+)나 아세닉(As+)을 이온소스로 사용하여 주입하고,
상기 제3 이온주입에서 가속에너지의 범위는 60KeV 내지 180KeV 이고, 농도의 범위는 3.0e15 atoms/cm2 내지 1.0e16 atoms/cm2를 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 19항에 있어서, 상기 절연 게이트 바이폴라 트랜지스터의 제조방법은
상기 제4 포토레지스트를 제거하는 단계 이후에 상기 n+ 소스에미터 영역의 확산 공정을 진행하는 단계;
식각으로 게이트전극의 측면에 스페이서 산화막을 형성하는 단계; 및
p+ 소스에미터 영역을 제4 이온주입 공정으로 형성하는 단계;를 더 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 21항에 있어서,
상기 스페이서 산화막은 1000Å 내지 6000Å의 두께를 가지고,
상기 p+ 소스에미터 영역의 상기 제4 이온주입을 진행할 경우 보론을 주입하며,
상기 제4 이온주입의 가속에너지 범위는 30KeV 내지 180KeV이고, 농도의 범위는 5.0e14 atoms/cm2 내지 5.0e15 atoms/cm2를 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 21항에 있어서, 상기 절연 게이트 바이폴라 트랜지스터의 제조방법은
상기 p+ 소스에미터 영역을 상기 제4 이온주입 공정으로 형성하는 단계 이후에 층간절연막인 제1 산화막을 형성하는 단계;
보론포스포러스 실리카글래스를 적층하는 단계;
보론포스포러스 실리카글래스를 플로우 공정하는 단계;
상기 보론포스포러스 실리카글래스를 상기 플로우 공정하는 단계 이후에 제5 포토레지스트 도포, 패턴 형성 및 식각 공정하는 단계; 및
제2 메탈을 형성하는 단계;를 더 가지는 것을 특징으로 하는 전력용 반도체 장치의 제조방법. - 제 23항에 있어서,
상기 제1 산화막은 1000Å 내지 3000Å의 두께를 가지되,
상기 보론포스포러스 실리카글래스는 5000Å 내지 15000Å의 두께를 가지고,
상기 보론포스포러스 실리카글래스 플로우 공정은 850℃ 내지 1100℃ 온도로 30분 내지 2시간 가열하는 것을 특징으로 하는 전력용 반도체 장치의 제조방법.
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| KR20130099051A KR101490350B1 (ko) | 2013-08-21 | 2013-08-21 | 전력용 반도체 장치 및 제조방법 |
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| KR20130099051A KR101490350B1 (ko) | 2013-08-21 | 2013-08-21 | 전력용 반도체 장치 및 제조방법 |
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ID=52591409
Family Applications (1)
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| KR20130099051A KR101490350B1 (ko) | 2013-08-21 | 2013-08-21 | 전력용 반도체 장치 및 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016178535A1 (ko) * | 2015-05-04 | 2016-11-10 | 이태복 | 초박막 소자 제조장치 및 제조방법 |
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| KR20080040610A (ko) * | 2006-11-02 | 2008-05-08 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100875330B1 (ko) | 2006-03-16 | 2008-12-22 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2009094105A (ja) | 2007-10-03 | 2009-04-30 | Denso Corp | 半導体装置及びその製造方法 |
-
2013
- 2013-08-21 KR KR20130099051A patent/KR101490350B1/ko active IP Right Grant
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