WO2016178535A1 - 초박막 소자 제조장치 및 제조방법 - Google Patents

초박막 소자 제조장치 및 제조방법 Download PDF

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WO2016178535A1
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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Definitions

  • the present invention relates to a method of manufacturing an ultra-thin device in a semiconductor power device or MEMS (MEMS: Mechanical & Elecrical Micro System), and more particularly, an M-shaped strain gage (Strain Gage) that is an ultra-thin device having a thickness of several tens of micrometers or less.
  • MEMS Mechanical & Elecrical Micro System
  • strain Gage M-shaped strain gage
  • the collector region of IGBT and the drain region of power MOSFET are formed on the device wafer of silicon material, and the first handling wafer and the front part are mutually It is bonded by a silicon direct bonding (SDI) process to face each other, and the backside of the device wafer is removed by mirror polishing, leaving a certain thickness.
  • SDI silicon direct bonding
  • an oxide film is formed on the silicon direct contact surface, and the backside of the device wafer is formed on the top or front side, so that the source, emitter and gate regions of the RCIGBT are formed.
  • a semiconductor power device is manufactured, and after the metal process, the metal front part and the second handling wafer are adhered using a double-sided adhesive tape, and the oxide film used for the first handling wafer and the silicon direct bonding surface is removed.
  • the double-sided adhesive tape may be formed by using a pressure-sensitive adhesive tape in which both sides are foamed pressure-sensitive adhesives or ultraviolet adhesives, or adhesive tapes in which both sides have different pressure-sensitive adhesives.
  • a metal for forming an electrode is stacked on the collector region of the IGBT and the drain region of the power MOSFET, and then a bonding adhesive tape for packaging is used. Then, the second handling wafer and the device wafer are separated by heat treatment or ultraviolet treatment.
  • the present invention relates to a semiconductor device for producing an ultra-thin RCIGBT or an ultra-thin MEMS element and a method of manufacturing the same.
  • a reverse conducting insulated gate bipolar transistor has a structure in which a freewheeling diode is embedded in a general IGBT.
  • a freewheeling diode is embedded in a general IGBT.
  • no additional freewheeling diode is required.
  • the wafer in order to embed the freewheeling diode, a part of the lower collector region needs to be replaced by the drain region of the MOSFET.
  • the wafer in order to embed the freewheeling diode, a part of the lower collector region needs to be replaced by the drain region of the MOSFET.
  • the wafer must be processed into a thin film of a few 10um to 100um by grinding the back side, and additional photographic process, ion implantation process, photoresist removal, cleaning, and laser diffusion process should be added.
  • FIG 1 is an embodiment of a cross-sectional structure of the IGBT according to the prior art. This is commonly referred to as Reverse Conducting Insulated Gate Bipolar Transistor (RCIGBT).
  • RCIGBT Reverse Conducting Insulated Gate Bipolar Transistor
  • RCIGBT is the same as making two elements inside IGBT and power MOSFET simultaneously in one guard ring, and power MOSFET acts as freewheeling diode.
  • RCIGBT forms the source and gate of the power MOSFET on the low concentration epitaxial layer, completes the metal on the front side, grinds the back side to thin the substrate, and applies the photoresist to the drain region of the power MOSFET and the collector region of the IGBT on the back side.
  • the pattern formation process, the ion implantation and the removal of the photoresist film, and the melting of the front metal it must be completed by a laser (LASER) Light Amplification by Stimulated Emission of Radiation heat treatment method.
  • LASER Laser
  • the freewheeling diode used in the package method of mounting two devices in one package is mainly a fast recovery diode (FRD), which does not operate at turn-on, Since it operates during turn-on, it exhibits excellent turn-on operating characteristics.
  • FPD fast recovery diode
  • the method of arranging the IGBT and the freewheeling diode in parallel requires a separate guard ring area at the outermost side to obtain the internal voltage of each device, so that the IGBT and the power MOSFET are embedded in one guard ring. It is relatively larger in size than the Reverse Conducting Insulted Gate Bipolar Transistor (RCIGBT) device. In this case, the area of the guard ring becomes wider as the internal pressure increases, and may be used from several hundred micrometers to several millimeters.
  • RCIGBT Reverse Conducting Insulted Gate Bipolar Transistor
  • RCIGBT has excellent thermal and operating characteristics, but the manufacturing cost is high and packaging method of placing IGBT and freewheeling diode in parallel has no manufacturing difficulties, but poor thermal and operating characteristics.
  • RCIGBT it is almost impossible to manufacture a device having a thickness of 400V or less or several tens of micrometers or less.
  • the technical problem to be solved by the present invention in the existing invention in the RCIGBT by embedding the power MOSFET in parallel in the IGBT to make a thin film, applying a photoresist film to the drain region of the power MOSFET and the collector region of the IGBT on the rear surface in a thin substrate state, This is accomplished by repeating the laser (LASER: Light Amplification by Stimulated Emission of Radiation) heat treatment process and back metal process for sufficient drive-in while preventing pattern formation, ion implantation, removal of photoresist film and melting of front metal.
  • LASER Light Amplification by Stimulated Emission of Radiation
  • the method of arranging two devices in parallel with the IGBT and the freewheeling diode requires an additional guard ring area at the outermost side to obtain the internal voltage of each device, thereby increasing the size of the entire device and the thickness of the device. Is relatively high, resulting in poor heat generation and additional internal wiring during packaging. This causes a reliability problem, a cost increase, and poor heat dissipation characteristics.
  • IGBT and Power MOSFET are installed in one chip in parallel, and fundamentally prevents broken defects in the state of thin substrates of several tens of micrometers or less, improving heat generation characteristics, operating speed, and reducing manufacturing costs.
  • the present invention provides a power semiconductor device and a manufacturing method capable of manufacturing RCIGBT having a breakdown voltage in all regions of several thousand volts or more at a breakdown voltage of several tens of volts (V).
  • V tens of volts
  • the power semiconductor device according to the present invention for achieving the above technical problem is in the power semiconductor device for forming the IGBT and the power MOSFET in parallel on the same semiconductor wafer, in particular a low voltage of 400V or less having a thickness of several tens of micrometers or less Forming a thin film oxide film on the device wafer having a certain concentration of N-type impurities; Ion implanting field stop (N-type) impurities of the IGBT; Diffusing an N-type impurity to form a field stop region; Implanting high concentration impurities of the collector P + type of IGBT; Applying a first photosensitive film; Forming a buried layer pattern for selectively injecting high concentration impurities of the drain N + type of the power MOSFET; Ion implantation of high concentration impurities of N + type; Removing the first photoresist film; Heat-treating and diffusing the high concentration impurity of P + type and the high concentration impurity of N + type; Forming a bonding oxide
  • both sides of the adhesive tape can be adhered to a foamed adhesive or an ultraviolet adhesive.
  • one side of the adhesive tape may be adhered to the foamed pressure sensitive adhesive and the other side may be adhered to the ultraviolet adhesive.
  • the adhesive of the adhesive tape instead of the foamable adhesive or the ultraviolet adhesive which is a general adhesive.
  • the material of the second handling wafer can use a silicon substrate for semiconductors.
  • a transparent substrate such as glass or quartz as the material of the second handling wafer.
  • an opaque material such as aluminum or stainless steel as the material of the second handling wafer.
  • the P + collector region and the N + drain region are formed in each photolithography process, ion implantation process and diffusion process.
  • a P-type (Punchthrough) type RCIGBT by forming an N-type field stop region into a high concentration N + buffer region.
  • NPT Non-Punchthrough
  • the P + collector region and the N + drain region can be formed by adjusting the area ratio in accordance with the electrical characteristics.
  • the power MOSFET by removing the P + collector region.
  • a P + collector region and an N + drain region are made in the above manners and other structures including the source region of the power MOSFET (emitter of IGBT) and N-drain (base of IGBT) and the gate and other It is possible to manufacture by changing to a method.
  • the process order may be reversed to form the N + drain region first, and the impurity concentration in the P + collector region may be higher than the high concentration impurity concentration in the N + drain region.
  • a RCIGBT by mounting a zener diode between the emitter and the gate.
  • an M-type strain gage which is a device wafer as a MEMS element.
  • the power semiconductor device and the manufacturing method according to the present invention in the manufacture of RCIGBTs having a thickness of several tens of micrometers or less, when the ratio of IGBT and power MOSFET is properly selected, two elements such as power driving capability, operation speed, and heat generation characteristics are provided. Leveraging its advantages, the company can manufacture cost-competitive power semiconductor products that do not require additional freewheeling diodes. On the other hand, it is possible to manufacture semiconductor devices with thicknesses of several tens of micrometers or less, so it can be used to manufacture devices such as automotive power semiconductor devices and M-type strain gauges, which require high reliability and excellent heat emission characteristics. It can also be used to manufacture low voltage trench type power MOSFETs with ultra low resistance characteristics.
  • FIG. 1 is an embodiment of a cross-sectional structural view of the RCIGBT according to the prior art.
  • FIG. 2 is an embodiment of a power semiconductor device according to the present invention.
  • 3A to 3O are cross-sectional process diagrams for explaining a method for manufacturing a power semiconductor device for RCIGBT in which an IGBT and a power MOSFET are mounted on one chip in parallel.
  • FIG. 2 is an embodiment of a power semiconductor device according to the present invention.
  • a drain 308 is formed and at the same time the N + emitter 321, the P + emitter 323, the P-body 319, the gate polysilicon 316, the N-base 303 and the N field stop of the IGBT. 305 and the P + collector 306 are formed in parallel at the same time.
  • the source and emitter regions of the device are commonly connected to the front metal 327 region, and the drain and the collector are commonly connected to the rear metal 331 region.
  • FIGS. 3A to 3N An embodiment of a power semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3N.
  • the same reference numerals are given to the parts having the same configuration and the same operation as the part of FIG. 2.
  • a bonding oxide film 302 is first grown on the first handling wafer 301.
  • the thin film oxide film 304 is grown on the N-type device wafer 303 and the N-type field stop 305 region is formed through ion implantation and diffusion processes.
  • the collector region 306 of the IGBT is formed by implanting P + type impurities into the front surface ion.
  • the first photoresist film 307 is coated and a drain region 308 is formed by implanting N +.
  • the drain region and the collector region may be formed by impurity doping and diffusion processes. Bonding oxide thickness on the first handling wafer can range from several hundred microns to several um.
  • the thin film oxide film can be in the range of several tens of microseconds to several thousand microns.
  • Impurity diffusion temperature is suitable at 900 °C or more and generally does not exceed 1300 °C.
  • the running time can last from 30 minutes to several tens of hours depending on the temperature and the depth of diffusion.
  • the ratio of the N + drain region 308 of the power MOSFET and the P + collector region 306 of the IGBT may be determined by the required characteristics of the final product. It is also possible to first form the N + drain region of the power MOSFET and selectively form the P + collector region of the IGBT by a photo process. At this time, the impurity concentration of the P + collector region of the IGBT is higher than the impurity concentration of the N + drain region of the power MOSFET.
  • the first photosensitive film 307 is removed to form a drain region and a collector region by a diffusion process.
  • a silicon on insulator (SOI) wafer is manufactured by using a silicon direct bonding (SDB) method on the front surface of the first handling wafer and the device wafer, and the device wafer 303 is left behind with only the necessary thickness. To remove it. Thereafter, a process of forming a power device on the device wafer is performed.
  • SOI silicon on insulator
  • the initial oxide layer 309 is grown on the device wafer, and the silicon nitride layer 310 is stacked.
  • the second photosensitive film 311 is coated to form an active pattern.
  • the silicon nitride film 310 of the opened region is etched.
  • the initial oxide film 309 preferably has a thickness in the range of 100 kV to 1000 kV.
  • the silicon nitride film 310 preferably has a thickness in the range of 500 kV to 2000 kV.
  • the second photoresist film 311 is removed, and the first field oxide film 312 is selectively grown using the remaining silicon nitride film 310.
  • the field oxide film 312 preferably has a thickness in the range of 500 kV to 15000 kV.
  • the silicon nitride film 310 is removed, and the drive-in process is performed after the N-type JFET ion implantation (not shown as the same conductivity type as the device wafer).
  • the initial oxide film 309 and the first field oxide film 312 are removed.
  • a second field oxide film 313 is formed and a third photosensitive film 314 is coated.
  • a trench pattern is formed and the open region is silicon trench etched.
  • the N-type JFET ion implantation preferably has a range of 5.0e11 (atoms / cm 2) to 1.0e13 (atoms / cm 2), and the diffusion temperature is in the range of 900 ° C. to 1250 ° C. for a diffusion time of 30 minutes to several ten hours. It is desirable to have.
  • the second field oxide film 312 preferably has a thickness in the range of 2000 kPa to 15000 kPa.
  • the third photoresist layer is removed and the sacrificial oxide layer is grown and then removed.
  • the gate polysilicon layer 316 is formed leaving only the polysilicon inside the trench by an etch back or chemical mechanical polishing (CMP) process.
  • CMP chemical mechanical polishing
  • the sacrificial oxide film may have a thickness in the range of 300 kPa to 3000 kPa and the gate oxide film 315 may have a thickness in the range of 200 kPa to 1500 kPa.
  • the polysilicon layer can form a conductor by a doping method or an ion implantation method.
  • the fourth photoresist film 317 is coated to form an active pattern.
  • the second field oxide film 313 of the opened region is etched.
  • the fourth photoresist layer 317 is removed and the screen oxide layer 318 is grown.
  • the P-body region 319 is formed by ion implantation and diffusion.
  • the screen oxide film preferably has a thickness in the range of 100 Pa to 1000 Pa.
  • the P-body ion implantation preferably has a range of 1.0e13 (atoms / cm 2) to 5.0e14 (atoms / cm 2) and the diffusion temperature has a diffusion time of 30 minutes to 6 hours in the range of 1000 ° C. to 1200 ° C. Do.
  • the fifth photosensitive film 320 is coated to form an N + source pattern.
  • N + source ion implantation is performed.
  • the N + source ion implantation preferably has a range of 1.0e15 (atoms / cm 2) to 1.0e16 (atoms / cm 2), and the diffusion temperature preferably has a diffusion time of 30 minutes to 2 hours in the range of 900 ° C. to 1100 ° C. .
  • P + source ion implantation preferably has a range of 5.0e14 (atoms / cm 2) to 1.0e16 (atoms / cm 2).
  • the high temperature oxide layer 324 and the boron phosphorus silica glass 325 are stacked as an interlayer insulating layer.
  • the high temperature oxide film 324 is preferably an oxide film which is not doped with impurities and has a thickness of 500 kPa to 3000 kPa.
  • the boron phosphor silica glass 325 (BPSG) preferably has a thickness of 5000 kPa to 15000 kPa.
  • the boron phosphorus silica glass flow process is performed for planarization.
  • the boron phosphorus silica glass flow process preferably has a condition of about 30 minutes to about 2 hours at a temperature of 850 ⁇ 1100 °C.
  • boron phosphorus silica glass (BPSG, 325) may be used as phosphorus silica glass (PSG).
  • the boron phosphor silica glass 325 and the high temperature oxide layer 324 of the opened region are sequentially etched.
  • the seventh photosensitive film is removed and the metal 327 is stacked.
  • the eighth photosensitive film 328 is coated to form a metal pattern.
  • the metal of the open area is etched.
  • the lamination thickness of the metal preferably has a thickness in the range of 5000 mA to 50000 mA depending on the amount of current and wire conditions.
  • the eighth photosensitive film is removed and the second handling wafer 330 is adhered to the front surface by using the double-sided adhesive tape 329.
  • the first handling wafer 301, the bonding oxide film 302, and the thin film oxide film 304 are removed.
  • a back metal layer 331 is formed on the N + drain region and the P + collector region, which are the rear portions of the device wafer.
  • the double-sided adhesive tape 329 and the second handling wafer 330 are separated and completed.
  • the double-sided adhesive tape uses an adhesive tape in which both sides are foamed pressure-sensitive adhesive or an ultraviolet adhesive, or an adhesive tape in which both sides are different from each other.
  • a foamable pressure sensitive adhesive has a viscosity at room temperature but loses viscosity as temperature increases
  • an ultraviolet adhesive generally has a viscosity and loses viscosity when irradiated with ultraviolet rays.

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Abstract

본 발명은 수십 마이크로미터 이하의 두께를 갖는 초박막 반도체 소자의 제조를 위한 기술로써 제1핸들링웨이퍼에 디바이스웨이퍼를 실리콘직접접합 기술로 본딩하여 제조공정을 진행하고 제1핸들링웨이퍼를 제거하기 전에 양면 접착테이프를 사용하여 제2핸들링웨이퍼를 디바이스웨이퍼에 접착하고 제1핸들링웨이퍼와 실리콘직접본딩에 사용된 산화막을 제거하고 메탈을 적층한 후, 다시 제2핸들링웨이퍼를 제거하기 전에 소자의 안전한 패키지 공정 진행을 위하여 절단용 접착테이프를 접착한 후 자외선이나 열처리를 통하여 제2핸들링웨이퍼와 디바이스웨이퍼를 분리하여 초박막의 반도체 소자를 제조하는 방법에 관한 것이다. 일 실시예로 수십 마이크로 미터 이하의 두께를 가지는 400V 또는 그 이하의 전압을 가지는 RCIGBT와 필드스탑 영역이 포함된 필드스탑 RCIGBT의 제조 그리고 압력 센서 등에 사용되는 두께가 약 10um 전후인 M자형의 스트레인 게이지의 제조를 가능하도록 하는 기술에 관한 것으로 여러 가지 초박막 반도체 소자의 제작에 가능한 기술을 나타낸 것이다.

Description

초박막 소자 제조장치 및 제조방법
본 발명은 반도체 전력소자 또는 멤스(MEMS : Mechanical & Elecrical Micro System)에서 초박막 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 수십 마이크로미터 이하의 두께를 갖는 초박막 소자인 M자형 스트레인 게이지(Strain Gage)와 고신뢰성과 뛰어난 발열 특성 그리고 높은 구동 능력을 필요로 하는 자동차용 반도체 전력소자 그리고 고용량 충전 시스템에 사용될 반도체 전력소자를 제조하기 위한 것이다. 특히 400V 이하의 동작 특성을 갖는 RCIGBT(Reverse Conducting Insulate Gate Bipolar Transistor)를 제조하기 위한 것으로 실리콘 재질의 디바이스웨이퍼 상에 IGBT의 콜렉터 영역과 파워모스펫의 드레인 영역을 형성하고 제1핸들링웨이퍼와 전면부를 서로 마주보도록 실리콘직접접합(에스디비: Silicon Direct Bonding) 공정으로 본딩하여 디바이스웨이퍼 후면부를 일정 두께를 남기고 미러 폴리싱으로 제거한다. 이때 실리콘직접접합면에는 산화막이 형성되어 있으며 디바이스웨이퍼 후면부가 상부 또는 전면부가 되어 RCIGBT의 소오스 및 에미터 영역 그리고 게이트 영역이 형성 된다. 다음은 반도체 전력소자를 제조하고 메탈 공정 후에 메탈 전면부와 제2핸들링웨이퍼를 양면 접착테이프를 사용하여 접착한 후 제1핸들링웨이퍼와 실리콘직접접합면에 사용된 산화막을 제거한다. 양면 접착테이프는 양면을 발포성 점착제나 자외선 점착제를 점착한 접착테이프를 사용하거나 양면을 서로 다른 점착제를 사용한 접착테이프를 사용한다. 다음은 디바이스웨이퍼에서 IGBT의 콜렉터 영역과 파워모스펫의 드레인 영역에 전극 형성을 위한 메탈을 적층하고 그 면에 패키지(Package)시 사용되는 절단(sawing)용 접착테이프를 부착한다. 그리고 열처리나 자외선 처리로 제2핸들링웨이퍼와 디바이스웨이퍼를 분리시킨다. 이와 같이 초박막의 RCIGBT 또는 초박막의 멤스 소자를 제조하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전력용 반도체 장치 및 제조방법에 있어서, RCIGBT(Reverse Conducting Insulated Gate Bipolar Transistor)는 일반적인 IGBT에 프리휠링다이오드(Freewheeling Diode)를 내장하는 형태의 구조를 가진다. 결과적으로 추가의 프리휠링다이오드가 불필요하다. 하지만 프리휠링다이오드를 내장시키기 위해서는 하부의 콜렉터 영역의 일부를 모스펫의 드레인 영역으로 대체하여야 한다. 이를 위하여 후면부 그라인딩으로 웨이퍼를 수 10um에서 100um 이하의 박막으로 가공하고 추가의 사진 공정과 이온주입 공정, 감광막 제거, 세정 그리고 레이저에 의한 확산 공정이 추가되어야 한다. 이 때 전압이 낮은 경우 웨이퍼가 박막인 관계로 깨어지는 현상이 빈번히 발생하고 이에 따라 제조가 어렵다. 이와 같은 문제의 해결을 위한 공정과 보조 장치 등의 추가로 원가가 월등히 높아지거나 수십 마이크로미터 이하의 두께에서는 사실상 제조가 불가능해진다.
도 1은 종래 기술에 따른 IGBT의 단면 구조도의 일실시예이다. 이를 통상적으로 RCIGBT(Reverse Conducting Insulated Gate Bipolar Transistor)라고 부른다.
RCIGBT는 IGBT와 파워모스펫을 동시에 하나의 가드링 내부에 두 개의 소자를 만드는 것과 동일하고 파워모스펫이 프리휠링다이오드의 역할을 하는 것이다. RCIGBT는 저농도의 에피택셜층에 파워모스펫의 소오스와 게이트를 형성한 후 전면부의 메탈을 완성하고 후면부를 그라인딩(Grinding)하여 기판을 얇게 만들고 후면부에 파워모스펫의 드레인 영역과 IGBT의 콜렉터 영역을 감광막 도포와 패턴 형성 공정, 이온 주입 및 감광막의 제거 공정 그리고 전면부 메탈의 용융을 방지하면서 충분한 드라이브인을 위해서는 반드시 레이저 (LASER: Light Amplification by Stimulated Emission of Radiation) 열처리 방법에 의해 완성되어야 한다. 후면 가공 과정에서 깨어지는 현상을 줄이기 위하여 웨이퍼의 바깥쪽을 잘라내는 특별한 공정이나 보호 장치를 사용하기도 한다. 이러한 방법 또한 두께가 수십 마이크로미터 이하에서는 깨어지는 현상을 방지하는 것이 불가능한 상태이다. 레이저 열처리 방법은 고가의 장치 비용뿐 만 아니라 지속적인 고비용의 공정으로 원가 상승의 가장 큰 부분이다. 한편 IGBT와 프리휠링다이오드(freewheeling Diode)의 두 소자를 병렬로 배치하는 방법에 비해 소자의 두께가 상대적으로 훨씬 얇기 때문에 열방출 특성이 뛰어나다. 이는 자동차와 같은 고신뢰성을 요구하는 제품에서는 필수적인 요소의 하나이다. 또한 두 개의 소자를 하나의 패키지(Package)에 실장하는 패키지 방식에 사용되는 프리휠링다이오드는 주로 고속회복 다이오드(FRD: Fast recovery Diode)가 사용되고 이는 턴온(turn on)시 동작을 하지 않는 반면 파워모스펫은 턴온시에도 동작하기 때문에 뛰어난 턴온 동작 특성을 나타낸다. 뿐만 아니라 IGBT와 프리휠링다이오드(freewheeling Diode)를 병렬로 배치하는 방법은 각 소자의 내압을 얻기 위해 최외곽에 가드링 영역이 각각 따로 필요하기 때문에 하나의 가드링 내부에 IGBT와 파워모스펫이 내장되는 RCIGBT(Reverse Conducting Insulted Gate Bipolar Transistor) 소자 보다 크기가 상대적으로 크다. 이때 가드링의 영역은 내압이 증가할수록 넓어지게 되고 작게는 수백 마이크로미터에서 수밀리미터까지 사용되기도 한다.
결과적으로 RCIGBT는 열특성과 동작 특성이 뛰어나지만 제조 원가가 비싸고 IGBT와 프리휠링다이오드(freewheeling Diode)를 병렬로 배치하여 패키지하는 방법은 제조상의 어려움이 없지만 열특성과 동작 특성이 나쁘다. 이와 같이 RCIGBT가 뛰어난 특성에도 불구하고 400V 이하 또는 수십 마이크로미터 이하의 두께를 갖는 소자의 제조가 거의 불가능하다.
본 발명이 해결하고자 하는 기술적 과제는, 기존의 발명에서 IGBT에 파워모스펫을 병열로 내장하는 RCIGBT에서 기판을 얇게 만들고, 얇은 기판 상태로 후면부에 파워모스펫의 드레인 영역과 IGBT의 콜렉터 영역을 감광막 도포, 패턴 형성, 이온 주입, 감광막의 제거 그리고 전면부 메탈의 용융을 방지하면서 충분한 드라이브인을 위한 레이저(LASER: Light Amplification by Stimulated Emission of Radiation) 열처리 공정의 반복과 후면 금속 공정으로 완성된다. 이와 같은 공정을 초박막 웨이퍼 상태에서 진행함으로써 쉽게 깨어지고 이를 방지하기 위한 추가의 장치나 추가의 공정 진행으로 원가 상승의 원인이 된다. 또한 수십 마이크로미터 이하의 두께를 가지는 소자는 제조 그 자체가 불가능하다. 이로 인하여 일반적인 전력반도체 제조 공장에서는 근본적으로 생산이 불가능하다.
한편으로 IGBT와 프리휠링다이오드(freewheeling Diode) 두 개의 소자를 병렬로 배치하는 방법은 각 소자의 내압을 얻기 위해 최외곽에 가드링 영역이 각각 따로 필요하기 때문에 전체 소자의 크기가 증가되고 소자의 두께가 상대적으로 높아 발열 특성이 나쁘고 패키지시 추가의 내부 배선이 필요하게 된다. 이로 인하여 신뢰성 문제의 발생 및 원가 상승의 원인이 되고 열 방출 특성이 나빠진다.
상기와 같은 단점들을 보완하여 하나의 칩에 IGBT와 파워모스펫을 병열로 탑재하고 수십 마이크로미터 이하의 얇은 기판 상태에서의 깨어지는 불량을 원천적으로 차단하여 발열 특성과 동작 속도의 개선 그리고 제조 원가를 줄일 수 있는 수십 볼트(V:Voltage)의 내압에서 수천 볼트 이상의 모든 영역의 내압을 갖는 RCIGBT의 제조가 가능한 전력용 반도체 장치 및 제조방법을 제공하는데 있다. 또한 초박막이 요구되는 다른 반도체 소자의 제조나 초정밀성이 요구되는 초박막의 M자형 스트레인 게이지와 같은 멤스 소자를 제조할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 전력용 반도체 장치는 IGBT와 파워모스펫을 동일한 반도체 웨이퍼 상에 병열로 형성하는 전력용 반도체 장치에 있어서, 특히 수십 마이크로미터 이하의 두께를 갖는 400V 이하의 저전압의 일정 농도의 N-형 불순물을 가지는 디바이스웨이퍼 상에 박막산화막을 형성하는 단계; IGBT의 필드스탑(Field Stop) N형의 불순물을 이온주입하는 단계; N형의 불순물을 확산하여 필드스탑 영역을 형성하는 단계; IGBT의 콜렉터 P+형의 고농도 불순물을 이온주입하는 단계; 제1감광막을 도포하는 단계; 파워모스펫의 드레인 N+형의 고농도 불순물을 선택적으로 주입하기 위하여 매몰층 패턴을 형성하는 단계; N+형의 고농도 불순물을 이온주입하는 단계; 제1감광막을 제거하는 단계; P+형의 고농도 불순물과 N+형의 고농도 불순물을 열처리하여 확산하는 단계; 제품 제조 과정에서 얇은 디바이스웨이퍼를 안정적으로 공정 진행하기 위하여 사용하는 제1핸들링웨이퍼 상에 본딩산화막을 형성하는 단계; 디바이스웨이퍼와 제1핸들링웨이퍼를 직접접합 방법으로 본딩하는 단계; 디바이스웨이퍼를 밀러폴리싱 또는 그라인딩과 밀러폴리싱으로 적정 두께만큼 남기고 제거하는 단계; 초기산화막을 형성하는 단계; 실리콘질화막을 형성하는 단계; 제2감광막을 도포하는 단계; 액티브 패턴을 형성하는 단계; 개구된 영역의 실리콘질화막을 식각하는 단계; 제2감광막을 제거하는 단계; 남아있는 실리콘질화막을 사용하여 선택적으로 제1필드산화막을 성장시키는 단계; 실리콘질화막을 제거하는 단계; JFET 이온주입 단계; JFET 이온주입 영역을 확산 공정으로 형성하는 단계; 초기산화막과 제1필드산화막을 제거하는 단계; 제2필드산화막을 성장시키는 단계; 제3감광막을 도포하는 단계; 트렌치패턴을 형성하는 단계; 개구된 제2필드산화막을 식각하는 단계; 제3감광막을 제거하는 단계; 희생산화막을 성장시키는 단계; 희생산화막을 제거하는 단계; 게이트산화막을 형성하는 단계; 도핑된 게이트 폴리실리콘을 적층하는 단계; 에치백이나 CMP로 트렌치 내부의 도핑된 폴리실리콘을 남기고 식각하는 단계; 제4감광막을 도포하는 단계; 액티브패턴을 형성하는 단계; 개구된 제2필드산화막을 식각하는 단계; 제4감광막을 제거하는 단계; 스크린산화막을 성장시키는 단계; P- 바디 및 가드링 이온주입을 진행하는 단계; 확산 공정으로 P- 바디 영역과 가드링 영역을 형성하는 단계; 제5감광막을 도포하는 단계; N+ 소오스 패턴을 형성하는 단계; N+ 소오스 이온주입을 진행하는 단계; 제5감광막을 제거하는 단계; N+ 소오스 영역을 확산으로 형성하는 단계; 제6감광막을 도포하는 단계; P+ 소오스 패턴을 형성하는 단계; P+ 소오스 이온주입을 진행하는 단계; 제6감광막을 제거하는 단계; 층간절연막을 적층하는 단계; 층간절연막을 리플로우하는 단계; 제7 감광막을 도포하는 단계; 콘택 패턴을 형성하는 단계; 콘택 식각으로 층간절연막을 식각하는 단계; 제7 감광막을 제거하는 단계; 메탈층을 적층하는 단계; 제8 감광막을 도포하는 단계; 전면부 메탈 패턴을 형성하는 단계: 메탈 식각으로 전면부 메탈을 식각하는 단계; 제8 감광막을 제거하는 단계; 제2핸들링웨이퍼와 디바이스웨이퍼를 발포성 점착제나 자외선 점착제를 점착한 양면 접착테이프로 접착하는 단계; 제1핸들링웨이퍼의 후면부를 그라인딩하는 단계; 제1핸들링웨이퍼를 식각하는 단계; 제1핸들링웨이퍼의 본딩산화막과 박막산화막을 식각하는 단계; 디바이스웨이퍼의 후면부에 메탈을 적층하는 단계; 후면부 메탈면에 패키지시 절단을 위한 접착테이프를 부착하는 단계; 자외선 조사나 열처리를 통해 디바이스웨이퍼와 제2핸들링웨이퍼를 분리하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 접착테이프의 양면을 발포성 점착제나 자외선 점착제를 점착하는 것이 가능하다.
바람직하게는, 접착테이프의 일면을 발포성 점착제로 다른 일면은 자외선 점착제로 점착하는 것이 가능하다.
바람직하게는, 접착테이프의 점착제를 발포성 점착제나 자외선 점착제가 아닌 일반적인 점착제를 사용하는 것이 가능하다.
바람직하게는, 제2핸들링웨이퍼의 재질은 반도체용 실리콘 기판을 사용하는 것이 가능하다.
바람직하게는, 제2핸들링웨이퍼의 재질을 유리나 쿼츠(Quartz)와 같이 투명한 기판을 사용하는 것이 가능하다.
바람직하게는, 제2핸들링웨이퍼의 재질을 알루미늄이나 스테인리스(Stainless) 등의 불투명한 재질을 사용하는 것이 가능하다.
바람직하게는, 접착테이프를 섭씨 250도 이상의 온도에서 변형되지 않는 재질을 사용하는 것이 가능하다.
바람직하게는, P+ 콜렉터 영역의 고농도 불순물의 농도보다 N+ 드레인의 고농도 불순물의 농도가 더 높게 형성하는 것이 가능하다.
바람직하게는, P+ 콜렉터 영역의 고농도 불순물을 이온주입이 아닌 도핑 방법으로 형성하는 것이 가능하다.
바람직하게는, N+ 드레인 영역의 고농도 불순물을 이온주입이 아닌 도핑 방법으로 형성하는 것이 가능하다.
바람직하게는, P+ 콜렉터 영역과 N+ 드레인 영역을 각각의 사진 공정과 이온주입 공정 그리고 확산 공정으로 형성하는 것이 가능하다.
바람직하게는, N형의 필드스탑 영역을 고농도의 N+ 버퍼 영역으로 형성하여 피티(PT:Punchthrough)형 RCIGBT를 제조하는 것이 가능하다.
바람직하게는, N형의 필드스탑 영역을 형성하지 않고 엔피티(NPT: Non-Punchthrough)형 RCIGBT를 제조하는 것이 가능하다.
바람직하게는, P+ 콜렉터영역과 N+ 드레인 영역을 전기적인 특성에 맞추어 면적비를 조정하여 형성하는 것이 가능하다.
바람직하게는, N+ 드레인 영역을 제거하여 필드스탑 IGBT로 제조하는 것이 가능하다.
바람직하게는, P+ 콜렉터 영역을 제거하여 파워모스펫으로 제조하는 것이 가능하다.
바람직하게는, P+ 콜렉터 영역과 N+ 드레인 영역을 상기의 방법들로 만들고 나머지 영역인 파워모스펫의 소오스 영역(IGBT의 에미터) 및 N- 드레인(IGBT의 베이스) 그리고 게이트를 포함하는 다른 구조 및 다른 방법으로 바꾸어 제조하는 것이 가능하다.
바람직하게는, 공정 순서를 바꾸어 N+ 드레인 영역을 먼저 형성하고 P+ 콜렉터 영역의 불순물의 농도를 N+ 드레인의 영역의 고농도 불순물의 농도보다 높게 형성하는 방법도 가능하다.
바람직하게는, 에미터와 게이트 사이에 제너다이오드를 탑재하여 RCIGBT를 제조하는 것이 가능하다.
바람직하게는 디바이스웨이퍼를 멤스 소자인 M형 스트레인 게이지를 제조하는 것이 가능하다.
본 발명에 따른 전력용 반도체 장치 및 제조방법에 따르면 수십 마이크로미터 이하의 두께를 갖는 RCIGBT의 제조에 있어서, IGBT와 파워모스펫의 비율을 적절히 선택하는 경우 파워 구동 능력과 동작 속도 그리고 발열 특성등 두 소자가 가지고 있는 장점을 활용하여 추가의 프리휠링다이오드를 필요로 하지 않는 원가 경쟁력을 갖춘 전력반도체 제품을 제조할 수 있다. 다른 한편으로는 수십 마이크로미터 이하의 두께를 갖는 반도체 소자 제조가 가능하기 때문에 고신뢰성과 뛰어난 열 방출 특성이 요구되는 자동차용 전력반도체 소자와 M형의 스트레인 게이지와 같은 소자의 제조에도 사용이 가능하고 초저저항 특성을 갖는 저전압의 트렌치형 파워모스펫의 제조에도 활용이 가능하다.
도 1은 종래 기술에 따른 RCIGBT의 단면 구조도의 일실시예이다.
도 2는 본 발명에 따른 전력용 반도체 장치의 일실시 예이다.
도 3a 내지 도 3o는, 본 발명의 실시예에 따른 IGBT와 파워모스펫이 병열로 하나의 칩에 탑재되어 있는 RCIGBT의 전력용 반도체 장치의 제조 방법을 설명하기 위한 단면 공정도이다.
이하, 본 발명의 실시예에 따른 IGBT와 파워모스펫이 병열로 하나의 칩에 탑재되어 있는 RCIGBT의 전력용 반도체 장치의 제조 방법을 본 발명의 구체적인 실시예 도면을 참조하여 상세히 설명하도록 한다.
도 2는 본 발명에 따른 전력용 반도체 장치의 일실시 예이다.
도 2를 상세히 살펴보면, 하나의 칩상에 파워모스펫의 N+ 소오스(321), P+ 소오스(323), P-바디(319), 게이트 폴리실리콘(316) 그리고 N- 드레인(303) 및 파워모스펫의 N+ 드레인(308)이 형성되어 있고 동시에 IGBT의 N+ 에미터(321), P+ 에미터(323), P- 바디(319), 게이트 폴리실리콘(316), N- 베이스(303) 그리고 N 필드스탑(305)과 P+ 콜렉터(306)가 동시에 병열로 형성되어 있다. 또한 소자의 소오스와 에미터 영역은 전면부 메탈(327) 영역에 공통 연결되어 있고 드레인과 콜렉터는 후면부 메탈(331) 영역에 공통으로 연결되어 있다.
이하, 본 발명의 실시예에 따른 전력용 반도체 장치의 일실시예를 [도 3a] 내지 [도 3n]을 참조하여 상세히 설명하기로 한다. 도 2의 부분과 동일 구성 및 동일 작용을 가진 부분에 대해서는 동일 부호를 부여하기로 한다.
도 3a를 참조하면, 먼저 제1핸들링웨이퍼(301) 상에 본딩산화막(302)을 성장시킨다. 한편 N-형의 디바이스웨이퍼(303)상에 박막산화막(304)을 성장시키고 이온주입과 확산공정을 통하여 N형의 필드스탑(305) 영역을 형성한다. P+형의 불순물을 전면 이온주입으로 IGBT의 콜렉터 영역(306)을 형성한다. 다음은 제1감광막(307)을 도포하고 N+형의 이온주입으로 드레인 영역(308)을 형성한다. 여기서 드레인 영역과 콜렉터 영역은 불순물 도핑과 확산 공정으로 형성하는 것도 가능하다. 제1핸들링웨이퍼 상의 본딩산화막 두께는 수백Å에서 수um 범위까지 가능하다. 또한 박막산화막은 수십Å에서 수천Å 범위까지 가능하다. 불순물 확산 온도는 900℃ 이상이 적당하고 일반적으로 1300℃를 초과하지 않는다. 진행시간은 온도와 확산 깊이에 따라 30분 이상 수십 시간까지 진행이 가능하다. 그리고 파워모스펫의 N+ 드레인 영역(308)과 IGBT의 P+ 콜렉터 영역(306)의 비율은 최종 제품의 요구 특성에 의해 결정할 수 있다. 파워모스펫의 N+ 드레인 영역을 먼저 형성하고 사진 공정으로 IGBT의 P+ 콜렉터 영역을 선택적으로 형성하는 방법도 가능하다. 이 때 IGBT의 P+ 콜렉터 영역의 불순물 농도가 파워모스펫의 N+ 드레인 영역의 불순물 농도보다 높게 형성된다.
이어서 도 3b를 참조하면, 제1감광막(307)을 제거하고 드레인 영역과 콜렉터 영역을 확산 공정으로 형성한다. 다음은 제1핸들링웨이퍼와 디바이스웨이퍼의 전면부를 실리콘직접본딩(SDB: Silicon Direct Bonding) 방법으로 SOI(Silicon On Insulator) 웨이퍼를 제조하고 디바이스웨이퍼(303)를 필요한 두께만 남기고 밀러폴리싱(Mirror Polishing)으로 제거한다. 이후 디바이스웨이퍼 상에 전력소자를 형성하는 공정을 진행한다.
다음은 도 3c와 같이 디바이스웨이퍼 상부에 초기산화막(309)을 성장시키고 실리콘질화막(310)를 적층한다. 다음은 제2감광막(311)을 도포하고 액티브 패턴을 형성한다. 개구된 영역의 실리콘질화막(310)을 식각한다. 여기서 초기산화막(309)은 100Å내지 1000Å 범위의 두께를 가지는 것이 바람직하다. 그리고 실리콘질화막(310)은 500Å내지 2000Å 범위의 두께를 가지는 것이 바람직하다.
계속하여 도 3d와 같이 제2감광막(311)을 제거하고, 남은 실리콘질화막(310)을 이용하여 제1필드산화막(312)을 선택적으로 성장시킨다. 여기서 필드산화막(312)은 500Å내지 15000Å 범위의 두께를 가지는 것이 바람직하다.
다음은 도 3e와 같이 실리콘질화막(310)를 제거하고, N형의 JFET 이온주입(도면에는 디바이스웨이퍼와 동일한 도전형으로 표시하지 않음)후 드라이브인 공정을 진행한다. 다음은 초기산화막(309)과 제1필드산화막(312)을 제거한다. 다음은 제2필드산화막(313)을 형성하고 제3감광막(314)을 도포한다. 다음은 트랜치 패턴을 형성하고 개구된 영역을 실리콘트렌치 식각한다. 여기서 N-형의 JFET 이온주입은 5.0e11(atoms/㎠)~ 1.0e13(atoms/㎠) 범위를 가지는 것이 바람직하고 확산 온도는 900℃~1250℃의 범위로 30분~수십 시간의 확산 시간을 가지는 것이 바람직하다. 제2필드산화막(312)은 2000Å~15000Å 범위의 두께를 가지는 것이 바람직하다.
다음은 도 3f와 같이 제3감광막을 제거하고 희생산화막을 성장시킨 후 제거한다. 게이트산화막(315)을 형성하고 게이트 폴리실리콘을 적층한 후, 에치백 또는 CMP(Chemical Mechanical Polishing) 공정으로 트랜치 내부의 폴리실리콘만 남기고 게이트 폴리실리콘층(316)을 형성한다. 여기서 희생산화막은 300Å~3000Å 범위의 두께를 가지고 게이트산화막(315) 200Å~1500Å 범위의 두께를 가지는 것이 바람직하다. 또한 폴리실리콘층은 도핑 방법이나 이온주입 방법으로 도전체를 형성하는 것이 가능하다.
이어서 도 3g에서 제4감광막(317)을 도포하고 액티브 패턴을 형성한다. 다음은 개구된 영역의 제2필드산화막(313)을 식각한다.
다음은 도 3h를 살펴보면, 제4감광막(317)을 제거하고 스크린산화막(318)을 성장시킨다. 다음은 이온주입과 확산 공정으로 P- 바디 영역(319)을 형성한다. 여기서 스크린산화막은 100Å~1000Å 범위의 두께를 가지는 것이 바람직하다. P- 바디 이온주입은 1.0e13(atoms/㎠)~ 5.0e14(atoms/㎠) 범위를 가지는 것이 바람직하고 확산 온도는 1000℃~1200℃의 범위로 30분~6시간의 확산 시간을 가지는 것이 바람직하다.
계속하여 도 3i를 참조하여 설명하면, 제5감광막(320)을 도포하고 N+ 소오스 패턴을 형성한다. 다음은 N+ 소오스 이온주입을 진행한다. N+ 소오스 이온주입은 1.0e15(atoms/㎠)~ 1.0e16(atoms/㎠) 범위를 가지는 것이 바람직하고 확산 온도는 900℃~1100℃의 범위로 30분~2시간의 확산 시간을 가지는 것이 바람직하다.
다음은 도 3j를 참조하여 설명하면, 제5감광막(320)을 제거하고 확산공정으로 N+ 소오스 영역(321)을 형성한다. 이어서 제6감광막(322)을 도포한 후 P+ 소오스 패턴을 형성하고 P+ 이온주입으로 P+ 소오스 영역(323, P- 바디와 동일한 도전형으로 도면상에 표시되지 않음)을 형성한다. P+ 소오스 이온주입은 5.0e14(atoms/㎠)~ 1.0e16(atoms/㎠) 범위를 가지는 것이 바람직하다.
다음은 도 3k를 참조하여 설명하면, 제6감광막(322)을 제거한 후 층간절연막으로 고온산화막(324)과 보론포스포러스 실리카글래스(325, BPSG)를 적층한다. 여기서 고온 산화막은(324)은 불순물이 도핑되지 않은 산화막이 바람직하고 두께는 500Å~3000Å의 두께를 가지는 것이 바람직하다. 보론포스포러스 실리카글래스(325, BPSG)는 5000Å~15000Å의 두께를 가지는 것이 바람직하다.
다음은 평탄화를 위하여 보론포스포러스 실리카글래스 플로우 공정을 진행한다. 보론포스포러스 실리카글래스 플로우 공정은 850~1100℃ 온도로 30분에서 2시간 정도의 조건을 가지는 것이 바람직하다. 또한 보론포스포러스 실리카글래스(BPSG, 325)를 포스포러스 실리카글래스(PSG)로 사용할 수 있다.
다음은 도 3l을 참조하여 설명하면, 제7감광막(326)을 도포하고 콘택 패턴을 형성한 후 개구된 영역의 보론포스포러스 실리카글래스(325)와 고온산화막(324)을 차례로 식각한다.
이어서 도 3m을 참조하여 설명하면, 제7감광막을 제거하고 메탈(327)을 적층한다. 제8감광막(328)을 도포하고 메탈 패턴을 형성한다. 다음은 개구된 영역의 메탈을 식각한다. 여기서 메탈의 적층 두께는 전류량이나 와이어 조건에 따라 5000Å~50000Å 범위의 두께를 가지는 것이 바람직하다.
계속하여 도 3n을 참조하여 설명하면, 제8감광막을 제거하고 전면부에 양면접착테이프(329)를 사용하여 제2핸들링웨이퍼(330)를 접착한다. 다음은 제1핸들링웨이퍼(301)와 본딩산화막(302) 그리고 박막산화막(304)를 제거한다. 이어서 디바이스웨이퍼의 후면부인 N+ 드레인 영역과 P+ 콜렉터 영역에 후면금속막(331)을 형성한다.
마지막으로 도3o를 참조하여 설명하면, 양면 접착테이프(329)와 제2핸들링웨이퍼(330)를 분리하여 완성한다. 여기서 양면 접착테이프는 양면을 발포성 점착제나 자외선 점착제를 점착한 접착테이프를 사용하거나 양면을 서로 다른 점착제를 사용한 접착테이프를 사용한다. 발포성 점착제는 상온 상태에서는 점성을 가지고 있다가 온도가 상승하면서 점성을 잃어버리는 성질을 가진 점착제이고 자외선 점착제는 일반적으로 점성을 가지고 있다가 자외선을 조사하면 점성을 잃어버리는 성질을 가지는 점착제를 나타낸다.
이상에서는 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (16)

  1. IGBT와 파워모스펫을 동일한 반도체 웨이퍼 상에 병열로 형성하는 전력용 반도체 장치에 있어서,
    일정 농도의 N-형 불순물을 가지는 디바이스웨이퍼 상에 박막산화막을 형성하는 단계;
    IGBT의 필드스탑(Field Stop) N형의 불순물을 이온주입하는 단계;
    N형의 불순물을 확산하여 필드스탑 영역을 형성하는 단계;
    IGBT의 콜렉터 P+형의 고농도 불순물을 이온주입하는 단계;
    제1감광막을 도포하는 단계;
    파워모스펫의 드레인 N+형의 고농도 불순물을 선택적으로 주입하기 위하여 매몰층 패턴을 형성하는 단계;
    N+형의 고농도 불순물을 이온주입하는 단계;
    제1감광막을 제거하는 단계;
    P+형의 고농도 불순물과 N+형의 고농도 불순물을 열처리하여 확산하는 단계;
    제품 제조 과정에서 얇은 디바이스웨이퍼를 안정적으로 공정 진행하기 위하여 사용하는 제1핸들링웨이퍼에 본딩산화막을 형성하는 단계;
    디바이스웨이퍼와 제1핸들링웨이퍼를 본딩하는 단계;
    디바이스웨이퍼를 밀러폴리싱 또는 그라인딩과 밀러폴리싱으로 적정 두께만큼 남기고 제거하는 단계;
    초기산화막을 형성하는 단계;
    실리콘질화막을 형성하는 단계;
    제2감광막을 도포하는 단계;
    액티브 패턴을 형성하는 단계;
    개구된 영역의 실리콘질화막을 식각하는 단계;
    제2감광막을 제거하는 단계;
    남아있는 실리콘질화막을 사용하여 선택적으로 제1필드산화막을 성장시키는 단계;
    실리콘질화막을 제거하는 단계;
    JFET 이온주입 단계;
    JFET 영역을 확산으로 형성하는 단계;
    초기산화막과 제1필드산화막을 제거하는 단계;
    제2필드산화막을 성장시키는 단계;
    제3감광막을 도포하는 단계;
    트렌치 패턴을 형성하는 단계;
    개구된 제2필드산화막을 식각하는 단계;
    제3감광막을 제거하는 단계;
    희생산화막을 성장시키는 단계;
    희생산화막을 제거하는 단계;
    게이트산화막을 형성하는 단계;
    도핑된 게이트 폴리실리콘을 적층하는 단계;
    에치백이나 CMP로 트렌치 내부의 도핑된 폴리실리콘을 남기고 식각하는 단계;
    제4감광막을 도포하는 단계;
    액티브패턴을 형성하는 단계;
    개구된 제2필드산화막을 식각하는 단계;
    제4감광막을 제거하는 단계; 스크린산화막을 성장시키는 단계;
    P- 바디 및 가드링 이온주입을 진행하는 단계;
    확산 공정으로 P- 바디 영역과 가드링 영역을 형성하는 단계;
    제5감광막을 도포하는 단계;
    N+ 소오스 패턴을 형성하는 단계;
    N+ 소오스 이온주입을 진행하는 단계;
    제5감광막을 제거하는 단계; N+ 소오스 영역을 확산으로 형성하는 단계;
    제6감광막을 도포하는 단계;
    P+ 소오스 패턴을 형성하는 단계;
    P+ 소오스 이온주입을 진행하는 단계;
    제6감광막을 제거하는 단계;
    층간절연막을 적층하는 단계;
    층간절연막을 리플로우하는 단계;
    제7 감광막을 도포하는 단계;
    콘택 패턴을 형성하는 단계;
    콘택 식각으로 층간절연막을 식각하는 단계;
    제7 감광막을 제거하는 단계;
    메탈층을 적층하는 단계;
    제8 감광막을 도포하는 단계;
    전면부 메탈 패턴을 형성하는 단계:
    메탈 식각으로 전면부 메탈을 식각하는 단계;
    제8 감광막을 제거하는 단계;
    제2핸들링웨이퍼와 디바이스웨이퍼를 발포성 점착제나 자외선 점착제를 점착한 양면 접착테이프로 접착하는 단계;
    제1핸들링웨이퍼의 후면부를 그라인딩하는 단계;
    제1핸들링웨이퍼를 식각하는 단계;
    제1핸들링웨이퍼의 본딩산화막과 박막산화막을 식각하는 단계;
    디바이스웨이퍼의 후면부에 메탈을 적층하는 단계;
    후면부 메탈면에 패키지를 위한 절단용 접착 필름을 부착하는 단계; 및
    자외선 조사나 열처리를 통해 디바이스웨이퍼와 제2핸들링웨이퍼를 분리하는 단계를 포함하는 것을 특징으로 하는 전력용 반도체 제조 장치의 형성 방법.
  2. 제 1항에 있어서,
    접착테이프의 양면을 발포성 점착제로 사용하는 방법.
  3. 제 1항에 있어서,
    접착테이프의 양면을 자외선 점착제로 사용하는 방법.
  4. 제 1항에 있어서,
    접착테이프의 일면을 발포성 점착제로 다른 일면을 자외선 점착제로 사용하는 방법.
  5. 제 1항에 있어서,
    제2핸들링웨이퍼를 반도체용 실리콘웨이퍼로 사용하는 방법.
  6. 제 1항에 있어서,
    제2핸들링웨이퍼를 유리나 쿼츠와 같이 투명한 재질로 사용하는 방법.
  7. 제 1항에 있어서,
    제2핸들링웨이퍼를 알루미늄이나 스테인리스와 같이 불투명한 재질로 사용하는 방법.
  8. 제 1항에 있어서,
    디바이스 실리콘웨이퍼에 N형의 필드스탑 영역을 N+형의 버퍼 영역으로 대체하여 펀치쓰루형의 RCIGBT를 제조하는 방법.
  9. 제 1항에 있어서,
    디바이스 실리콘웨이퍼에 N형의 필드스탑 영역을 사용하지 않는 엔티펀치형의 RCIGBT를 제조하는 방법.
  10. 제 1항에 있어서,
    디바이스 실리콘웨이퍼에 N+ 드레인 영역을 형성하지 않고 IGBT를 제조하는 방법.
  11. 제 1항에 있어서,
    디바이스 실리콘웨이퍼에 P+ 콜렉터 영역을 형성하지 않고 파워모스펫을 제조하는 방법.
  12. 제 1항에 있어서,
    디바이스 실리콘웨이퍼에 P+ 콜렉터 영역과 N+ 드레인 영역을 전기적인 특성에 맞추어 면적비를 조정하여 형성하는 방법.
  13. 제 1항에 있어서,
    디바이스 실리콘웨이퍼에 P+ 콜렉터 영역과 N+ 드레인 영역을 전기적인 특성에 맞추어 면적비를 조정하여 형성하는 방법.
  14. 제 1항에 있어서,
    디바이스 실리콘웨이퍼에 P+ 콜렉터 영역과 N+ 드레인 영역을 상기의 방법들로 만들고 나머지 영역인 파워모스펫의 소오스 영역(IGBT의 에미터) 및 N- 드레인(IGBT의 베이스) 그리고 게이트를 포함하는 다른 방법 및 다른 구조로 바꾸어 형성하는 방법.
  15. 제 1항에 있어서,
    디바이스 실리콘기판상에 P형 도전체와 N형 도전체를 바꾸어 형성하는 방법.
  16. 디바이스웨이퍼를 제1핸들링웨이퍼에 실리콘직접접합 방법으로 본딩하는 단계;
    디바이스웨이퍼를 목적에 맞게 공정을 진행하는 단계;
    제2핸들링웨이퍼를 양면 접착테이프로 제1핸들링웨이퍼와 본딩되지 않은 디바이스웨이퍼의 다른 일면에 접착하는 단계;
    제1핸들링웨이퍼를 그라인딩과 식각으로 디바이스웨이퍼로부터 제거하는 단계;
    패키지를 위한 절단용 접착테이프를 제1핸들링웨이퍼가 분리된 디바이스웨이퍼의 일면에 접착하는 단계; 및
    자외선 조사나 열처리를 통해 디바이스웨이퍼와 제2핸들링웨이퍼를 분리하는 단계를 포함하는 것을 특징으로 하는 전력용 반도체 장치의 형성 방법.
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