KR20140057546A - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

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Abstract

고농도의 안티몬이 도핑되어 이루어지는 n형 반도체 기판(n형 캐소드층(1))의 상면에, n-형 드리프트층(2)이 되는 n형의 에피택셜 층(10)이 형성되어 있다. n-형 드리프트층(2)의 표면에는, p형 애노드층(3)이 형성되어 있다. n형 캐소드층(1)의 하면에는, n형 캐소드층(1)의 불순물 농도와 동일한 정도 또는 n형 캐소드층(1)의 불순물 농도 이상의 불순물 농도로 n형 콘택트층(4)이 형성되어 있다. 상기 n형 콘택트층(4)에 접하도록 캐소드 전극(6)이 형성되어 있다. 상기 n형 콘택트층(4)에는, 인을 도핑하는 동시에, 500℃ 이하의 저온 열처리에 의해 완전하게는 재결정화시키지 않고 격자 결함을 잔류시키고 있다. 이로써, 다이오드 또는 MOSFET 등에 있어서, 웨이퍼의 균열을 최소한으로 하며, 또한 웨이퍼 이면의 반도체층과 금속 전극 간의 양호한 오믹 콘택트를 확보할 수가 있다.

Description

반도체 장치 및 반도체 장치의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전력용 다이오드는 다양한 용도로 이용되고 있지만, 근래에는 전력용 등으로 고주파 회로에 이용되고 있어, 고속성 및 저손실성(저(低) Vf(순방향 전압강하), 저(低) Err(역(逆) 회복 손실))이 강력히 요구되고 있다. 또한, 고속성 및 저손실성과 동시에, 방사 노이즈의 억제 등을 목적으로 하는 소프트 리커버리(soft recovery) 특성이 강하게 요구되고 있다. 이하에, p-i-n(p-intrinsic-n) 다이오드의 구조 방법에 대해 설명한다.
도 9는, 종래의 반도체 장치의 제조 도중의 상태를 나타내는 단면도이다. 우선, 두께 625㎛로 안티몬(Sb)이 도핑된 저(低)비저항(약 20mΩ㎝)의 n형 반도체 기판(안티몬 도핑 기판)을 준비한다. 상기 n형 반도체 기판이 n형 캐소드층(51)이다. 다음으로, 반도체 기판 위에, 인(P)을 도핑하면서 에피택셜 성장시킴으로써, 두께가 60㎛이고 비저항이 20Ωm인 n형 에피택셜층(100)을 형성한 웨이퍼를 제작한다(도 9(a)).
다음으로, 웨이퍼의 표면(front surface)(n형 에피택셜층(100)측의 면)에, 7.0×1013/㎠의 도즈(dose)량으로 붕소(B)의 이온 주입을 행하고, 그 후 1150℃의 온도로 열처리를 행함으로써, n형 에피택셜층(100)의 표면층에 p형 애노드층(53)을 선택적으로 형성한다(도 9(b)). 상기 p형 애노드층(53)과 n형 캐소드층(51)에 끼워진 n형 에피택셜층(100)이 n-형 드리프트(drift)층(52)이 된다.
다음으로, 웨이퍼의 총 두께가 예컨대 300㎛가 될 때까지 이면(back surface,裏面)(n형 캐소드층(51)측의 면)을 연삭·에칭(68)한다(도 9(c)). 다음으로, 웨이퍼의, 연삭·에칭(68)을 행한 이면(裏面)에 양호한 오믹 콘택트(ohmic contact)를 취하기 위하여 비소(As)의 이온 주입(69)을 행한 후, 1000℃ 이상의 온도로 열처리를 행하여, 웨이퍼의 연삭된 이면에 n형 콘택트층(54)을 형성한다(도 9(d)).
다음으로, 웨이퍼 표면에 알루미늄(Al) 등으로 애노드 전극(55)을 형성한다(도 9(e)). 그 후, 웨이퍼 이면에 증착 등에 의해 캐소드 전극(56)을 퇴적하여(도 9(f)), 종래의 p-i-n 다이오드가 완성된다. 도면 중의 부호 57은, 애노드 전극(55)과 n형 에피택셜층(100)을 종단(終端) 구조 영역으로 절연하는 층간 절연막이다. 이러한 종래의 다이오드의 구조 및 제조 방법에 대해, 예컨대, 하기 특허 문헌 1에 제안되어 있다.
또, 반도체 기판(웨이퍼)과 금속 전극간의 오믹 콘택트를 실현하는 방법으로서, 반도체 기판을 에칭 등에 의해 슬림화(박화(薄化))한 후, 반도체 기판과 동일 도전형의 불순물을 이온 주입하여, 800℃ 정도의 열처리에 의해 불순물을 활성화함으로써 반도체 기판 표면에 고농도층을 형성하여, 양호한 오믹 콘택트를 얻는 방법이 제안되어 있다(예컨대, 하기 특허 문헌 2 참조.).
또, 다른 방법으로서, 고온 열처리에 의한 반도체 기판 표면측의 디바이스 구조에 대한 악영향을 회피하기 위하여, 저온 열처리를 하는 방법이 제안되어 있다(예컨대, 하기 특허 문헌 3 참조.) 하기 특허 문헌 3에서는, 반도체 기판 이면에 이온 주입을 행한 후, 이면 전극으로서 적층되는 복수의 금속층 중, 최초로 티탄(Ti) 층을 퇴적하여, 400℃ 이하의 낮은 온도로 30분 이하의 단시간 열처리를 행한 후, 나머지의 이면 전극이 되는 금속층을 퇴적시킨다. 이때, n형 실리콘 기판의 경우, 기판 이면에 이온 주입하는 불순물은 비소(As)인 것이 개시되어 있다.
또, 다른 방법으로서, 저(低) 비저항인 n형 반도체 기판에 도핑되는 n형 불순물을 비소로 하는 방법이 제안되어 있다(예컨대, 하기 특허 문헌 4 참조.). 하기 특허 문헌 4와 같이 비소가 도핑된 n형 반도체 기판(비소 도핑 기판)으로 함으로써, n형 반도체 기판의 n형 불순물 농도를 1.0×1019/㎤ 이상으로 할 수가 있다. 이는, 비소의 고용도(固溶度)가 안티몬의 고용도보다 높기 때문이다. 이와 같이 비소 도핑 기판의 불순물 농도는 금속 전극과의 오믹 콘택트가 가능할 정도로 높기 때문에, 이온 주입 등으로 고농도 불순물층을 형성하지 않고, 기판 그 자체에 이면 전극을 형성할 수가 있다.
일본 특허 공개 공보 제2004－39842호 일본 특허 공개 공보 S49－22080호 일본 특허 공개 공보 H04－214671호 일본 특허 공개 공보 제2000－58867호
근년, 전력용 파워 디바이스에서는, 히트 사이클 내량(耐量)의 향상과 같은 고(高)신뢰성에 대한 요구가 강하여, 고신뢰성의 실현을 위해 칩 두께를 종래보다 얇게 하는 것이 요구되어 오고 있다. 또한, 칩 두께를 종래보다 얇게 하기 위한 웨이퍼의 슬림화에 맞추어, 비용 저감을 위해 웨이퍼 사이즈의 대(大)구경화가 진행되고 있으며, 웨이퍼의 슬림화에 따른 균열 불량률(rate of crack defects)의 저감이 큰 과제이다. 큰 설비투자를 하지 않고, 슬림화된 웨이퍼의 균열을 억제하기 위해서는, 웨이퍼를 슬림화하고 나서 처리하는 공정 수를 어떻게 줄이는가가 중요하게 된다.
상술한 도 9에 나타내는 종래형 p-i-n 다이오드의 제조 방법에서는, 웨이퍼 이면을 연삭하여 슬림화하고, 웨이퍼의 연삭된 이면에 비소를 이온 주입하여 고온 열처리를 행한 후에, 표면 전극을 포함하는 표면 소자 구조와 이면 전극을 형성한다. 이 방법의 경우, 웨이퍼가 얇은 상태에서 표면 소자 구조의 형성 공정 및 이면 전극의 형성 공정을 통과하기 때문에, 웨이퍼 균열이나 웨이퍼 표면 및 이면에 대한 손상 등을 회피하는 웨이퍼의 핸들링(반송)이 어려워져, 양품률(良品率)이 저하된다는 문제가 있다. 또, 웨이퍼 이면의 n콘택트층(54)의 형성시에, 비소를 이온 주입한 후의 열처리를 1000℃ 정도의 온도로 행할 필요가 있어, 웨이퍼에 휨이 발생하기 쉽다. 이러한 휨에 의해 웨이퍼 표면의 평탄성이 손상되어, 이후의 공정에 있어서, 표면 전극 형성 등의 패터닝(patterning)이 어려워진다는 문제가 있다.
또, 상술한 바와 같이 안티몬 도핑 기판의 문제점은, 고용도가 낮고, 또한 비소 도핑 기판의 비저항보다 비저항이 높아진다는 점과, 비저항이 높음에 따라 캐소드 전극과의 접촉 저항이 증가하고, 또, 캐소드 전극과의 접촉 저항의 편차가 증가한다는 점이다. 이러한 문제를 해소하는 방법으로서, 상기 특허 문헌 2와 같이, 반도체 기판을 슬림화한 후, 웨이퍼 이면에 고농도 이온 주입에 의해 도입된 불순물(인)을 800℃ 이상의 고온으로 열처리함으로써, 오믹 콘택트를 얻기 위한 고농도층을 형성하는 방법도 있을 수 있다.
그러나 상기 특허 문헌 2와 같은 방법의 경우, 일반적으로 표면 전극으로서 사용되는 알루미늄의 융점(融點)이 660℃ 정도이기 때문에, 웨이퍼는 슬림화된 상태에서 알루미늄 막 형성이나 포토 에칭 등 다수의 공정을 실시하게 된다. 그 결과, 웨이퍼 척(wafer chuck) 등에 의한 기계적 스트레스가 가해지는 빈도가 증가하여, 웨이퍼가 균열될 확률이 매우 높아진다는 새로운 문제가 생긴다.
한편, 반도체 기판에 고농도로 인을 이온 주입하는 경우, 주입 면에 결함이 다량으로 잔류하여, 주입 도즈량에 따라서는 이온 주입층이 아몰퍼스(amorphous)화되는 경우가 있다. 그러나 상기 특허 문헌 3과 같이 열처리의 온도를 800℃보다 낮게 하는 경우, 이온 주입층의 결정성은 회복되지 않아, 결함이 다량으로 잔류한다. 이와 같이 결함이 많이 잔류하여, 결정성이 회복되지 않는 경우, 도입된 불순물이 전기적으로 활성화되지 않게 된다. 이 때문에, 전극과의 콘택트의 저항이 커져, 다이오드의 순방향의 전압 강하가 커진다는 문제가 있다.
상술한 특허 문헌 4와 같이, 안티몬 도핑 기판이 아닌 비소 도핑 기판을 이용하는 경우, 캐소드측에 고농도 불순물층을 형성할 필요가 없어, 표면 전극 등 표면 소자 구조를 모두 형성한 후에, 웨이퍼를 슬림화하고 직후에 캐소드 전극을 형성할 수 있다. 따라서, 슬림화된 웨이퍼에 대하여 행하는 공정은 이면 전극 형성 공정뿐이면 되기 때문에, 웨이퍼의 균열 방지에는 효과적이다. 그러나 일반적으로 비소 도핑 기판은 안티몬 도핑 기판보다 비용이 높다는 문제가 있다. 또한, 비소 도핑 기판상에 n형 에피택셜층을 형성한 웨이퍼는, 에피택셜 성장 중에 있어서의 비소 도핑 기판으로부터의 오토 도핑에 의해, 웨이퍼면 내의 저항값에 편차가 생기기 쉬워, 디바이스 특성이 불규칙하다는 문제점도 있다.
본 발명은, 상술한 종래 기술에 의한 문제점을 해결하기 위하여, 제조 공정 프로세스 중의 웨이퍼의 균열을 저감하며, 또한, 반도체층과 금속 전극간의 양호한 오믹 콘택트를 확보할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하여, 본 발명의 목적을 달성하기 위하여, 본 발명에 관한 반도체 장치는, 다음의 특징을 갖는다. 제 1 도전형의 반도체 기판의 이면에, 상기 반도체 기판보다 고농도인 제 1 도전형의 콘택트층이 설치되어 있다. 상기 콘택트층과 접촉하는 제 1 전극이 설치되어 있다. 상기 콘택트층에는 인이 도핑되어 있다. 상기 콘택트층의 최대 캐리어 농도는 1.0×1018/㎤보다 크고, 또한 5.0×1019/㎤보다 작다. 상기 콘택트층의, 상기 제 1 전극과의 경계로부터 상기 반도체 기판 내부로의 확산 깊이는 0.5㎛ 이하이다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 콘택트층의 최대 캐리어 농도는 3.0×1018/㎤보다 크고, 또한 1.0×1019/㎤보다 작으면 좋다. 또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 반도체 기판에는 안티몬이 도핑되고, 상기 반도체 기판의 안티몬의 농도는 1.0×1018/㎤ 이상 3.0×1018/㎤ 이하이면 좋다. 또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 제 1 전극의 상기 콘택트층에 접촉하는 쪽의 부분에는 티탄이 포함되어 있으면 좋다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 반도체 기판의 표면에 설치된, 상기 반도체 기판보다 저농도인 제 1 도전형의 드리프트층을 더 구비한다. 그리고 상기 드리프트층의 두께와 상기 반도체 기판의 두께의 총 두께가 300㎛보다 작으면 좋다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 드리프트층의, 상기 반도체 기판측에 대하여 반대측의 표면층에, 제 2 도전형의 베이스 영역이 설치되어 있다. 상기 베이스 영역에 전기적으로 접속된 제 2 전극이 설치되어도 무방하다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 베이스 영역의 내부에, 상기 드리프트층보다 고농도인 제 1 도전형의 소스 영역이 설치되어 있다. 상기 드리프트층의, 상기 소스 영역과 상기 베이스 영역 사이에 끼인 부분의 표면에, 절연막을 통해 게이트 전극이 설치되어 있어도 무방하다.
또, 상술한 과제를 해결하여, 본 발명의 목적을 달성하기 위하여, 본 발명에 관한 반도체 장치의 제조 방법은, 다음의 특징을 갖는다. 우선, 안티몬이 도핑되어 이루어지는 제 1 도전형의 반도체 기판의 이면을 연삭하여, 상기 반도체 기판을 얇게 하는 공정을 수행한다. 다음으로, 상기 반도체 기판의 연삭된 이면에, 제 1 도전형 불순물을 이온 주입하는 공정을 수행한다. 다음으로, 340℃ 이상 500℃ 이하의 온도로 30분간 이상의 열처리를 행함으로써, 상기 반도체 기판에 주입된 상기 제 1 도전형 불순물을 활성화시켜, 상기 반도체 기판의 이면의 표면층의 제 1 도전형의 콘택트층을 형성하는 공정을 수행한다. 다음으로, 상기 콘택트층에 접촉하는 제 1 전극을 형성하는 공정을 수행한다.
또, 본 발명에 관한 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 도전형 불순물이 인이면 좋다. 또, 본 발명에 관한 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 이온 주입의 상기 제 1 도전형 불순물의 도즈량이 4.0×1013/㎠ 이상 5.6×1014/㎠ 이하이면 좋다.
또, 본 발명에 관한 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 열처리의 온도를 x(℃)로 하고, 상기 제 1 도전형 불순물의 도즈량을 y(/㎠)로 했을 때에, y = -5.7×1014 ＋ 2.012×1012x를 만족하며, 또한 0.9y ≤ x ≤ 1.1y를 만족하는 것이 좋다.
또, 본 발명에 관한 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 이온 주입의 가속 에너지가 5keV 이상이며 50keV 이하이면 좋다. 또, 본 발명에 관한 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 전극의 금속막은 티탄을 포함하면 좋다.
또, 본 발명에 관한 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 반도체 기판의 이면을 연삭하기 전에, 상기 반도체 기판의 표면에 상기 반도체 기판보다 저농도인 제 1 도전형의 드리프트층을 에피택셜 성장시키는 공정을 수행한다. 그리고 상기 반도체 기판의 연삭 후, 상기 드리프트층의 두께와 상기 반도체 기판의 두께의 총 두께가 300㎛보다 작으면 좋다.
또, 본 발명에 관한 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 드리프트층의 형성 후, 상기 반도체 기판의 연삭 전에, 상기 드리프트층의, 상기 반도체 기판측에 대하여 반대측의 표면층에 제 2 도전형의 베이스 영역을 형성하는 공정을 수행한다. 다음으로, 상기 베이스 영역에 전기적으로 접속된 제 2 전극을 형성하는 공정을 수행하면 된다.
본 발명의 반도체 장치의 구성에 있어서의 포인트는, 제 1 도전형 반도체 기판의 이면에 형성된 제 1 도전형 콘택트층에 있으며, 이하의 (1)~(3)에 나타내는 3개의 특징을 갖는다. (1) 제 1 도전형 콘택트층에는, 인을 도핑하는 동시에, 완전하게는 재결정화시키지 않고, 격자 결함을 잔류시키고 있다. (2) 제 1 도전형 콘택트층의 최대 캐리어 농도는, 1.0×1018/㎤보다 크고, 또한 5.0×1019/㎤보다 작다. (3) 제 1 도전형 콘택트층의 하면(제 1 전극과의 계면)으로부터 제 1 도전형 반도체 기판 내부로의 확산 깊이는, 0.5㎛ 이하이다.
또, 본 발명의 반도체 장치의 제조 방법의 포인트는, 제 1 도전형 콘택트층의 형성을 위해 이온 주입된 제 1 도전형 불순물의 열처리 공정을, 340℃ 이상 500℃ 이하의 온도로 수행하는 것이다.
따라서, 상술한 본 발명에 의하면, 상기 (1)~(3)의 특징을 갖는 제 1 도전형 콘택트층으로 함으로써, 이온 주입된 제 1 도전형 불순물을, 500℃ 이하의 낮은 온도로 열처리하였다 하더라도, 제 1 도전형 콘택트층과 제 1 전극 간의 콘택트를, 고온으로 열처리(800℃ 이상)를 행한 경우와 동일한 정도로 낮은 저항인 오믹 콘택트로 할 수가 있다.
또, 상술한 본 발명에 의하면, 500℃ 이하의 낮은 온도의 열처리로 제 1 도전형 콘택트층과 제 1 전극을 오믹 콘택트시킬 수 있기 때문에, 제 1 도전형 반도체 기판의 이면을 연삭하여 얇게 하기 전에, 제 1 도전형 반도체 기판의 표면에 표면 소자 구조를 형성할 수 있다. 이로써, 제 1 도전형 반도체 기판을 슬림화하고 나서 처리하는 공정 수를 줄일 수가 있다. 따라서, 제조 공정 프로세스 중에, 각 제조 공정으로의 제 1 도전형 반도체 기판(웨이퍼)을 핸들링(반송)하는 처리를 줄일 수가 있다.
이상과 같이, 본 발명을 적용하면, 제조 공정 프로세스 중의 웨이퍼의 균열을 저감하며, 또한, 반도체층과 금속 전극 간의 양호한 오믹 콘택트를 확보할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있게 된다.
도 1은, 본 발명의 실시형태 1에 관한 반도체 장치의 주요부를 나타내는 단면도이다.
도 2는, 본 발명의 실시형태 1에 관한 반도체 장치의 제조 도중의 상태를 나타내는 단면도이다.
도 3은, 본 발명의 실시예 1에 관한 반도체 장치의 순방향 전압 특성과 이면 인 이온 주입 도즈량간의 관계를 나타내는 특성도이다.
도 4는, 본 발명의 실시예 2에 관한 반도체 장치의 순방향 전압 특성과 이면 콘택트 열처리 온도와의 관계를 나타내는 특성도이다.
도 5는, 본 발명의 실시예 3에 관한 반도체 장치의 제조 방법에 있어서의 이면 인 이온 주입 도즈량과 이면 콘택트 열처리 온도와의 관계를 나타내는 특성도이다.
도 6은, 본 발명의 실시예 4에 관한 반도체 장치의 이면 캐리어 농도 분포를 나타내는 특성도이다.
도 7은, 본 발명의 실시예 5에 관한 반도체 장치의 순방향 전압 특성과 이면 콘택트 열처리 시간간의 관계를 나타내는 특성도이다.
도 8은, 본 발명의 실시형태 2에 관한 반도체 장치의 주요부를 나타내는 단면도이다.
도 9는, 종래의 반도체 장치의 제조 도중의 상태를 나타내는 단면도이다.
이하에 첨부 도면을 참조하여, 본 발명에 관한 반도체 장치 및 반도체 장치의 제조 방법의 적합한 실시형태를 상세하게 설명한다. 본 명세서 및 첨부 도면 에 있어서는, n 또는 p를 관기(冠記)한 층이나 영역에서는, 각각 전자 또는 정공이 다수 캐리어(majority carrier)인 것을 의미한다. 또, n이나 p에 붙는 ＋ 및 -는, 각각 그것이 붙어있지 않은 층이나 영역보다 고불순물 농도 및 저불순물 농도인 것을 의미한다. 또한, 이하의 실시형태의 설명 및 첨부 도면에 있어서, 같은 구성에는 동일한 부호를 사용하고, 중복되는 설명은 생략한다.
또, 각 실시형태에 있어서, 제 1 도전형을 n형, 제 2 도전형을 p형으로 하여 설명하지만, 제 1 도전형을 p형, 제 2 도전형을 n형으로 하여도 무방하다. 또, 본 발명에 있어서는, 디바이스, 소자, 칩 혹은 반도체 칩이라는 표현도 이용하고 있지만, 모두 같은 대상을 나타내고 있다. 또, 본 명세서에 있어서의 웨이퍼란, 칩으로 단편(斷片)화하기 전의 실리콘 기판이다. 또, 실리콘 기판의 표면을 상면, 이면을 하면으로 기재하는 경우도 있다. 반도체는 실리콘으로 한정하는 것은 아니다. 또, 반도체 칩에 있어서, 표면 전극이 형성되어 있으며, 또한 온(on) 상태일 때에 전류가 흐르는 영역을 「활성 영역」이라고 한다. 또, 활성 영역의 단부(端部)로부터 칩의 외주 단부까지의, 활성 영역을 둘러싸는 영역으로서, 칩에 형성된 소자에 전압이 인가되었을 때에 발생하는 칩 표면의 전계 강도를 완화시키는 구조부를 「종단(終端) 구조 영역」이라고 한다.
(실시형태 1)
실시형태 1에 관한 반도체 장치의 구조에 대해, 다이오드를 예로 설명한다. 도 1은, 본 발명의 실시형태 1에 관한 반도체 장치의 주요부를 나타내는 단면도이다. 도 1에 나타내는 바와 같이, 실시형태 1에 관한 다이오드에 있어서, 고농도의 안티몬이 도핑되어 이루어지는 n형의 반도체 기판(n형 캐소드층(1))의 상면에는, n형 에피택셜층(10)이 형성되어 있다. 상기 반도체 기판은 주로, 초크랄스키(Czochralski; CZ)법으로 제조하는 단결정의 실리콘 기판이다.
상기 실리콘 기판에 도핑된 안티몬(Sb)의 불순물 농도는, 실리콘의 용융 온도(1414℃) 부근에서의 고용도(固溶度)인 1.0×1018/㎤ 이상 3.0×1018/㎤ 이하 정도까지 고농도이다. 이러한 고농도의 안티몬 도핑 기판이라면, 다이오드가 저(低)저항, 저(低)순방향 전압이 되므로 바람직하다. 또, n형 에피택셜층(10)은 n-형 드리프트층(2)이 된다. n-형 드리프트층(2)의 불순물 농도는, n형 캐소드층(1)의 불순물 농도보다 낮다. 다이오드에 역(逆)바이어스 전압을 인가했을 때에는, 상기 n-형 드리프트층(2)의 내부에 공핍(空乏)층이 확대된다.
n-형 드리프트층(2)의 표면(n형 캐소드층(1)측에 대해 반대측의 면)에는, 주전류를 흘리는 영역인 활성 영역(23)과, 공핍층의 전계 강도를 완화하기 위한 종단 구조 영역(24)이 형성되어 있다. 종단 구조 영역(24)은, 활성 영역(23)의 외주를 둘러싼다. 활성 영역(23)의 표면에는, n-형 드리프트층(2)보다 고농도인 p형 애노드층(3)(p형 베이스층이라고도 한다)이 형성되어 있다. 상기 p형 애노드층(3)과 n-형 드리프트층(2)의 사이에 pn접합이 형성된다. p형 애노드층(3)의 표면에는, 애노드 전극(5)이 형성되며, p형 애노드층(3)과 오믹으로 접속된다.
활성 영역(23)의 표면에 p형 애노드층(3)을 선택적으로 형성하고, 활성 영역(23)의 표면의 p형 애노드층(3)이 형성되지 않는 영역에 있어서 n-형 드리프트층(2)과 애노드 전극(5)을 쇼트 키 접촉(Schottky contact)으로 하는 구조로 하여도 무방하다. 종단 구조 영역(24)의 표면에는, 층간 절연막(7), p형 가드 링(guard ring) 층(11), p형 가드 링 층(11)에 접속되는 필드 플레이트(12)가 형성되어 있다. 종단 구조 영역(24)에는, 가드 링 구조 대신에, 주지(周知)의 리서프(RESURF) 구조를 형성하여도 무방하다.
n-형 드리프트층(2)의 표면에는, 종단 구조 영역(24)으로부터 활성 영역(23)의 단부에 이르도록 패시베이션막(passivation film; 20)이 형성된다. 상기 패시베이션막(20)에는, 주지의 폴리이미드 등의 수지막, 질화 실리콘막, 실리콘 산화막 등이 이용된다. 한편, n형 캐소드층(1)의 하면(n-형 드리프트층(2) 측에 대해 반대측의 면)에는, n형 캐소드층(1)과 동등하거나 그 이상의 불순물 농도로 n형 콘택트층(4)이 형성되며, 상기 n형 콘택트층(4)에 오믹 접촉(오믹 콘택트)하도록 캐소드 전극(6)이 형성된다.
실시형태 1에 관한 다이오드의 구성에 있어서의 중요한 포인트는 n형 콘택트층(4)에 있으며, n형 콘택트층(4)은, 이하의 (1)~(3)에 나타내는 3개의 특징을 갖는다. (1) n형 콘택트층(4)에는, 인(P)을 도핑하는 동시에, 완전하게는 재결정화시키지 않고, 격자 결함(주로 점(点) 결함)을 잔류시키고 있다. (2) n형 콘택트층(4)의 최대 캐리어 농도는, 1.0×1018/㎤보다 크고, 또한 5.0×1019/㎤보다 작다. (3) n형 콘택트층(4)의 하면(캐소드 전극과의 계면)으로부터 n형 캐소드층(1) 내부로의 확산 깊이는, 0.5㎛ 이하이다.
상기 (1)~(3)의 3개의 특징을 갖는 n형 콘택트층(4)으로 함으로써, 본 발명은, n형 콘택트층(4)을 형성하기 위해 이온 주입된 인을 500℃ 이하의 낮은 온도의 열처리(후술하는 이면 콘택트 열처리)를 행함에도 불구하고, 고온으로 열처리(800℃ 이상)를 행한 경우와 동일한 정도로 낮은 저항의 다이오드를 형성할 수 있게 된다. 특히, 상기 (1)~(3)의 3개의 특징에 의해 얻어지는 저(低)저항화의 효과는, 종래 기술에서는 볼 수 없는 특이한 효과이다. 상기 (1)~(3)의 3개의 특징에 의한 특이한 작용 효과에 대해서는, 후술하는 실시예 1~5에서 설명한다.
다음으로, 실시형태 1에 관한 다이오드의 제조 방법을, 도 2를 이용하여 설명한다. 도 2는, 본 발명의 실시형태 1에 관한 반도체 장치의 제조 도중의 상태를 나타내는 단면도이다. 우선, CZ법에 의해 제작된 두께가 625㎛이고 안티몬(Sb)이 대략 고용도까지 도핑되어 이루어지는 n형의 저비저항인 CZ 실리콘 기판(약 20mΩ㎝)을 준비한다. 상기 실리콘 기판이 n형 캐소드층(1)이다. 상기 실리콘 기판의 표면을 연마하여 경면(鏡面) 마무리를 수행하고, 이 경면 마무리된 실리콘 기판 표면 상에, 인을 도핑하면서 에피택셜 성장시킴으로써, 두께가 60㎛이고 20Ω㎝인 n형 에피택셜층(10)을 형성한 웨이퍼를 제작한다(도 2(a)).
다음으로, 웨이퍼의 표면(n형 에피택셜층(10)측의 면)에, 7.0×1013/㎠의 도즈량으로 붕소의 이온 주입을 수행하고, 그 후 1150℃로 열처리를 행함으로써, 활성 영역(23)에 있어서의 웨이퍼의 표면의 표면층에 p형 애노드층(3)을 형성한다(도 2(b)). 상기 p형 애노드층(3)과 n형 캐소드층(1) 사이에 끼워진 n형 에피택셜층(10)이 n-형 드리프트층(2)이 된다. 다음으로, p형 애노드층(3)의 표면에, 알루미늄을 포함하는 금속막으로 애노드 전극(5)을 형성한다(도 2(c)). 그 후, 웨이퍼의 나머지 총 두께가 예컨대 200㎛의 두께가 되도록 웨이퍼의 이면(n형 캐소드층(1)측의 면)을 연삭·에칭(18)한다(도 2(d)).
다음으로, 웨이퍼의 연삭·에칭(18)을 행한 이면에, 4.0×1013/㎠로부터 5.6×1014/㎠의 도즈량으로, 가속 에너지 5keV 이상 50keV 이하로 예컨대 인의 이온 주입(이하, 이면 인 이온 주입이라 한다; 19)을 수행한다(도 2(e)). 다음으로, 340℃ 이상 500℃ 이하의 온도로 열처리를 행하여, 웨이퍼의 이면의 표면층에 n형 콘택트층(4)을 형성한다. 상기 n형 콘택트층(4)을 형성할 때의 열처리를, 이하 「이면 콘택트 열처리」라 한다. 이면 인 이온 주입(19)의 가속 에너지는, 상기의 범위이면 낮은 저항의 n형 콘택트층(4)을 형성할 수 있다. 또, 이면 인 이온 주입(19)의 도즈량을 상기의 범위로 하고, 상기 온도 범위에서 이면 콘택트 열처리를 행함으로써, 상술한 (1)~(3)에 나타내는 본 발명의 3개의 특징을 갖는 n형 콘택트층(4)을 형성할 수가 있다.
다음으로, n형 콘택트층(4) 상에 티탄(Ti) 막을 증착하여 캐소드 전극(6)을 형성하고, 캐소드 전극(6)과 n형 콘택트층(4)의 오믹 접촉을 확보함으로써(도 2(f)), 도 1에 나타내는 실시형태 1에 관한 다이오드가 완성된다. 캐소드 전극(6)의 구성 재료인 티탄은, 열적(熱的)으로 안정성이 높고, 막형성도 용이하며, 또한 제조 비용도 낮기 때문에 n형 실리콘에 대한 오믹 전극으로서 바람직한 금속이다. 티탄막 상에는, 니켈(Ni) 막, 은(Ag) 막 혹은 금(Au) 막을 포개어 증착하여 캐소드 전극(6)을 형성하여도 무방하다.
n형 콘택트층(4)의 형성에 있어서의 이면 콘택트 열처리는, 캐소드 전극(6)이 되는 금속막의 형성(퇴적) 전에 수행하면 좋다. 그 이유는, 다음과 같다. 예컨대 증착 장치로 웨이퍼 이면에 캐소드 전극(6)이 되는 티탄막을 증착한 후에 400℃ 정도의 온도로 이면 콘택트 열처리를 행하고, 그 후 웨이퍼 온도가 저하되었을 때에, 티탄막 상에 캐소드 전극(6)이 되는 니켈막과 금(金)막을 더 증착하는 경우, 웨이퍼에 남는 열에 의해 니켈막 내의 니켈이 금막 표면에 석출(析出)된다. 이 상태에서 증착 장치로부터 웨이퍼를 취출(取出)했을 경우, 금막의 표면에 석출된 니켈은 산화된다. 금막 표면의 산화된 니켈은, 몰드(mold) 등에 패키징할 때에, 전극판과 칩 이면의 캐소드 전극(6)을 접합하는 땜납의, 칩 이면의 캐소드 전극(6)에 대한 젖음성(wettability)을 저하시킨다. 이로써, 땜납과 캐소드 전극(6)의 사이에 보이드(void, 공극)가 생기기 쉽다는 문제가 있다. 이 때문에, n형 콘택트층(4)의 형성에 있어서의 이면 콘택트 열처리는, 캐소드 전극(6)이 되는 금속막의 형성(퇴적) 전에 수행하는 것이 좋다. 또, 웨이퍼 이면에 캐소드 전극(6)이 되는 모든 금속막을 퇴적시킨 후에 이면 콘택트 열처리를 행한 경우에 있어서도 금막 표면에 니켈이 석출되기 때문에, 티탄막 퇴적 후에 이면 콘택트 열처리를 행하는 경우와 같은 문제가 생긴다. 따라서, 금속막을 퇴적시키기 전에 이면 콘택트 열처리를 행하는 것이 바람직하다.
웨이퍼를 이면부터 연삭했을 때의 웨이퍼 나머지 두께(remaining thickness)(웨이퍼의 총 두께)는, n-형 드리프트층(2)의 두께보다 얇아지지 않는(즉 n형 캐소드층(1)이 남는) 범위에서, n형 캐소드층(1)의 두께와 n-형 드리프트층(2)의 두께를 합계 300㎛ 미만으로 하는 것이 바람직하다. 그 이유는, 칩 두께가 얇아지면 얇아질수록, 실리콘 기판의 열 용량이 작아져, 히트 사이클 내량(耐量)이 향상되기 때문이다. 또, 웨이퍼의 균열 불량도 고려하면, 웨이퍼 나머지 두께가 120㎛보다 두껍고 300㎛보다 얇으면, 더 바람직하다.
[실시예 1]
다음으로, 본 발명에 관한 반도체 장치의 순방향 전압 특성과, 이면 인 이온 주입(the back surface phosphorus ion implantation; 19)의 도즈량과의 관계에 대해 설명한다. 도 3은, 본 발명의 실시예 1에 관한 반도체 장치의 순방향 전압 특성과 이면 인 이온 주입 도즈량간의 관계를 나타내는 특성도이다. 도 3에는, 이면 콘택트 열처리의 온도가 380℃일 때의, 이면 인 이온 주입(19)의 도즈량과 다이오드의 순방향 전압(Vf) 특성간의 관계를 나타낸다. 순방향 전압(Vf)의 정의는, 종횡(縱橫)이 각각 5 mm인 다이오드 칩의 애노드 전극·캐소드 전극 사이에 순방향 바이어스 전압을 인가하여, 순방향 전류가 5 암페어(A)가 되었을 때의 애노드 전극·캐소드 전극간의 순방향 전압 강하의 값으로 하였다. 이러한 순방향 전류의 전류 밀도는, 활성 영역(23)의 면적에 의존하며, 예컨대 30 A/㎠ 정도이다(다른 실시예에 있어서도 마찬가지이다).
종래와 같이, 안티몬 도핑 기판의 이면측에 오믹 콘택트를 위한 n형 콘택트층을 형성하지 않는 경우(이하, 종래예 1로 한다), 순방향 전압값(이하, Vf값으로 한다)은 약 1.1~1.2V이다(도시 생략). 또, 안티몬 도핑 기판의 이면에 인 이온 주입을 실시하고 800℃ 이상의 고온으로 열처리한 경우(이하, 종래예 2로 한다)의 Vf값은 약 0.8V이다(도시 생략). 종래예 2의 Vf값과의 차분(差分)인 0.3V~0.4V가, 종래예 1에 있어서의 안티몬 도핑 기판에 의한 콘택트 로스(Contact loss)(콘택트 저항에 의한 전압 강하)이다. 비소 도핑 기판을 이용했을 경우(이하, 종래예 3으로 한다)도 마찬가지로 Vf값은 약 0.8 V이다(도시 생략).
한편, 도 3에 나타내는 결과로부터, 1.25×1014/㎠ 이하의 이면 인 이온 주입(19)의 도즈량의 경우, Vf값은 1.0V보다 높아지고, 또한 1.0×1014/㎠보다 낮은 도즈량에서는, 이면 인 이온 주입(19)을 행하지 않는 종래예 1의 Vf값과 동일한 정도인 1.15V 정도인 것이 확인되었다. 이와 같이, 종래예 1의 Vf값과 동일한 정도인 Vf값이 될 때의, 이면 인 이온 주입(19)의 도즈량의 범위를, 영역 A로 한다. 이면 인 이온 주입(19)의 도즈량이 영역 A인 경우에는, 단순하게, 안티몬 도핑 기판 이면에 있어서의 콘택트 저항을 낮추기 위한 n형 불순물량이 부족한 것을 의미하고 있다.
반대로, 이면 인 이온 주입(19)의 도즈량이 2.5×1014/㎠ 이상인 경우, 급격하게 Vf값이 상승하였다. 특히, 이면 인 이온 주입(19)의 도즈량이 3.0×1014/㎠일 때에 Vf값이 1.3V 이상이 되어, 종래예 1에 있어서의 안티몬 도핑 기판에 의한 콘택트 로스를 훨씬 상회하고 있는 것이 확인되었다. 이러한 이면 인 이온 주입(19)의 도즈량의 범위를, 영역 C로 한다. 이면 인 이온 주입(19)의 도즈량이 영역 C인 경우에는, 이면 인 이온 주입(19)시에 안티몬 도핑 기판에 생긴 Si 손상(데미지)이, 380℃의 온도의 열처리로는 회복되지 않고 다량으로 잔류하여, 콘택트 저항이 증가하는 것 이외에, 또한 안티몬 도핑 기판에 의한 콘택트 로스에 가미(加味)되는 것으로 추측된다.
이에 대하여, 이면 인 이온 주입(19)의 도즈량이 1.0×1014/㎠ 이상 2.7×1014/㎠ 이하인 경우(영역 A의 고(高)도즈량측 및 영역 C의 저(低)도즈량측), 종래예 1과 같이 n형 콘택트층을 형성하지 않는 경우의 Vf값(1.1~1.2V)보다 Vf값을 작게 할 수가 있다(Vf값이 1.1V 이하). 이와 같이 종래예 1의 Vf값보다 저항이 낮아지는 효과를, 본 발명의 제 1의 효과로 한다. 또, 이면 인 이온 주입(19)의 도즈량이 1.25×1014/㎠ 이상 2.5×1014/㎠ 이하인 경우, 상기 Vf값보다 0.1V 이상이나 Vf값을 더 작게 할 수가 있다(Vf값이 1.0V 이하)는 현저한 저(低)저항화의 효과를 나타내는 것이다. 이러한 저저항화의 효과를 제 2의 효과로 한다. 또, 이와 같이 이면 인 이온 주입(19)을 행하지 않는 종래예 1의 Vf값보다 0.1V 이상 Vf값을 작게 할 수 있는 이면 인 이온 주입(19)의 도즈량의 범위를, 영역 B로 한다.
또한, 이면 인 이온 주입(19)의 도즈량이 1.6×1014/㎠ 이상 2.3×1014/㎠ 이하인 경우(영역 B의 중간 부근의 도즈량), 저온 열처리임에도 불구하고, 고온 열처리(800℃ 이상)에 의해 n형 콘택트층을 형성한 종래예 2의 Vf값과 같은 정도(Vf값이 1.0V 미만이거나, 혹은 0.9V 이하)까지 작게 할 수가 있다. 또한, 상기 범위 내의 이면 인 이온 주입(19)의 도즈량의 변화라면, Vf값은 최소값(0.85V) 및 최소값의 5% 정도의 범위 내가 되어 거의 변화하지 않기 때문에, Vf 특성이 안정적인 이면 인 이온 주입(19)의 도즈량의 범위가 된다. 이와 같이 안정적으로 저저항화를 실현할 수 있는 효과는, 종래의 구성으로는 얻을 수 없는 특이한 효과이며, 이 효과를 제 3의 효과로 한다. 또, 이러한 제 3의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량의 범위, 즉 Vf값이 1.0V 미만이며, 또한 최소값(0.85V) 및 최소값의 5% 정도의 어긋남을 나타내는 범위 내의 도즈량을, 최적 도즈량으로 한다(도 3에 있어서 점선으로 된 직사각형으로 둘러싸인 부분).
이상의 본 발명의 작용 효과를 정리하면, 하기 (가)~(다)의 3점의 작용 효과를 거두는 것으로 확인되었다. (가) 제 1~3의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량은, 1.0×1015/㎠ 이상이라는 이른바 고(高)도즈량이 아닌, 그것보다 충분히 낮은 도즈량이다. (나) 이면 콘택트 열처리의 온도가 380℃라는, 말하자면 저온(500℃ 이하)에서의 열처리이다. (다) 상기 (가), (나)였을 경우에도, 고온(800℃ 이상) 열처리를 행하는 실시예 2의 값과 동등한 Vf값을 나타낸다. 주지의 고상(固相) 에피택셜 성장은, 인의 도즈량이 1.0×1015/㎠ 이상이기 때문에, 이면 인 이온 주입(19)의 도즈량은, 주지의 고상 에피택셜 성장보다 한 자리수 가까이 작은 도즈량이다. 상기 (가)~(다)에 나타내는 작용 효과는, 안티몬 도핑 기판의 표면(본 발명에서는 이면을 나타냄)에 인을 이온 주입함에 따른 고유의 현상이며, 종래 기술로는 얻을 수 없는 특이한 작용 효과이다. 이와 같이 상기 (가)~(다)에 나타내는 특이한 작용 효과가 얻어지는 물리적인 이유는, n형 콘택트층(4)의 도펀트(여기에서는 인 원자)와, 고농도 기판의 도펀트(여기에서는 안티몬 원자) 및 잔류 격자 결함(주로 점 결함)의 상호작용에 의한 것으로 추측된다.
[실시예 2]
다음으로, 본 발명에 관한 반도체 장치의 순방향 전압 특성과, 이면 콘택트 열처리의 온도와의 관계에 대해 설명한다. 도 4는, 본 발명의 실시예 2에 관한 반도체 장치의 순방향 전압 특성과 이면 콘택트 열처리 온도간의 관계를 나타내는 특성도이다. 도 4에는, 실시예 1(380℃)을 포함하는 4 종류의 이면 콘택트 열처리의 온도(350℃, 380℃, 420℃, 470℃)에 있어서의 이면 인 이온 주입(19)의 도즈량과 다이오드의 Vf 특성의 관계를 나타낸다.
도 4에 나타내는 결과로부터, 열처리 온도가 350℃인 경우, 상술한 바와 같은 오믹 콘택트를 취하기 위한 제 1의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 5.0×1013/㎠ 이상 1.8×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 2의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 7.0×1013/㎠ 이상 1.7×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 3의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위, 즉 최적 도즈량은, 1.0×1014/㎠ 이상 1.5×1014/㎠ 이하의 범위인 것이 확인되었다.
열처리 온도가 420℃인 경우, 제 1의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 1.7×1014/㎠ 이상 3.7×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 2의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 2.1×1014/㎠ 이상 3.4×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 3의 효과를 나타내는 이면 인 이온 주입(19)의 최적 도즈량은, 2.4×1014/㎠ 이상 3.1×1014/㎠ 이하의 범위인 것이 확인되었다.
열처리 온도가 470℃인 경우에는, 제 1의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 2.4×1014/㎠ 이상 4.8×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 2의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 2.8×1014/㎠ 이상 4.7×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 3의 효과를 나타내는 이면 인 이온 주입(19)의 최적 도즈량은, 3.3×1014/㎠ 이상 4.4×1014/㎠ 이하의 범위인 것이 확인되었다.
또, 도시되어 있지 않으나, 열처리 온도가 340℃인 경우에는, 제 1의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 4.0×1013/㎠ 이상 1.6×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 2의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 6.0×1013/㎠ 이상 1.4×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 3의 효과를 나타내는 이면 인 이온 주입(19)의 최적 도즈량은, 9.0×1013/㎠ 이상 1.4×1014/㎠ 이하의 범위인 것이 확인되었다.
마찬가지로 도시되어 있지 않으나, 열처리 온도가 500℃인 경우에는, 제 1의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 3.2×1014/㎠ 이상 5.6×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 2의 효과를 나타내는 이면 인 이온 주입(19)의 도즈량 범위는, 3.6×1014/㎠ 이상 5.3×1014/㎠ 이하의 범위인 것이 확인되었다. 또한, 제 3의 효과를 나타내는 이면 인 이온 주입(19)의 최적 도즈량은, 4.1×1014/㎠ 이상 5.0×1014/㎠ 이하의 범위인 것이 확인되었다.
이와 같이 이면 콘택트 열처리의 온도가 높을수록, 이면 인 이온 주입(19)의 최적 도즈량은 높아지며, 그 도즈량 범위도 넓어지는 것이 확인되었다. 또, 열처리 온도가 380℃ 이상에 있어서는, Vf값의 최소값은 열처리 온도에 따르지 않고, 거의 일정값이 되는 것이 확인되었다. 이는, 실시예 1에서 기술한 상기 (가)~(다)에 나타내는 작용 효과에 따른 것이며, 상기 (가)~(다)에 나타내는 작용 효과가 얻어지는 이유도 실시예 1과 같은 것으로 추측된다.
이상의 결과로부터, 이온 주입 장치나 열처리 장치의 기기 차(差) 등도 고려하여, 안티몬 도핑 기판의 이면측에 오믹 콘택트를 취하는 n형 콘택트층을 형성하지 않는 경우(종래예 1)의 Vf값(1.1V)보다 Vf값이 작아진다는 본 발명의 제 1의 효과가 얻어졌다. 마찬가지로 Vf값이 1.1~1.2V보다 0.1V 이상 작은 1.0V 이하가 된다는 본 발명의 제 2의 효과가 얻어졌다. 또, 이면 인 이온 주입(19)의 도즈량의 변화에 대하여, Vf값이 1.0V 미만이며, 또한 Vf값의 최소값 및 최소값의 5%의 범위 내에 든다는 본 발명의 제 3의 효과가 얻어졌다.
따라서, 제 1의 효과를 거두는 이면 인 이온 주입(19)의 도즈량의 하한(下限)은, 이면 콘택트 열처리의 열처리 온도가 340℃일 때의 4.0×1013/㎠ 이상이다. 제 1의 효과를 거두는 이면 인 이온 주입(19)의 도즈량의 상한(上限)은, 이면 콘택트 열처리의 열처리 온도가 500℃일 때의 5.6×1014/㎠ 이하이다. 또, 제 2의 효과를 거두는 이면 인 이온 주입(19)의 도즈량의 하한은, 이면 콘택트 열처리의 열처리 온도가 340℃일 때의 6.0×1013/㎠ 이상이다. 제 2의 효과를 거두는 이면 인 이온 주입(19)의 도즈량의 상한은, 이면 콘택트 열처리의 열처리 온도가 500℃일 때의 5.3×1014/㎠ 이하이다. 제 3의 효과를 거두는 이면 인 이온 주입(19)의 도즈량의 하한은, 이면 콘택트 열처리의 열처리 온도가 340℃일 때의 9.0×1013/㎠ 이상이다. 제 3의 효과를 거두는 이면 인 이온 주입(19)의 도즈량의 상한은 이면 콘택트 열처리의 열처리 온도가 500℃일 때의 5.0×1014/㎠ 이하이다.
또한, 제 3의 효과를 거두는 이면 인 이온 주입(19)의 도즈량의 상기 범위 중에서, 이면 콘택트 열처리의 온도에 거의 의존하지 않고 Vf값이 0.9V 이하이며, 최소값 및 최소값의 5%의 범위 내에 드는 조건으로서, 열처리 온도가 380℃ 이상 500℃ 이하이며, 이면 인 이온 주입(19)의 도즈량이 1.6×1014/㎠ 이상 5.0×1014/㎠ 이하가, 한층 바람직하다.
[실시예 3]
다음으로, 본 발명에 관한 반도체 장치의 제조 방법에 있어서의 이면 인 이온 주입(19)의 최적 도즈량과 이면 콘택트 열처리의 온도간의 관계에 대해 설명한다. 도 5는, 본 발명의 실시예 3에 관한 반도체 장치의 제조 방법에 있어서의 이면 인 이온 주입 도즈량과 이면 콘택트 열처리 온도간의 관계를 나타내는 특성도이다. 도 5에는, 실시예 2에서 기술한 도 4에 나타내는 4 종류의 이면 콘택트 열처리 온도에 340℃ 및 500℃의 2점의 이면 콘택트 열처리 온도(도 5에는, 인 이온 주입 후의 열처리 온도로 나타냄)를 추가했을 때의 최적의 이면 인 이온 주입(19)의 도즈량(최적 도즈량, 도 5에는 최적 인 이온 주입 도즈량으로 나타냄)의 관계를 1차 함수로 나타낸다. 각 6점의 이면 콘택트 열처리 온도에 있어서의 세로의 에러 바(Vertical error bar)는, 각각의 이면 콘택트 열처리 온도에 있어서의 이면 인 이온 주입(19)의 최적 도즈량(의 범위)이다. 각 6점의 이면 콘택트 열처리 온도에 있어서 Vf값이 최소가 될 때의 이면 인 이온 주입(19)의 도즈량에 대하여, 각 점을 1차 함수로 피팅(fitting)시킨 피팅 함수를, 실선으로 나타낸다. 파선은, 피팅 함수의 y값의 ±10%를 각각 지나는 선이다.
도 5에 나타내는 결과로부터, 이면 인 이온 주입(19)의 최적 도즈량은, 직선상에 잘 놓여 있음을 알 수 있다. 1차 함수로 피팅시켰을 때의 함수 식은, 이면 인 이온 주입(19) 후의 열처리 온도를 x(℃), 이면 인 이온 주입(19)의 도즈량의 피팅값을 y(/㎠)로 하여, 하기 (A)식으로 나타내어진다.
y = －5.7 × 1014 ＋ 2.012 × 1012x ··· (A)
결정(決定)계수는 0.99이다. 즉, 이면 콘택트 열처리 온도가 340℃ 이상 500℃ 이하의 범위까지는, 이면 인 이온 주입(19)의 최적 도즈량은 상기 (A) 식으로 충분히 기술(記述)할 수 있다. 또한, 세로의 에러 바로 나타낸 이면 인 이온 주입(19)의 최적 도즈량(의 범위)은, 상기 (A)식으로 나타내는 피팅 함수의 y값의 ±10%의 범위와 잘 겹쳐져, 380℃ 미만의 이면 콘택트 열처리 온도에서도 편차(deviation)는 고작 반(半分) 정도이다. 따라서, 340℃ 이상 500℃ 이하의 범위의 임의의 이면 콘택트 열처리 온도(x)에 대하여, 이면 인 이온 주입(19)의 도즈량을, 상기 (A) 식으로 나타내는 피팅 함수의 y값의 ±10%의 범위에서 설정하면(0.9y≤x≤1.1y), 문제없이 제 3의 효과를 거둘 수가 있다. 또, 마찬가지로 340℃로부터 500℃의 전(全) 범위의 임의의 이면 콘택트 열처리 온도에 의해, 이면 인 이온 주입(19)의 도즈량을 상기 (A) 식에 나타내는 피팅 함수의 y값의 ±10%의 범위에서 설정하면, 전혀 문제없이 본 발명의 제 2의 효과를 거둘 수 있음은, 말할 필요도 없다.
이면 콘택트 열처리의 온도는, 표면의 디바이스 구조에 따라 적절히 변경하면 된다. 예컨대 웨이퍼 표면의 애노드 전극(5)측에 패시베이션막(20)으로서 유기물인 폴리이미드를 형성한 후, 웨이퍼를 슬림화하여 본 발명을 적용했을 경우, 열처리 온도는 400℃ 이하로 한다. 바람직하게는 폴리이미드의 큐어링(curing)(베이킹(baking)) 온도보다 낮은 이면 콘택트 열처리 온도가 좋다. 그 이유는, 다음과 같다. 폴리이미드는 패턴 형성 후, 일반적으로는 320℃~400℃로 큐어링을 행함으로써 이미드화를 수행한다. 큐어링에 의해 이미드화할 때, 막 중에 포함되어 있던 수분이나 유기용제 등이 가스로서 큐어링 온도와 함께 상승한다. 따라서, 폴리이미드 베이킹 온도보다 높은 온도로 이면 인 이온 주입(19) 후의 이면 콘택트 열처리를 행할 경우, 폴리이미드막 내부로부터 더욱 유기 가스가 발생하여, n형 캐소드층(1)에 부착(오염)함에 따라, n형 콘택트층(4)과 캐소드 전극(6)간의 콘택트가 불량하게 된다.
반대로, 이면 인 이온 주입(19) 후의 이면 콘택트 열처리 온도가 폴리이미드 큐어링 온도보다 낮은 경우에는, 유기 가스는 큐어링 중에 모두 나오고 있기 때문에, 이면 인 이온 주입(19) 후의 이면 콘택트 열처리에서는 거의 유기 가스는 발생하지 않아 n형 캐소드층(1)에 대한 오염은 없다. 이 때문에, 일례이지만, 다음과 같이 n형 콘택트층(4)을 형성하는 것이 좋다. 우선, 패시베이션막(20)이 폴리이미드인 경우에는, 폴리이미드 큐어링을 400℃로 수행한다. 다음으로, 표면 구조를 모두 제작한 후, 소정 웨이퍼 두께까지 웨이퍼를 이면부터 슬림화한다(연삭·에칭(18)). 그리고, 웨이퍼의 연삭된 이면에 2.0×1014/㎠의 도즈량으로 이면 인 이온 주입(19)을 행하여, 이면 콘택트 열처리를 380℃로 수행한다. 그 후, 웨이퍼 이면에 캐소드 전극(6)을 증착한다. 이로써, n형 콘택트층(4)과 캐소드 전극(6)간의 오믹 콘택트가 얻어져, 적정한 디바이스 특성을 얻을 수가 있다.
예컨대 표면의 패시베이션막(20)이 없는 경우, 이면 인 이온 주입(19) 후의 이면 콘택트 열처리 온도는 500℃ 정도까지 높일 수 있다. 500℃보다 높은 이면 콘택트 열처리 온도로 했을 경우, 표면의 애노드 전극(5)에 사용되고 있는 알루미늄과 콘택트면의 실리콘이 상호 확산되어, Si 석출을 일으킴에 따라 애노드측의 콘택트 저항을 증대시킨다. 이 때문에, 이면 콘택트 열처리 온도는, 500℃ 정도의 온도가 상한인 것이 바람직하다. 이면 콘택트 열처리 온도가 500℃ 정도인 경우, 도 5로부터, 이면 인 이온 주입(19)의 도즈량은 4.5×1014/㎠ 정도가 가장 적합하다.
또, 예컨대, 패시베이션막(20)이 실리콘 질화(SiN)막이나 실리콘 산화(SiO2)막 등의 Si계인 경우, 막형성 방법이나 조건에 따르기도 하지만, 이면 인 이온 주입(19) 후의 이면 콘택트 열처리 온도를 340℃~450℃ 정도로 폭넓은 범위로 할 수가 있다. Si계의 패시베이션막(20)의 경우, 460℃ 이상의 온도로 이면 콘택트 열처리함으로써 애노드 전극(5)의 알루미늄과 패시베이션막(20)이 반응하여, 리크 전류 불량(leak current defects)의 횟수가 늘어나거나, 신뢰성 특성에 영향을 미친다. 이 때문에, 이면 콘택트 열처리 온도는, 450℃ 정도를 상한(上限)으로 하는 것이 바람직하다.
[실시예 4]
본 발명에 관한 반도체 장치의 n형 콘택트층(4)의 캐리어 농도에 대해 검증하였다. n형 콘택트층(4)의 캐리어 농도는, 주지의 확산 저항(Spreading Resistance; SR) 측정기를 이용하여 n형 콘택트층(4)의 도핑 농도 분포를 측정함으로써 평가할 수 있다. 도 6은, 본 발명의 실시예 4에 관한 반도체 장치의 이면 캐리어 농도 분포를 나타내는 특성도이다. 도 6에는, n형 캐소드층(1)의 표면(기판의 이면)에, 이면 콘택트 열처리의 각 열처리 온도에 있어서의 최적 도즈량으로 이면 인 이온 주입(19)을 행한 후에 이면 콘택트 열처리를 행했을 때의, SR 측정에 의한 캐리어 농도(일반적으로는 도핑 농도) 분포를 나타낸다.
도 6(a)는, 이면 인 이온 주입(19)의 도즈량이 2.0×1014/㎠이고 이면 콘택트 열처리의 열처리 온도가 380℃인 경우의 캐리어 농도 분포이다. 도 6(b)는, 이면 인 이온 주입(19)의 도즈량이 2.7×1014/㎠이고 이면 콘택트 열처리의 열처리 온도가 420℃인 경우의 캐리어 농도 분포이다. SR 측정에는, Solid-State Measurement사의 SSM-2000을 이용하고, 시료를 소정의 각도의 받침대(stand)에 마운트하여, 경사 연마를 행한 연마면의 확산 저항을 측정하였다. 이면 인 이온 주입(19)의 가속 에너지는 40keV이다. 이러한 조건은, 모두 이면 인 이온 주입(19)의 도즈량이 최적 도즈량이며, 도 6(a), 6(b)에 나타내는 시료의 Vf값은 각각의 최소값인 0.85V, 0.83V이다. 또, 이러한 Vf값은, 종래예 2의 고온 열처리의 값(0.8V)과 동일한 정도이다.
도 6(a)의 경우, 기판 이면(캐소드 전극(6)과 n형 콘택트층(4)간의 경계)으로부터의 깊이가 0.2㎛보다 깊은 영역(즉 기판인 n형 캐소드층(1)의 내부이며, 기판 표면을 향하는 쪽)의 캐리어 농도는, 안티몬 도핑 기판의 불순물 농도(1.3×1018/㎠)를 나타내고 있다. 한편, 기판 이면으로부터의 깊이가 0.2㎛보다 얕고, 약 0.03㎛보다 깊은 영역에서는, 캐리어 농도는 안티몬 도핑 기판의 불순물 농도보다 낮게 되어 있다. 그리고, 기판 이면으로부터의 깊이가 0.02㎛보다 얕은 최(最)표면의 영역에서는, 안티몬 도핑 기판의 불순물 농도보다 높게 되어 있다.
또, 도 6(b)의 경우에는, 기판 이면으로부터의 깊이가 약 0.05㎛로부터 0.3㎛까지인 영역에서는, 캐리어 농도는 안티몬 도핑 기판의 불순물 농도보다 낮게 되어 있다. 기판 이면으로부터의 깊이가 0.05㎛보다 얕고 0.01㎛보다 깊은 영역에서는, 캐리어 농도는 안티몬 도핑 기판의 불순물 농도보다 높게 되어 있다. 그리고, 또한, 최표면인 기판 이면으로부터의 깊이가 0.01㎛보다 얕은 영역은, 캐리어 농도는 안티몬 도핑 기판의 불순물 농도보다 다시 낮게 되어 있다.
상기의 가속 에너지에 있어서의 이면 인 이온 주입(19)의 비정(飛程)이 0.05~0.06㎛인 것을 고려했을 경우, n형 콘택트층(4)은, 기판 이면(n형 캐소드층(1)의 표면)으로부터 깊이 0.1~0.2㎛ 정도까지 형성되어 있다. 그러나, 인 이온의 비정(飛程) 근방의 SR 측정의 캐리어 농도는, 안티몬 도핑 기판의 안티몬 농도보다 낮다. 그리고, 이러한 2가지 조건의 SR 측정에 의한 n형 콘택트층(4) 캐리어 농도 분포의 최대 농도는, 안티몬 도핑 기판과 동일한 정도이거나, 그것보다 조금 높은 정도이다.
이러한 캐리어 농도 분포는, 상술한 본 발명의 특징인 상기 (1)~(3)을 단적으로 나타내는 분포이다. 즉, 저온 열처리(500℃ 이하)이기 때문에, 인 이온의 비정 부근의 결정 격자가 충분히 재결정화되지 않고, 격자 결함(점 결함, 전위(轉位) 등)이 잔류하고 있는 것이다. 격자 결함이 잔류하고 있음에 따라, 비정 근방의 캐리어 이동도(이 경우 전자의 이동도)가 이상적인 값보다 저하된다. 한편, 측정기에 내장되는 환산(換算) 소프트 웨어 등에는, 확산 저항으로부터 캐리어 농도를 환산하는 환산식이 포함되어 있는데, 통상적으로 상기 환산식에는 이상적인 이동도의 값이 이용되기 때문에, 실제의 이동도가 저하되어 있는 경우, 그 만큼, 불순물 농도가 낮게 산출된다. 즉, 상기 도 6(a), 6(b)의 비정 근방의 캐리어 농도는, 모두 상기 이동도 저하가 영향을 미친 것이다. 따라서, 본 발명에 관한 반도체 장치의 n형 콘택트층(4)의 캐리어 농도 분포를 SR 측정기로 평가함으로써, 도 6과 같은 캐리어 농도 분포가 된다.
n형 콘택트층(4)의 실제의 활성화 농도(진정한 도핑 농도)는, 최대 농도가 적어도 1.0×1018/㎠보다 높지 않으면, 상기 도 6과 같은 캐리어 농도 분포로는 되지 않는다. 그 이유는, SR 측정에 있어서의 캐리어 농도의 최대값은, 안티몬 도핑 기판의 안티몬 농도보다 높게 되어 있기 때문이다. 즉, n형 콘택트층(4)의 실제의 활성화 농도가 안티몬 도핑 기판의 안티몬 농도보다 높아짐에 따라, n형 캐소드층(1)과 캐소드 전극(6)이 양호한 저(低)저항 오믹 접촉이 된다. 이 경우, n형 콘택트층(4)의 SR 측정에 있어서의 캐리어 농도는, 적어도 1.0×1018/㎤ 이상이어야만 한다.
n형 콘택트층(4)의 캐리어 농도 분포는 일반적으로 가우스 분포(Gaussian distribution)가 된다. 이면 인 이온 주입(19)의 도즈량이 5.0×1014/㎠일 때, 만일 인의 전기적 활성화율이 100%이면, n형 콘택트층(4)의 최대 농도는 5.0×1019/㎤ 정도이다. 이 때문에, n형 콘택트층(4)을 이면 콘택트 열처리 온도와 그 열처리 온도에 있어서의 최적의 이면 인 이온 주입(19)의 도즈량(최적 도즈량)으로 형성했을 경우에는, n형 콘택트층(4)의 캐리어 농도 분포의 최대 농도는, 최대 5.0×1019/㎤가 되면 좋다. 여기서, 활성화율이란, 전기적으로 활성화된 진정한(眞) 도핑 농도 분포에 대하여, n형 콘택트층(4)의 영역(0~0.3㎛ 정도)에 걸쳐 진정한 도핑 농도를 적분(積分)한 적분 농도를, 주입 도즈량으로 나눈 값으로 정의한다. 또한, 진정한 도핑 농도는, 주지의 C-V(정전 용량-인가 전압) 측정에 의해 얻을 수 있다. 실제로는 활성화율은 100%는 되지 않기 때문에, n형 콘택트층(4)의 최대 농도는 5.0×1019/㎤보다 낮아진다. 낮은 온도에 의한 이면 콘택트 열처리에서는, 도시가 생략된 검증 결과로부터 활성화율은 30% 정도나 그 이하가 되는 것이 확인되었다. 이 때문에, n형 콘택트층(4)의 SR 측정에 의한 캐리어 농도 분포의 최대 농도는 1.0×1019/㎤ 정도이거나, 그 값 이하가 되므로 바람직하다.
한편, 상술한 바와 같이, 본 발명의 3개의 특징에 의하면, 격자 결함은 잔류하므로 캐리어 이동도가 저하된다. 그러나, 적어도 n형 콘택트층(4)의 캐리어 농도 분포의 최대 농도가 안티몬 도핑 기판의 안티몬 농도인 1.0×1018/㎤보다 높으면, n형 콘택트층(4)과 캐소드 전극(6)간의 양호한 저저항 오믹 접촉이 얻어진다는 것은, 상술한 실시예 4와 같다. 또한, n형 콘택트층(4)의 캐리어 농도 분포의 최대 농도가 3.0×1018/㎤보다 높으면, 확실히 안티몬 도핑 기판의 안티몬 농도보다 높아지므로, 바람직하다.
또, n형 콘택트층(4)의 깊이는, n형 콘택트층(4)의 캐리어 농도가 안티몬 도핑 기판(n형 캐소드층(1))의 안티몬 농도와 일치하는 위치가 0.5㎛보다 얕으면, 캐소드 전극(6)에 접하는 최표층 부근에서 캐리어 농도가 최대가 될 수 있으므로 바람직하다. 더욱 바람직하게는, n형 콘택트층(4)의 깊이는 0.3㎛보다 얕으면 좋다.
[실시예 5]
다음으로, 이면 인 이온 주입(19) 후의 이면 콘택트 열처리의 온도 유지 시간은, 30분간 이상 행하는 것이 좋다. 도 7은, 본 발명의 실시예 5에 관한 반도체 장치의 순방향 전압 특성과 이면 콘택트 열처리 시간간의 관계를 나타내는 특성도이다. 도 7에 나타내는 결과로부터, 이면 콘택트 열처리 온도에 따라 다소의 차이는 있지만, 다이오드의 Vf값은, 30분 미만의 이면 콘택트 열처리 시간에서는 1.0V 이상을 나타내며, 30~60분간의 이면 콘택트 열처리 시간 중에 크게 저하된 후, 60분(1시간) 이상의 이면 콘택트 열처리 시간에서 거의 변화하지 않은 것이 확인되었다. 이면 콘택트 열처리 시간이 30분 미만인 경우, 이면 인 이온 주입(19)된 인 불순물의 활성화가 불충분한 것으로 추측된다. 따라서, 이면 인 이온 주입(19) 후의 이면 콘택트 열처리 시간은, 30분 이상인 것이 바람직하고, 보다 바람직하게는 1시간 이상이면 좋다.
이상, 설명한 바와 같이, 실시형태 1에 의하면, 상기 (1)~(3)의 특징을 갖는 n형 콘택트층으로 함으로써, 이온 주입된 제 1 도전형 불순물을, 500℃ 이하의 낮은 온도로 열처리하였다 하더라도, 제 1 도전형 콘택트층과 제 1 전극 간의 콘택트를, 고온으로 열처리(800℃ 이상)를 행한 경우와 동일한 정도로 낮은 저항의 오믹 콘택트로 할 수가 있다.
또, 상술한 본 발명에 의하면, 500℃ 이하의 낮은 온도의 이면 콘택트 열처리로 n형 콘택트층과 캐소드 전극을 오믹 접촉시킬 수 있기 때문에, 웨이퍼의 이면을 연삭하여 얇게 하기 전에, 웨이퍼의 표면에 표면 소자 구조를 형성할 수가 있다. 이로써, 웨이퍼를 슬림화하고 나서 처리하는 공정 수를 줄일 수 있기 때문에, 제조 공정 프로세스 중에, 웨이퍼 척 등에 의한 기계적 스트레스가 가해지는 것을 저감시킬 수가 있다. 따라서, 웨이퍼에 균열이나 손상이 생기는 것을 억제할 수가 있다. 또, 제조 프로세스 중의 열처리 온도를 낮게 할 수 있기 때문에, 웨이퍼의 휨을 저감할 수가 있다.
실시형태 1에 의하면, 안티몬 도핑 기판을 이용한 경우에도 n형 콘택트층과 캐소드 전극간의 양호한 오믹 콘택트를 얻을 수 있기 때문에, 안티몬보다 고용도가 높은 비소로 완성된 고농도의 비소 도핑 기판을 이용할 필요가 없게 된다. 이로써, 비소 도핑 기판을 이용하는 경우에 생기는 문제를 회피할 수가 있다.
(실시형태 2)
실시형태 2에 관한 반도체 장치에 대하여, 절연 게이트형 전계 효과 트랜지스터(MOSFET)를 예로 들어 설명한다. 도 8은, 본 발명의 실시형태 2에 관한 반도체 장치의 주요부를 나타내는 단면도이다. 도 8에는, 본 발명에 관한 반도체 장치의 n형 콘택트층(4)을, 종형(縱型)의 절연 게이트형 전계 효과 트랜지스터(MOSFET)에 적용한 예를 나타낸다. 즉, 실시형태 2에 관한 반도체 장치의, 실시형태 1에 관한 반도체 장치(다이오드)와의 차이점은, n-형 드리프트층(2)의 표면에, MOS 게이트(금속-산화막-반도체로 이루어지는 절연 게이트) 구조를 형성한 점이다. MOS 게이트 구조는 주지의 구조이면 되며, 예컨대 도 8에 나타내는 구조이면 된다.
구체적으로는, p형 베이스층(13)은, n-형 드리프트층(2)의 표면(n형 드레인층(25) 측에 대해 반대측인 면)에 선택적으로 형성되어 있다. p형 베이스층(13)의 내부에는, n형 소스층(14)이 선택적으로 형성되어 있다. 또, p형 베이스층(13)의 내부에는, 소스 전극(21)과의 콘택트 저항을 저감하기 위하여 p형 콘택트층(15)을 형성하여도 무방하다. 상기 n형 소스층(14), p형 베이스층(13) 및 n-형 드리프트층(2)은 실리콘 기판 표면에서 서로 인접한다. p형 베이스층(13)의, n형 소스층(14)과 n-형 드리프트층(2) 사이에 끼워진 부분의 표면에는, 게이트 산화막(절연막; 17)을 사이에 두고 게이트 전극(16)이 형성되어 있다.
게이트 전극(16)은, 층간 절연막(7)을 사이에 두고 소스 전극(21)과 절연된다. 상기 소스 전극(21)은, p형 베이스층(13)과 n형 소스층(14)에 접속된다. 한편, 안티몬이 도핑되어 이루어지는 실리콘 기판(n형 드레인층(25))의 이면에는, 실시형태 1과 마찬가지로, 상기 (1)~(3)의 특징을 갖는 n형 콘택트층(4)을 형성한다. 그리고, n형 콘택트층(4)과 접하도록 드레인 전극(22)을 형성한다. 이러한 실시형태 2에 관한 MOSFET의 제조 방법은, 실시형태 1에 관한 다이오드의 제조 방법에 있어서 표면 소자 구조를 형성할 때에 MOS 게이트 구조를 형성하면 좋다.
도 8에서는 플래너 게이트(planar gate)형의 MOSFET을 나타내고 있지만, 주지의 트랜치 게이트(trench gate)형 MOSFET이어도 무방하다.
이상, 설명한 바와 같이, 실시형태 2에 의하면, 본 발명을 MOSFET에 적용하여 상기 (1)~(3)의 특징을 갖는 n형 콘택트층(4)을 설치함으로써, 실시형태 1과 마찬가지로 상기 (가)~(다)의 작용 효과를 거두는 것은 실시형태 1과 완전히 같다. 즉, 실시형태 2에 의하면, n형 콘택트층(4)과 드레인 전극(22)과 저저항의 오믹 접촉을 실현할 수가 있다.
(실시형태 3)
실시형태 3에 관한 반도체 장치에 대해 설명한다. 실시형태 2에 관한 반도체 장치(MOSFET)를, 인텔리전트 파워 스위치(Intelligent Power Switch; IPS)에 적용하여도 무방하다. IPS는, 동일한 n-형 드리프트층(2)의 표면에, 도 8에 나타내는 실시형태 2에 관한 종형 MOSFET와 주지의 종단 내압 구조 외에, 제어용 CMOS(상보형 MOS) 회로, 레벨 시프트 회로, 회로간의 전위를 분리하는 분리 영역 등을 구비한 스위칭 소자이다. 상기 IPS의 실리콘 기판(n형 드레인층(25))의 이면에, 본 발명에 관한 반도체 장치의 상기 (1)~(3)의 특징을 갖는 n형 콘택트층(4)을 형성함으로써, 실시형태 2와 마찬가지로 n형 콘택트층(4)과 드레인 전극(22)과 저저항의 오믹 접촉을 실현할 수가 있다.
이상, 설명한 바와 같이, 실시형태 3에 의하면, 실시형태 1, 2와 같은 효과를 얻을 수가 있다.
이상에 있어서 본 발명에서는, 다이오드, MOSFET 및 IPS를 예로 설명하고 있으나, 상술한 실시형태로 한정되지 않으며, 반도체층과 금속 전극간의 전기적 접촉을 오믹 접촉으로 하는 다양한 구성의 장치에 적용 가능하다. 또, 각 실시형태에서는, 안티몬 도핑 기판의 이면에 n형 콘택트층을 형성하기 위하여, 안티몬 도핑 기판의 이면에 인을 이온 주입(이면 인 이온 주입)하고 있으나, 이러한 이온 주입에 이용하는 도펀트로서 인 이외의 n형 불순물을 이용하여도 무방하다. 또, 각 실시형태에서는 제 1 도전형을 n형으로 하고, 제 2 도전형을 p형으로 하였으나, 본 발명은 제 1 도전형을 p형으로 하고, 제 2 도전형을 n형으로 하여도 마찬가지로 성립된다.
(산업상의 이용 가능성)
이상과 같이, 본 발명에 관한 반도체 장치 및 반도체 장치의 제조 방법은, 전원 회로나 모터 구동용 인버터 등의 전력 변환 장치에 사용되는 파워 반도체 장치에 유용하다.
1, 51; n형 캐소드층
2, 52; n-형 드리프트(drift)층
3, 53; p형 애노드층
4, 54; n형 콘택트층
5, 55; 애노드 전극
6, 56; 캐소드 전극
7, 57; 층간 절연막
10, 100; n형 에피택셜층
11; p형 가드 링 층
12; 필드 플레이트
13; p형 베이스층
14; n형 소스층
15; p형 콘택트층
16; 게이트 전극
17; 게이트 산화막
18, 68; 연삭·에칭
19; 이면(裏面) 인 이온 주입
20; 패시베이션막
21; 소스 전극
22; 드레인 전극
23; 활성 영역
24; 종단 구조 영역
25; n형 드레인층
69; 비소 이온 주입

Claims (15)

  1. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판의 이면(裏面)에 설치된, 상기 반도체 기판보다 고농도인 제 1 도전형의 콘택트층과,
    상기 콘택트층과 접촉하는 제 1 전극
    을 구비하며,
    상기 콘택트층에는 인(P)이 도핑되고,
    상기 콘택트층의 최대 캐리어 농도는, 1.0×1018/㎤보다 크고, 또한 5.0×1019/㎤보다 작으며,
    상기 콘택트층의, 상기 제 1 전극과의 경계로부터 상기 반도체 기판 내부로의 확산 깊이는 0.5㎛ 이하인 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 콘택트층의 최대 캐리어 농도는 3.0×1018/㎤보다 크고, 또한 1.0×1019/㎤보다 작은 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 기판에는 안티몬이 도핑되며, 상기 반도체 기판의 안티몬의 농도는 1.0×1018/㎤ 이상 3.0×1018/㎤ 이하인 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제 1 전극의 상기 콘택트층에 접촉하는 쪽의 부분에는 티탄이 포함되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 반도체 기판의 표면에 설치된, 상기 반도체 기판보다 저농도인 제 1 도전형의 드리프트층을 더 구비하며,
    상기 드리프트층의 두께와 상기 반도체 기판의 두께의 총 두께가 300㎛보다 작은 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 드리프트층의, 상기 반도체 기판측에 대하여 반대측의 표면층에 설치된 제 2 도전형의 베이스 영역과,
    상기 베이스 영역에 전기적으로 접속된 제 2 전극
    을 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 베이스 영역의 내부에 설치된, 상기 드리프트층보다 고농도인 제 1 도전형의 소스 영역과,
    상기 드리프트층의, 상기 소스 영역과 상기 베이스 영역에 끼워진 부분의 표면에 절연막을 사이에 두고 설치된 게이트 전극
    을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 안티몬이 도핑되어 이루어지는 제 1 도전형의 반도체 기판의 이면을 연삭하여, 상기 반도체 기판을 얇게 하는 공정과,
    상기 반도체 기판의 연삭된 이면에, 제 1 도전형 불순물을 이온 주입하는 공정과,
    340℃ 이상 500℃ 이하의 온도로 30분간 이상의 열처리를 행함으로써, 상기 반도체 기판에 주입된 상기 제 1 도전형 불순물을 활성화시켜, 상기 반도체 기판의 이면의 표면층의 제 1 도전형의 콘택트층을 형성하는 공정과,
    상기 콘택트층에 접촉하는 제 1 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제 1 도전형 불순물이 인인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 이온 주입의 상기 제 1 도전형 불순물의 도즈량이 4.0×1013/㎠ 이상 5.6×1014/㎠ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8항에 있어서,
    상기 열처리의 온도를 x(℃)로 하고, 상기 제 1 도전형 불순물의 도즈량을 y(/㎠)로 했을 때에, y = -5.7×1014 ＋ 2.012×1012x를 만족하고, 또한 0.9y≤x≤1.1y를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 8항에 있어서,
    상기 이온 주입의 가속 에너지가 5keV 이상이며 50keV 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 8항에 있어서,
    상기 제 1 전극은 티탄을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 8항 내지 제 13항 중 어느 한 항에 있어서,
    상기 반도체 기판의 이면을 연삭하기 전에, 상기 반도체 기판의 표면에 상기 반도체 기판보다 저농도인 제 1 도전형의 드리프트층을 에피택셜 성장시키는 공정을 더 포함하며,
    상기 반도체 기판의 연삭 후, 상기 드리프트층의 두께와 상기 반도체 기판의 두께의 총 두께가 300㎛보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 드리프트층의 형성 후, 상기 반도체 기판의 연삭 전에,
    상기 드리프트층의, 상기 반도체 기판측에 대하여 반대측의 표면층에 제 2 도전형의 베이스 영역을 형성하는 공정과,
    상기 베이스 영역에 전기적으로 접속된 제 2 전극을 형성하는 공정
    을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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