JPH01169970A - 半導体装置 - Google Patents

半導体装置

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JPH01169970A
JPH01169970A JP62326922A JP32692287A JPH01169970A JP H01169970 A JPH01169970 A JP H01169970A JP 62326922 A JP62326922 A JP 62326922A JP 32692287 A JP32692287 A JP 32692287A JP H01169970 A JPH01169970 A JP H01169970A
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substrate
resistivity
drain
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JP62326922A
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Akio Ando
明夫 安藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ　８　Ａ　（Ｄｉｆｆｕｓｉｏｎ　５ｅｌｆ
　Ａｌｉｇｎｍｅｎｔ　）型ＭＯＳＦＥＴのＶＳＤＰ特
性の再現性を均一化するための素子構造に関する。
〔従来の技術〕
ＤＳＡ型ＭＯＳＦＥＴについては、■工業調査会発行電
子材料１９８１年９月号ｐ２２−２７にパワーＭＯＳＦ
ＥＴの一つとして記載されている。
＠３図は従来のｎチャネルＤＳＡ型ｈｌ　ＯＳ　ｌ！’
　ＥＴの一例を示す一部断面図であって、５はドレイン
領域となるｎ型半導体基板、１０は絶縁ゲート、６はチ
ャネル形成用ｐ型拡散領域、　　７１−ｊソース形成用
ｎ＋型拡散領域であって、これらはゲート１０をマスク
の一部として２重拡散によりチャネル長を自己整合的に
規定するものである。
ＤＳＡ型ＭＯＳＦＥＴにおいてはゲート・ソース間に正
の電流を加えてチャネルをＯＮさせると、電流は基板よ
り縦方向に電流Ｉが流れチャネルを通ってソースに流れ
込む。
ｎチャネル素子では、ｐ型拡散領域６とドレインｎ型基
板との間のｐｎ接合がダイオード（ＤＳＢ）となってソ
ース・ドレイン順方向電圧（ＶＳＤＦ）特性を生じる。
従来、このＶＳＤＦ特性はソース側から基板ドレイン側
に向って流れる１Ｊｉ流の順方向の電圧だけと考えらね
ていた。しかしながら、基板と裏面電極との間に充分な
オーミ、り接触が得られずショットキバリアダイオード
（ＳＢＤ）が発生する場合にバリアの大きさによっては
通常の１［方向電圧にバリア分が加えられてＶＳＤＦが
大きくなり、各素子間にばらつきが発生する原因となっ
た。
〔発明が解決しようとする問題点〕
上記（７た従来技術は素子基板と裏面電極間に発生する
ショットキーバリアについて充分な配慮がなされておら
ず、各素子間で■ｓＤＦ特性がばらついていた。
これらＶＳＤＦ特性の大きいもの、小さいものをパラレ
ル接続するとＶＳＤＦの小さいものに、過大の電流が集
中し、電流破壊することがある。
ショットキバリアダイオードが生ずる条件として、基板
抵抗が高い場合が挙げられる。したがって、基板を低抵
抗化すればよいが　８　ｒ基板にドナである不純物ｓｂ
をドープする場合、結晶製造上０．０１Ωが限度である
。現状では抵抗のばらついた基板を使っているためシロ
ットバリアの大きいものが発生する。
本発明は以上のような不都合を解消するものであって、
その目的は、素子間のばらつきを小さくすることと、絶
対値を小さくするための素子構造を提供するにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
すなわち、半導体基板の主表面に絶縁ゲートとチャネル
形成用領域及びソース拡散領域を有する縦形Ｍ　ＯＳ　
Ｆ　Ｅ　’ｌ’において、ドレインとなる半導体基板の
反対主面抵抗率をバルク抵抗率よりも小さくしたもので
ある。
〔作用〕
上記した手段によれば、基板裏面への不純物ドーピング
により表面抵抗を小さくすることによって、裏面電極間
に発生するショットキーバリアを小さくでき、ｖｓＤＦ
特性も均一な素子を得ることができる。
〔実施例〕
第１図は本発明の一実施例を示すものであって、ＤＳＡ
型ｈｉ　ＯＳ　Ｆ　Ｅ　Ｔのｎチャネル素子１セルの断
面図である。
５はドレイン側の素子基板で、ｎ型Ｓｉ基板である。
１０はボＩＪ　Ｓ　ｉからなる絶縁ゲート、６は一部が
チャネル領域となるｐ型拡散層、７はソースとなるｎ中
型拡散層でこれら拡散層６，７は上記ゲート１（ｌマス
クに２重拡散することにより自己整合的にｐ型層表面の
チャネル長を規定する。
９は上記ソースｎ型層及びｐ型層６表面を短絡して接続
されたソースＡＪ電極である。
５′は基板の反対側主面に形成した低比抵抗層（０，０
１５Ω）で、たとえば、基板裏面側からＰ（リン）、Ａ
ｓ（ヒ素）などのドナ不純物をイオン注入によりドーピ
ングするか、またはＰＯ（Ｊ３を拡散炉でデボジョン（
Ｉ　Ｘ１０”ａｔｏｍｓ／ｃ％）することにより、第１
図における■〜■′断面部で第２図の実線４に示すよう
な濃度勾配をつけた低抵抗層（第１図の５′）を有する
ものである。これによって、基板の裏面近傍での抵抗プ
ロファイルは不純物をドープしない従来の場合（同図の
点線３）から不純物をドーピング（同図の実線４）する
ことで、バルクから基板と電極の接触部２″！での抵抗
を下げることになる。
８は裏面側ドレイン電極である。
上記した本実施例により得られる作用効果は下記のとお
りである。
（１）基板裏面側を低比抵抗化したことにより、裏面電
極との間に発生するショットキーバリアを小さくするこ
とができる。
（２）基板裏面側を研削することなく、抵抗値のばらつ
きをコントロールよく小さくすることができる。
（３）上記（１１、ｆ２１よりソース電極とドレイン電
極間のＶＳＤＦ特性を小さく、かつ、ばらつきの小さい
ものとすることができる。このためパラレル接続で使用
した場合でも電流集中がなく、素子の電流破壊を防止す
ることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更す
ることができる。
本発明はＤＳＡ型ｎチャネルパワーＭ　０８　Ｆ　ＥＴ
に適用する場合にもっとも効果がある。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、ＤＳＡ型ＭＯＳＦＥＴにおいて、ＶＳＤＦの
ばらつきを小さくシ、低価格で耐圧性のよい素子を実現
できる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すＤＳＡ型ＭＯＳＦＥＴ
の１セルの断面図である。 第２図は第１図の■〜■′における抵抗分布曲線図であ
る。 第３図は、従来のｎチャネルＤＳＡ型ＭＯＳＦＥＴの一
例を示す一部断面図である。 図中、 ３・・・従来の素子の抵抗プロファイル、４・・・本発
明の素子の抵抗プロファイル、訃・・基板（ドレイン）
、５′・・・高濃度拡散層、６・・・ｐ型拡散層、７・
・・ソースｎ型拡散層、８・・・ドレイン電極、９・・
・ソース電極、１０・・・絶縁ゲート電極である。 第　　１　図 第　　３　図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基体の一主表面に絶縁ゲートと、チャネル形
    成用不純物拡散領域及びソース形成用不純物拡散領域の
    ２重拡散層を有し、他主面側をドレイン領域とする縦形
    ＭＯＳＦＥＴであって、基板他主面の表面抵抗率をバル
    ク抵抗率より小さくしたことを特徴とする半導体装置。 ２、上記ＭＯＳＦＥＴはｎ型半導体を基体とするｎチャ
    ネルＭＯＳＦＥＴである特許請求の範囲第１項に記載の
    半導体装置。
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