JPS6195568A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6195568A JPS6195568A JP59216181A JP21618184A JPS6195568A JP S6195568 A JPS6195568 A JP S6195568A JP 59216181 A JP59216181 A JP 59216181A JP 21618184 A JP21618184 A JP 21618184A JP S6195568 A JPS6195568 A JP S6195568A
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- JP
- Japan
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- semiconductor
- region
- integrated circuit
- impurity concentration
- resistance element
- Prior art date
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に係り、特に。
抵抗素子を有する半導体集積回路Ｖｔ置に適用して有効
な技術に関するものである６ 【背景技術］ Ｎｆ Ｉ Ｓ Ｆ Ｅ Ｔを鍔えた半導体μＳｔａ回路
装置は。
な技術に関するものである６ 【背景技術］ Ｎｆ Ｉ Ｓ Ｆ Ｅ Ｔを鍔えた半導体μＳｔａ回路
装置は。
その人為的取り扱いによって誘発される過大な静電気で
内部集積ｒｇＪ路の入力段回路を構成するＭ ｒＳＦＥ
Ｔのゲート＠幹股が破壊されるという現象（以下、静電
気破壊という）が生じ易すい。
内部集積ｒｇＪ路の入力段回路を構成するＭ ｒＳＦＥ
Ｔのゲート＠幹股が破壊されるという現象（以下、静電
気破壊という）が生じ易すい。
そこで、半導体集積回路装置の外部入力端子と入力段回
路との間に静電気破壊防止回路を挿入し。
路との間に静電気破壊防止回路を挿入し。
Ｉ５電気破壊を防止する必要がある。
静−？Ｌ気破壊防止ｆＦＪ路は、過大電圧をなまらせか
っ過大電流を吸収する拡散層抵抗素子と、過大電子をク
ランプするクランプ用Ｍ Ｉ Ｓ ＦＥＴとによって構
成されるものを用いることが、製造工程上有利である。
っ過大電流を吸収する拡散層抵抗素子と、過大電子をク
ランプするクランプ用Ｍ Ｉ Ｓ ＦＥＴとによって構
成されるものを用いることが、製造工程上有利である。
しかしながら、かかる技術における検討の結果。
不発明省°は、以下に述へる理由によって、静電気＠壊
防止回路の抵抗素子に要する面積が大きいので、半導体
集積口２８装置の集積度の妨またげになるという問題点
を見い出した。
防止回路の抵抗素子に要する面積が大きいので、半導体
集積口２８装置の集積度の妨またげになるという問題点
を見い出した。
前記抵抗素子は、ＭＩＳＦＥＴのソース領域又はドレイ
ン領域と同一製造工程で数＋［Ω／口］稈度の比抵抗値
で形成される。抵抗素子は、前記機能を得るのに数［Ｋ
Ω］程度の抵抗値を必要としているが、過大１！流の集
中による破壊を防止するために１幅寸法を細くできず長
い寸法の抵抗素子が必要になるからである。
ン領域と同一製造工程で数＋［Ω／口］稈度の比抵抗値
で形成される。抵抗素子は、前記機能を得るのに数［Ｋ
Ω］程度の抵抗値を必要としているが、過大１！流の集
中による破壊を防止するために１幅寸法を細くできず長
い寸法の抵抗素子が必要になるからである。
なお、静電気破壊防止回路については、雑誌、日経マグ
ロウヒル社発行、「日経エレクトロニクス４１９８４年
４月２３日、１１ｇ７〜に記載されている。
ロウヒル社発行、「日経エレクトロニクス４１９８４年
４月２３日、１１ｇ７〜に記載されている。
［発明の目的］
本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ旦ａｐｅｄ旦
ｒａｉｎ）構造のＭ Ｉ Ｓ ＦＥＴを有する半導体集
積回路装置において、ソース領域又はドレイン領域の端
部の低濃度の半導体領域（以下、ＬＤＤ部という）と同
一製造工程でかつ略同等の不純物濃度で抵抗素子を構成
することにより、ソース領域又はドレイン領域よりも高
い数［ＫΩ／口］程度の比抵抗値を得ることができるの
で、抵抗素子に要する面積を縮小することができる。
ｒａｉｎ）構造のＭ Ｉ Ｓ ＦＥＴを有する半導体集
積回路装置において、ソース領域又はドレイン領域の端
部の低濃度の半導体領域（以下、ＬＤＤ部という）と同
一製造工程でかつ略同等の不純物濃度で抵抗素子を構成
することにより、ソース領域又はドレイン領域よりも高
い数［ＫΩ／口］程度の比抵抗値を得ることができるの
で、抵抗素子に要する面積を縮小することができる。
この結果、半導体集積回路装置の集積度を向上すること
ができる６ 以下１本発明の構成について、本発明を、半導体集積回
路装置の静電気破壊防止回路に適用した一実施例ととも
に説明する。
ができる６ 以下１本発明の構成について、本発明を、半導体集積回
路装置の静電気破壊防止回路に適用した一実施例ととも
に説明する。
［実施例］
第１図は、本発明の一実施例を説明するための半導体集
積回路Ｌ％ｒＺの入力部を示す等価回路図、第２図は、
第１図の具体的な構成を示す平面図。
積回路Ｌ％ｒＺの入力部を示す等価回路図、第２図は、
第１図の具体的な構成を示す平面図。
第３図は、第２図のｍ−■切断線における断面図である
。第２図は、その構成をわかり易くするために、各導電
層間に数けられるフィールド絶縁膜以外の絶縁膜は図示
しない。
。第２図は、その構成をわかり易くするために、各導電
層間に数けられるフィールド絶縁膜以外の絶縁膜は図示
しない。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図にお゛いて、ＢＰは外部入力端子である。
■は人力段回路（インバータ回路）であり、ｐチャネル
ＭＩＳＦＥＴＱｐとｎチャネルＭ Ｉ Ｓ ＦＥＴＱｎ
とで構成されている。
ＭＩＳＦＥＴＱｐとｎチャネルＭ Ｉ Ｓ ＦＥＴＱｎ
とで構成されている。
Ｖｃｃは基ｌ′！電圧端子（例えば、 ＋５．Ｏ［Ｖ］
）、Ｖｓｓは基Ｉ！！電圧端子（例えば、 Ｏ［Ｖ］
）、Ｐ−Ｏｕｔは出力端子である。
）、Ｖｓｓは基Ｉ！！電圧端子（例えば、 Ｏ［Ｖ］
）、Ｐ−Ｏｕｔは出力端子である。
■は静電気破壊防止回路であり、過大電圧をなまらせか
つ過大′：４流を吸収する抵抗素子Ｒと、過大電圧をク
ランプするクランプ用ＭＩＳＦＥＴＱＣとで構成されい
る。静電気破壊防止回路■は。
つ過大′：４流を吸収する抵抗素子Ｒと、過大電圧をク
ランプするクランプ用ＭＩＳＦＥＴＱＣとで構成されい
る。静電気破壊防止回路■は。
外部入力端子ＢＰと入力段回路！どの間に設けられてい
る。
る。
抵抗素子又は、ＲＣ遅延による過大電圧のピーク値をな
まらせ、かつ、アバランシェブレークダウンで過大電流
を吸収する等のために、数［ＫΩ］程度の抵抗値に設定
するようになっている。
まらせ、かつ、アバランシェブレークダウンで過大電流
を吸収する等のために、数［ＫΩ］程度の抵抗値に設定
するようになっている。
第２図及び第３図において、１は単結晶シリコンからな
るＰ−型の半導体基板、２はｎ−型のウェル領域である
。
るＰ−型の半導体基板、２はｎ−型のウェル領域である
。
３はフィールド絶縁膜であり、半導体素子間を電気的に
分離するためのものである。
分離するためのものである。
４は絶縁膜であり、半導体素子形成領域の半導体基板１
の主面上部又はウェル領域２の主面上部に設けられてい
る。この絶Ｒ膜４は、主として。
の主面上部又はウェル領域２の主面上部に設けられてい
る。この絶Ｒ膜４は、主として。
〜ｉ ｌ Ｓ ＦＥＴのゲート？ＩＴｈａ膜を構成する
ためのもである。
ためのもである。
５Ａ乃至５Ｃは導電層であり、絶縁膜４の所定上部に設
けられている。導？１ｉ５５Ａ乃至５Ｃは。
けられている。導？１ｉ５５Ａ乃至５Ｃは。
Ｍ Ｉ Ｓ ＦＥＴのゲート電極を構成するためのもの
である。
である。
６Ａ乃至６Ｃはｎ型の半導体領域であり、所定の半導体
基Ｆｉｌ主面部又は導電層５Ａ、５Ｂ両側部の半導体基
板１主面部に設けられている。
基Ｆｉｌ主面部又は導電層５Ａ、５Ｂ両側部の半導体基
板１主面部に設けられている。
半導体領域６Ｂ、６Ｃは、ＭＩＳＦＥＴのソース領域又
はドレイン領域とチャネル形成領域との間に設けられて
おり、ＬＤＤ部を構成するためのものである。このＬＤ
Ｄ部となる半導体領域６Ｂ、６Ｃは、ホットニレクロン
の発生を防止し、ＭＩＳＦＥＴの電気的特性の信頼性を
向上するためのものであり、ドレイン領域近傍の電界強
度の緩和の程度とその部分の抵抗値との関係により最適
な不純物濃度が設定される。
はドレイン領域とチャネル形成領域との間に設けられて
おり、ＬＤＤ部を構成するためのものである。このＬＤ
Ｄ部となる半導体領域６Ｂ、６Ｃは、ホットニレクロン
の発生を防止し、ＭＩＳＦＥＴの電気的特性の信頼性を
向上するためのものであり、ドレイン領域近傍の電界強
度の緩和の程度とその部分の抵抗値との関係により最適
な不純物濃度が設定される。
半導体領域６Ａは、静電気破壊防止回路■の抵抗素子Ｒ
を構成するためのものである。この半導体領域６Ａは、
前記半導体領域６Ｂ、６Ｃと同一製造工程で、略同等の
不純物１ｓ度で構成される。
を構成するためのものである。この半導体領域６Ａは、
前記半導体領域６Ｂ、６Ｃと同一製造工程で、略同等の
不純物１ｓ度で構成される。
半導体領域６Ａ乃至６Ｃは、？＆述するＭＩＳＦＥＴの
ソース領域又はドレイン領域に比べて低い不純物濃度を
有しており、例えば、数〔ＫΩ／口］程度の高い比抵抗
値に設定することができる。このため、半導体領域６Ａ
は、数［ＫΩ］程度の抵抗値の抵抗素子Ｒを構成する場
合に、前記ソース領域又はドレイン領域と同等の不純物
濃度で構成したものに比べて、小さな面積で構成するこ
とができる。
ソース領域又はドレイン領域に比べて低い不純物濃度を
有しており、例えば、数〔ＫΩ／口］程度の高い比抵抗
値に設定することができる。このため、半導体領域６Ａ
は、数［ＫΩ］程度の抵抗値の抵抗素子Ｒを構成する場
合に、前記ソース領域又はドレイン領域と同等の不純物
濃度で構成したものに比べて、小さな面積で構成するこ
とができる。
さらに、半導体領域６Ａは、ソース領域又はドレイン領
域と同等の不純物濃度で構成したものにに比べて、比抵
抗値が大きいので、抵抗素子Ｒの断面々積を大きく（例
えば、幅寸法を太くして短い寸法）することができる、
このため、半導体領域６Ａ（抵抗素子Ｒ）における過大
電流の集中を防止することができるので、静電気破壊防
止回路ｎが破壊されるのを抑制することができる６７は
不純物導入用マスクであり、導電層５Ａ乃至５Ｃの両側
部に自己整合で設けられている。この不鈍物導入用マス
ク７は、ＭＩＳＦＥＴの実質的なソース領域又はドレイ
ン領域を構成し、ＬＤＤ構造を構成するためのものであ
る。
域と同等の不純物濃度で構成したものにに比べて、比抵
抗値が大きいので、抵抗素子Ｒの断面々積を大きく（例
えば、幅寸法を太くして短い寸法）することができる、
このため、半導体領域６Ａ（抵抗素子Ｒ）における過大
電流の集中を防止することができるので、静電気破壊防
止回路ｎが破壊されるのを抑制することができる６７は
不純物導入用マスクであり、導電層５Ａ乃至５Ｃの両側
部に自己整合で設けられている。この不鈍物導入用マス
ク７は、ＭＩＳＦＥＴの実質的なソース領域又はドレイ
ン領域を構成し、ＬＤＤ構造を構成するためのものであ
る。
８Ａ乃至８Ｃはｎ＋型の半導体領域であり、半導体錫板
１の所定の主面部に設けられている。
１の所定の主面部に設けられている。
半導体領域８Ａは、半導体領域６Ａの一端部と゛電気的
に接続して設けられており、抵抗素子Ｒの一方の接続部
を構成するためのものである。
に接続して設けられており、抵抗素子Ｒの一方の接続部
を構成するためのものである。
半導体領域８Ｂは、導電層５Ａの両側部に設けられ、か
つ、半導体領域６Ａの他端部と電気的に接続して設けら
れており、クランプ用ＭＩＳＦＥＴＱｃのソース領域又
はドレイン領域及び抵抗素子Ｒの他方の接続部を構成す
るためのものである。
つ、半導体領域６Ａの他端部と電気的に接続して設けら
れており、クランプ用ＭＩＳＦＥＴＱｃのソース領域又
はドレイン領域及び抵抗素子Ｒの他方の接続部を構成す
るためのものである。
半導体領域８Ｃは、導電層５Ｂの両側部に設けられてお
り、ＭＩＳＦＥＴＱｎのソース領域又はトレイン領域を
構成するためのものである。
り、ＭＩＳＦＥＴＱｎのソース領域又はトレイン領域を
構成するためのものである。
これらの半導体領域８Ａ乃至８Ｃは、同一製造工程で略
同程度の不純物濃度と略同程度の接合深さとを何するよ
うに形成され、前記導ＴｉＷＪ６ Ａ乃至６Ｃに比べて
、高い不純物濃度と深い接合深さを有するように形成さ
れる。
同程度の不純物濃度と略同程度の接合深さとを何するよ
うに形成され、前記導ＴｉＷＪ６ Ａ乃至６Ｃに比べて
、高い不純物濃度と深い接合深さを有するように形成さ
れる。
９はｐ９型の半導体領域であり、導電だ５０両側部のウ
ェル領域２主面部に設けられている。この半導体領域９
．は、ＭＩＳＦＥＴＱＰのソース領域又はドレイン領域
を構成するためのものである。
ェル領域２主面部に設けられている。この半導体領域９
．は、ＭＩＳＦＥＴＱＰのソース領域又はドレイン領域
を構成するためのものである。
クランプ用ＭＩ ５ＦＥＴＱｃは、主として、半導体基
板１．導電層５Ａ、絶縁膜４及び一対の半導体領域６Ｂ
、８Ｂによって構成されている。
板１．導電層５Ａ、絶縁膜４及び一対の半導体領域６Ｂ
、８Ｂによって構成されている。
ｎチャネルＭ Ｉ ５ＦＥＴＱｎは、主として、半導体
基板１．導電Ｍ！Ｊ５Ｂ、絶縁膜４及び一対の半導体領
域６Ｇ、８Ｃによって構成されている。
基板１．導電Ｍ！Ｊ５Ｂ、絶縁膜４及び一対の半導体領
域６Ｇ、８Ｃによって構成されている。
ρチャネルＭＩＳＦＥＴＱｐは、主として、ウェル領域
２、導電層５Ｇ、絶縁膜４及び一対の半導体領域９によ
って構成されている。
２、導電層５Ｇ、絶縁膜４及び一対の半導体領域９によ
って構成されている。
そして、抵抗素子Ｒは、半導体領域６Ａ、８Ａ及び８Ｂ
によって構成されている。
によって構成されている。
抵抗素子Ｒの接続部となる半導体領Ｓ：８Ａ、 ８Ｂは
、半５体領域６Ａで構成したものに比べて不純物濃度が
高いので、配線との接触抵抗値を制御性の良いものにす
ることができ、又、半導体基板１ ト（７） 接合部に
おけるブレークダウン電圧を低くして過大’＋ｕ ’ｄ
＋との吸収を容易にすることができる。
、半５体領域６Ａで構成したものに比べて不純物濃度が
高いので、配線との接触抵抗値を制御性の良いものにす
ることができ、又、半導体基板１ ト（７） 接合部に
おけるブレークダウン電圧を低くして過大’＋ｕ ’ｄ
＋との吸収を容易にすることができる。
１ｏは絶！？：ｌｌＱ、１１は接続孔テアル。
１２Ａ、７！＋至１２Ｅは導゛電層であり、接続孔１１
を通して所定の９−心体頭域８Ａ、８Ｂ、８Ｇ、９又は
導電層５Ａ、５Ｂ、５Ｃと接続し、絶縁膜１（）の上部
を延在して設けられている。
を通して所定の９−心体頭域８Ａ、８Ｂ、８Ｇ、９又は
導電層５Ａ、５Ｂ、５Ｃと接続し、絶縁膜１（）の上部
を延在して設けられている。
導電層１２Ａは、外部入力端子ＢＰを構成し、かつ、外
部入力端子ＢＰと静電気破壊防ＩＦ、、回路■との接続
をするためのものである。導電ＷＩ１２Ｂは、静電気破
壊防止回路■と入力段回路■とを接続する配に泉を構成
するためのもである。導電だ１２Ｃは、基準電圧端子Ｖ
ｓ ｓに接続される配線、導電層１２Ｄは基準電圧端
子Ｖｃｃに接続される配線を構成するためのものである
。導電層１２Ｅは、入力段回路Ｔとその出力端子Ｐ−○
ｕ ｒとを接続する配線を構成するためのものである。
部入力端子ＢＰと静電気破壊防ＩＦ、、回路■との接続
をするためのものである。導電ＷＩ１２Ｂは、静電気破
壊防止回路■と入力段回路■とを接続する配に泉を構成
するためのもである。導電だ１２Ｃは、基準電圧端子Ｖ
ｓ ｓに接続される配線、導電層１２Ｄは基準電圧端
子Ｖｃｃに接続される配線を構成するためのものである
。導電層１２Ｅは、入力段回路Ｔとその出力端子Ｐ−○
ｕ ｒとを接続する配線を構成するためのものである。
次に、本実施例の具体的な製造方法について説明する。
第４１７１乃至第７図は、本発明の一実施例のＨ１市方
法を説明するための各製造工程における半導体集積回路
装置の要部断面図である。
法を説明するための各製造工程における半導体集積回路
装置の要部断面図である。
まず、半導体Ｊｋ板１の所定の主面部に、ウェル領域２
を形成する。
を形成する。
そして、フィールド絶縁膜３を形成し、絶縁膜４を形成
する。
する。
この後、導電層５Ａ乃至５Ｃを形成する。これは１例え
ば、ＣＶＤ技術により形成した多結晶シリコン膜に、抵
抗値を低減するための不純物を導入したものを使用する
。
ば、ＣＶＤ技術により形成した多結晶シリコン膜に、抵
抗値を低減するための不純物を導入したものを使用する
。
そして、第４図に示すように、ＬＤＤ構造を構成するた
めに、導＠Ｆ！Ｊ５Ａ乃至５Ｃを不純物導入用マスクと
して用い、それらの両側部の半導体、基板１主面部及び
ウニル領域２主面部に、ｎ型の半導体領Ｖｉ５を形成す
る。この半導体ｖＡ域６は１例えば、 ｌＸｌ０” ’
〜ｌＸ１０’ ” ［ａＬｏｍｓ／ｃｍ” ］程度
のリンイオンをイオン注入技術によって導入し、引き伸
し拡散を施こして形成する。この半導体領域６は、半導
体基板１との接合深さが０．１〜０．３［μｍ］程度に
形成される。
めに、導＠Ｆ！Ｊ５Ａ乃至５Ｃを不純物導入用マスクと
して用い、それらの両側部の半導体、基板１主面部及び
ウニル領域２主面部に、ｎ型の半導体領Ｖｉ５を形成す
る。この半導体ｖＡ域６は１例えば、 ｌＸｌ０” ’
〜ｌＸ１０’ ” ［ａＬｏｍｓ／ｃｍ” ］程度
のリンイオンをイオン注入技術によって導入し、引き伸
し拡散を施こして形成する。この半導体領域６は、半導
体基板１との接合深さが０．１〜０．３［μｍ］程度に
形成される。
なお、後工程でＰ型の不純物を品１農度で導入するので
、ｎ型の半導体ｖＡ域６は、ｐチャネルＭＩＳＦＥＴ形
成領域のウェル領域２に形成されてもよい、すなわち、
半導体領域６は、マスク（フォトレジスト膜）工程を必
要とせずに形成することができる。
、ｎ型の半導体ｖＡ域６は、ｐチャネルＭＩＳＦＥＴ形
成領域のウェル領域２に形成されてもよい、すなわち、
半導体領域６は、マスク（フォトレジスト膜）工程を必
要とせずに形成することができる。
第４図に示す半導体Ｖｔｋｌ！ｉ、６を形成する工程の
後に、導電層５Ａ７！ｌ至５Ｃの両側部に、不純物導入
用マスク７を形成する。この不純物導入用マスク７は１
例えば、ＣＶＤ技術により形成した酸化シリコン壇に異
方性エツチング技術を施こして形成すればよい。
後に、導電層５Ａ７！ｌ至５Ｃの両側部に、不純物導入
用マスク７を形成する。この不純物導入用マスク７は１
例えば、ＣＶＤ技術により形成した酸化シリコン壇に異
方性エツチング技術を施こして形成すればよい。
そして、ｎ型の不純物を導入するために、第５図に示す
ように、ＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ形成領域及
び低流素子Ｒ形成領域の半導体領域６の中央部に、不純
物導入用マスク１３を形成する。
ように、ＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ形成領域及
び低流素子Ｒ形成領域の半導体領域６の中央部に、不純
物導入用マスク１３を形成する。
第５図に示す不純物導入用マスク１３を形成する工程の
後、該不純物導入用マスク１３を用い。
後、該不純物導入用マスク１３を用い。
！１１型の半導体領域８Ａ乃至８Ｃを形成する。そして
、半導体領域８Ａ乃至８Ｃが形成されない部分に半導体
領域６によって半導体領域６Ａ乃至６Ｃが形成される。
、半導体領域８Ａ乃至８Ｃが形成されない部分に半導体
領域６によって半導体領域６Ａ乃至６Ｃが形成される。
前記半導体領域８Ａ乃至８Ｃは、例えば、 ｌＸｌ０”
” ［ａＬｏｍｓ１０ｎ２１程度のヒ素イオンをイオ
ン注入技術によって導入し、引き伸し拡散を施こして形
成する。半導体−領域８）＼乃至８Ｃは１、半導体基板
１との接合深さが０．３〜０．４［μｍ］程度に形成さ
れる。
” ［ａＬｏｍｓ１０ｎ２１程度のヒ素イオンをイオ
ン注入技術によって導入し、引き伸し拡散を施こして形
成する。半導体−領域８）＼乃至８Ｃは１、半導体基板
１との接合深さが０．３〜０．４［μｍ］程度に形成さ
れる。
そして、第６図に示すように、前記不純物導入用マスク
１３を除去する５ 第６図に示す不純物導入用マスク１３を除去する工程の
後に、Ｐ型の不ｗＡ″ＰＡを導入するために。
１３を除去する５ 第６図に示す不純物導入用マスク１３を除去する工程の
後に、Ｐ型の不ｗＡ″ＰＡを導入するために。
ＰチャネルＭ Ｔ Ｓ Ｆ Ｅ Ｔ形成領域以外の領域
に。
に。
不純物導入用マスク１４を形成する。
そして、該不純物導入用マスク１４を用い、第７図に示
すように、Ｐ″）！の半導体領域９を形成する。この半
導体領域９は、 ｒｌ型の半導体領域６をＰ型に反転さ
せるように１例えば ｔＸｔｏ１％［ａＬｏｍｓ／ Ｃ
１１’ １程度のボロンイオンをイオン注入技術によっ
て導入し、引き伸し拡散を施ニして形成する。半導体Ｖ
Ｊ域９は、ウェル領域２との接合深さが０３〜０，４［
μｍ］程度に形成される。
すように、Ｐ″）！の半導体領域９を形成する。この半
導体領域９は、 ｒｌ型の半導体領域６をＰ型に反転さ
せるように１例えば ｔＸｔｏ１％［ａＬｏｍｓ／ Ｃ
１１’ １程度のボロンイオンをイオン注入技術によっ
て導入し、引き伸し拡散を施ニして形成する。半導体Ｖ
Ｊ域９は、ウェル領域２との接合深さが０３〜０，４［
μｍ］程度に形成される。
第７図に示す半導体頭載９を形成する工程の後に、不５
０物導入用マスク１４を除去し、絶縁膜１０及び接続孔
１１を形成する。
０物導入用マスク１４を除去し、絶縁膜１０及び接続孔
１１を形成する。
そして、前記第２図及び第３図゛に示すように。
導電層１２Ａ乃至１２Ｅを形成することによって本実＠
例の半導体集積回路装置は完成する。また、この後に、
保護膜等の処理工程を施してもよい。
例の半導体集積回路装置は完成する。また、この後に、
保護膜等の処理工程を施してもよい。
［効果］
以上説明したように、本願によって開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）ＬＤＤもＩｉａのＭ Ｉ Ｓ ＦＥＴを有する半
導体集積回路装置において、ＬＤＤ部と同一製造工程で
かつ略同等の不純物濃度で抵抗素子を゛構成することに
より、比抵抗値を大きくすることができるので、抵抗素
子に要する面積を縮小することができる。
導体集積回路装置において、ＬＤＤ部と同一製造工程で
かつ略同等の不純物濃度で抵抗素子を゛構成することに
より、比抵抗値を大きくすることができるので、抵抗素
子に要する面積を縮小することができる。
（２）前記（１）により、半導体集積回路装置の集積度
を向上することができる。
を向上することができる。
（３）前記（１）により、抵抗素子の断面々積を大きく
することができるので、抵抗素子における過大？ＩＸ流
の集中を防止することができる。
することができるので、抵抗素子における過大？ＩＸ流
の集中を防止することができる。
（４）前記（３）により、静電気破壊防止回路の破壊を
防止することができるので、半導体集積回路装置の電気
的信頼性を向上することができる。
防止することができるので、半導体集積回路装置の電気
的信頼性を向上することができる。
（５）前記（１）により、ＭＩＳＦＥＴのＬ Ｄ Ｄ部
と同一！２？１工程で抵抗素子を形成するので、製造工
程を増加させることがない。
と同一！２？１工程で抵抗素子を形成するので、製造工
程を増加させることがない。
以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて１種々変形し得ることは勿論である。
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて１種々変形し得ることは勿論である。
例えば、ｔｉ記実施例は１本発明を、入力部の静電破壊
防止回路を構成する抵抗素子に適用した１２１ｊについ
て説明したが、出力部の１？ｙ＋電気破壊防止回路を構
成する抵抗素子に適用してもよい。
防止回路を構成する抵抗素子に適用した１２１ｊについ
て説明したが、出力部の１？ｙ＋電気破壊防止回路を構
成する抵抗素子に適用してもよい。
また、前記実施例は１本発明を、半導体集積口Σ（８装
置の静な気破壊防止回路を構成する抵抗素子に適用した
例について説明したが、アナログデジタル変Ｉ２器 ；
Ｊｉ２算増幅滞等の内部集積回路を構成する抵抗素子に
適用してもよい。
置の静な気破壊防止回路を構成する抵抗素子に適用した
例について説明したが、アナログデジタル変Ｉ２器 ；
Ｊｉ２算増幅滞等の内部集積回路を構成する抵抗素子に
適用してもよい。
第１図は２本発明の一実施例を説明するための半導体集
積回路！Ａ五の入力部を示す等価回路図。 第２図は、第１図の具体的な構成を示す平面図。 第３図は、第２図のｍ−■切断線における断面図。 ’Ａ ４ ＶＡ乃至第７図は１本発明の一実施例の製造
方法を説明するための各製造工程における半導体集積回
路装置の要部断面図である。 図中、ＢＰ・・・外部入力端子、１・・・入力段回路。 Ｑｐ、Ｑｎ−〜ＩＩ ５ＦＥＴ、Ｖｃ ｃ、Ｖｓｓ−基
準電圧端子、Ｐ−Ｏｕし・出力端子、ＩＩ・・静電気破
壊防止回路、Ｒ・・・抵抗素子、Ｑｃ・・・クランプ用
〜ｌｌ５ＦＥＴ、１・・・半導体Ｊ！板、２・・ウェル
領域。 ３・・フィールド絶、拮膜、４．ｌＯ絶縁膜、５Ａ乃至
５Ｃ，１２Ａ乃至１２Ｅ・・導電層、６Ａ７！ｌ至６Ｃ
１８Ａ乃至８Ｃ１９・・半導体頭載、７・・不沌物導入
用マスク、１１・・・接続孔である。
積回路！Ａ五の入力部を示す等価回路図。 第２図は、第１図の具体的な構成を示す平面図。 第３図は、第２図のｍ−■切断線における断面図。 ’Ａ ４ ＶＡ乃至第７図は１本発明の一実施例の製造
方法を説明するための各製造工程における半導体集積回
路装置の要部断面図である。 図中、ＢＰ・・・外部入力端子、１・・・入力段回路。 Ｑｐ、Ｑｎ−〜ＩＩ ５ＦＥＴ、Ｖｃ ｃ、Ｖｓｓ−基
準電圧端子、Ｐ−Ｏｕし・出力端子、ＩＩ・・静電気破
壊防止回路、Ｒ・・・抵抗素子、Ｑｃ・・・クランプ用
〜ｌｌ５ＦＥＴ、１・・・半導体Ｊ！板、２・・ウェル
領域。 ３・・フィールド絶、拮膜、４．ｌＯ絶縁膜、５Ａ乃至
５Ｃ，１２Ａ乃至１２Ｅ・・導電層、６Ａ７！ｌ至６Ｃ
１８Ａ乃至８Ｃ１９・・半導体頭載、７・・不沌物導入
用マスク、１１・・・接続孔である。
Claims (1)
- 【特許請求の範囲】 １、ソース領域又はドレイン領域とチャネル形成領域と
の間に、それらと同一導電型でかつ不純物濃度の低い第
１の半導体領域を有するＭＩＳＦＥＴを設け、該ＭＩＳ
ＦＥＴの第１の半導体領域と同一導電型でかつ略同等の
不純物濃度の第２の半導体領域で構成される抵抗素子を
設けてなることを特徴とする半導体集積回路装置。 ２、前記抵抗素子は、静電気破壊防止回路で使用される
抵抗素子、内部集積回路で使用される抵抗素子等である
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置。 ３、前記抵抗素子は、配線又は半導体素子との接続部が
、前記ＭＩＳＦＥＴのソース領域又はドレイン領域と略
同等の不純物濃度で構成されていることを特徴とする特
許請求の範囲第１項又は第２項に記載の半導体集積回路
装置。 ４、前記抵抗素子を構成する第２の半導体領域は、前記
第１の半導体領域と略同等の接合深さを有し、かつ、前
記ソース領域又はドレイン領域に比べて浅い接合深さを
有してなることを特徴とする特許請求の範囲第１項乃至
第３項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216181A JPS6195568A (ja) | 1984-10-17 | 1984-10-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216181A JPS6195568A (ja) | 1984-10-17 | 1984-10-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6195568A true JPS6195568A (ja) | 1986-05-14 |
Family
ID=16684555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216181A Pending JPS6195568A (ja) | 1984-10-17 | 1984-10-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6195568A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0470371A2 (en) * | 1990-07-06 | 1992-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with input protection circuit of high withstand voltage |
| JPH1065109A (ja) * | 1996-04-19 | 1998-03-06 | Nippon Steel Corp | 入力保護回路、入力保護回路の製造方法、半導体装置及び半導体装置の製造方法 |
| JP2001005426A (ja) * | 1999-06-23 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電子装置 |
-
1984
- 1984-10-17 JP JP59216181A patent/JPS6195568A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0470371A2 (en) * | 1990-07-06 | 1992-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with input protection circuit of high withstand voltage |
| US5210436A (en) * | 1990-07-06 | 1993-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device with input protection circuit of high withstand voltage |
| JPH1065109A (ja) * | 1996-04-19 | 1998-03-06 | Nippon Steel Corp | 入力保護回路、入力保護回路の製造方法、半導体装置及び半導体装置の製造方法 |
| JP2001005426A (ja) * | 1999-06-23 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電子装置 |
| JP4627822B2 (ja) * | 1999-06-23 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US7982222B2 (en) | 1999-06-23 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | EL display device and electronic device |
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