JPH1065109A - 入力保護回路、入力保護回路の製造方法、半導体装置及び半導体装置の製造方法 - Google Patents
入力保護回路、入力保護回路の製造方法、半導体装置及び半導体装置の製造方法Info
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- JPH1065109A JPH1065109A JP11632097A JP11632097A JPH1065109A JP H1065109 A JPH1065109 A JP H1065109A JP 11632097 A JP11632097 A JP 11632097A JP 11632097 A JP11632097 A JP 11632097A JP H1065109 A JPH1065109 A JP H1065109A
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Abstract
(57)【要約】
【課題】 抵抗素子になっている拡散抵抗層と電界効果
トランジスタのドレインになっている不純物拡散層とを
電気的に分離するための素子分離領域を不要とし、入力
保護回路に必要な面積を小さく抑える。 【解決手段】 入力保護回路が、半導体集積回路の入力
端子と内部回路とを接続する抵抗素子１２と、サージ入
力を接地電位に放電させる電界効果トランジスタ１５と
を備える。抵抗素子１２に対応するＮ- 型の拡散抵抗層
２７と、この拡散抵抗層２７に接続される電界効果トラ
ンジスタのドレイン又はソースに対応するＮ+ 型の不純
物拡散層２５とからなる互いに隣接して接続された拡散
層領域をイオン注入による二重拡散により形成する。
トランジスタのドレインになっている不純物拡散層とを
電気的に分離するための素子分離領域を不要とし、入力
保護回路に必要な面積を小さく抑える。 【解決手段】 入力保護回路が、半導体集積回路の入力
端子と内部回路とを接続する抵抗素子１２と、サージ入
力を接地電位に放電させる電界効果トランジスタ１５と
を備える。抵抗素子１２に対応するＮ- 型の拡散抵抗層
２７と、この拡散抵抗層２７に接続される電界効果トラ
ンジスタのドレイン又はソースに対応するＮ+ 型の不純
物拡散層２５とからなる互いに隣接して接続された拡散
層領域をイオン注入による二重拡散により形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体集積回路装置等の入／出
力端子と内部回路との間に設けられている入力保護回路
及びその製造方法に関するものである。
の製造方法に関し、特に半導体集積回路装置等の入／出
力端子と内部回路との間に設けられている入力保護回路
及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置等の入／出力端子に
は、内部回路の耐圧を超える過大なサージ電圧が静電気
等によって印加される場合があり、この過大なサージ電
圧がそのまま内部回路に印加されると、内部回路が破壊
される。そこで、通常の半導体集積回路装置等は、入／
出力端子と内部回路との間に入力保護回路を設けて、過
大なサージ電圧が入／出力端子に印加されても、内部回
路にはこのサージ電圧が印加されないようにされてい
る。
は、内部回路の耐圧を超える過大なサージ電圧が静電気
等によって印加される場合があり、この過大なサージ電
圧がそのまま内部回路に印加されると、内部回路が破壊
される。そこで、通常の半導体集積回路装置等は、入／
出力端子と内部回路との間に入力保護回路を設けて、過
大なサージ電圧が入／出力端子に印加されても、内部回
路にはこのサージ電圧が印加されないようにされてい
る。
【０００３】この入力保護回路においては、ワイヤがボ
ンディングされている入／出力端子としてのボンディン
グパッドに抵抗素子が接続されており、この抵抗素子に
配線を介して内部回路が接続されている。前記配線には
Ｎチャネル型のトランジスタのドレイン拡散層も接続さ
れており、このトランジスタのソース拡散層及びゲート
電極に配線を介して接地電源が接続されている。そし
て、抵抗素子とトランジスタとで入力保護回路が構成さ
れている。
ンディングされている入／出力端子としてのボンディン
グパッドに抵抗素子が接続されており、この抵抗素子に
配線を介して内部回路が接続されている。前記配線には
Ｎチャネル型のトランジスタのドレイン拡散層も接続さ
れており、このトランジスタのソース拡散層及びゲート
電極に配線を介して接地電源が接続されている。そし
て、抵抗素子とトランジスタとで入力保護回路が構成さ
れている。
【０００４】この入力保護回路は、ボンディングパッド
に所定値以下の電圧が印加されても、トランジスタが導
通しないので、電流はボンディングパッドから抵抗素子
及び配線を介して内部回路へ流れる。
に所定値以下の電圧が印加されても、トランジスタが導
通しないので、電流はボンディングパッドから抵抗素子
及び配線を介して内部回路へ流れる。
【発明が解決しようとする課題】
【０００５】しかしながら、ボンディングパッドに所定
値を超える電圧が印加されると、配線における寄生容量
Ｃと抵抗素子の抵抗値Ｒとで決められるτ＝Ｃ×Ｒによ
ってピーク電圧を低下させると共に、スナップバックブ
レークダウンを生じたトランジスタを介して接地電源へ
電流を流すことによって、内部回路に印加される電圧を
低下させる。
値を超える電圧が印加されると、配線における寄生容量
Ｃと抵抗素子の抵抗値Ｒとで決められるτ＝Ｃ×Ｒによ
ってピーク電圧を低下させると共に、スナップバックブ
レークダウンを生じたトランジスタを介して接地電源へ
電流を流すことによって、内部回路に印加される電圧を
低下させる。
【０００６】ところが、従来の入力保護回路において
は、トランジスタのドレイン及びソースとしてのＮ+ 型
の一対の拡散層が形成されている素子活性領域と、抵抗
素子としてのＮ- 型の拡散層が形成されている素子活性
領域とが、素子分離構造であるフィールド酸化膜によっ
て互いに分離されているので、このフィールド酸化膜の
分だけ入力保護回路に必要な面積が大きくて、半導体集
積回路装置等を微細化することが困難であった。
は、トランジスタのドレイン及びソースとしてのＮ+ 型
の一対の拡散層が形成されている素子活性領域と、抵抗
素子としてのＮ- 型の拡散層が形成されている素子活性
領域とが、素子分離構造であるフィールド酸化膜によっ
て互いに分離されているので、このフィールド酸化膜の
分だけ入力保護回路に必要な面積が大きくて、半導体集
積回路装置等を微細化することが困難であった。
【０００７】フィールド酸化膜によって各拡散層が分離
されていない構造としては、例えば特開昭５７−９０９
６９号公報に開示されている。この特開昭５７−９０９
６９号公報においては、静電耐圧の向上を図るため、入
力保護回路にダイオードを用い、ｐ- 拡散層とｐ+ 拡散
層とを重ねて形成する。ところがこの場合、ｐ- 拡散層
とｐ+ 拡散層の両者を重ねて形成するため、抵抗素子と
して用いることはできない。
されていない構造としては、例えば特開昭５７−９０９
６９号公報に開示されている。この特開昭５７−９０９
６９号公報においては、静電耐圧の向上を図るため、入
力保護回路にダイオードを用い、ｐ- 拡散層とｐ+ 拡散
層とを重ねて形成する。ところがこの場合、ｐ- 拡散層
とｐ+ 拡散層の両者を重ねて形成するため、抵抗素子と
して用いることはできない。
【０００８】そこで、本発明の目的は、必要な面積が小
さくて半導体集積回路装置等を微細化することができる
入力保護回路を提供することである。
さくて半導体集積回路装置等を微細化することができる
入力保護回路を提供することである。
【０００９】また、本発明の別の目的は、工程が少なく
て半導体集積回路装置等を低コストで製造することがで
きる入力保護回路の製造方法を提供することである。
て半導体集積回路装置等を低コストで製造することがで
きる入力保護回路の製造方法を提供することである。
【００１０】また、本発明の別の目的は、必要な面積が
小さい半導体装置を提供することである。
小さい半導体装置を提供することである。
【００１１】また、本発明の別の目的は、工程が少な
く、低コストで製造することができる半導体装置の製造
方法を提供することである。
く、低コストで製造することができる半導体装置の製造
方法を提供することである。
【００１２】
【課題を解決するための手段】本発明の入力保護回路
は、半導体集積回路の入力端子に一端が接続され、他端
が内部回路に接続された抵抗素子と、前記抵抗素子の他
端と基準電圧導体との間にチャネルを形成するためのソ
ース／ドレイン及び前記チャネルを覆うゲートからなる
電界効果トランジスタとを備える入力保護回路であっ
て、前記電界効果トランジスタの前記ドレインに対応す
る第１の不純物拡散層と、この第１の不純物拡散層に横
方向に隣接して接続される前記抵抗素子に対応する第１
の拡散抵抗層とからなる第１の拡散層領域を含む。
は、半導体集積回路の入力端子に一端が接続され、他端
が内部回路に接続された抵抗素子と、前記抵抗素子の他
端と基準電圧導体との間にチャネルを形成するためのソ
ース／ドレイン及び前記チャネルを覆うゲートからなる
電界効果トランジスタとを備える入力保護回路であっ
て、前記電界効果トランジスタの前記ドレインに対応す
る第１の不純物拡散層と、この第１の不純物拡散層に横
方向に隣接して接続される前記抵抗素子に対応する第１
の拡散抵抗層とからなる第１の拡散層領域を含む。
【００１３】本発明の入力保護回路の一態様において
は、前記第１の拡散抵抗層と前記第１の不純物拡散層
が、同一の導電型に形成されており、両者は相異なる導
電率を有する。
は、前記第１の拡散抵抗層と前記第１の不純物拡散層
が、同一の導電型に形成されており、両者は相異なる導
電率を有する。
【００１４】本発明の入力保護回路の一態様において
は、前記半導体集積回路がＰ型半導体基板上に形成され
るとともに、前記第１の不純物拡散層がＮ+ 型であり、
前記第１の拡散抵抗層がＮ- 型である。
は、前記半導体集積回路がＰ型半導体基板上に形成され
るとともに、前記第１の不純物拡散層がＮ+ 型であり、
前記第１の拡散抵抗層がＮ- 型である。
【００１５】本発明の入力保護回路の一態様において
は、単一の素子活性領域に形成されている。
は、単一の素子活性領域に形成されている。
【００１６】本発明の入力保護回路の一態様において
は、前記電界効果トランジスタの前記ゲートが前記基準
電圧導体に接続されている。
は、前記電界効果トランジスタの前記ゲートが前記基準
電圧導体に接続されている。
【００１７】本発明の入力保護回路の一態様は、前記電
界効果トランジスタの前記ソースに対応する第２の不純
物拡散層と、この第２の不純物拡散層に横方向に隣接し
て接続される第２の拡散抵抗層とからなる第２の拡散層
領域を含むとともに、前記第２の拡散抵抗層の端部と前
記ゲートとを結合する導体を更に含む。
界効果トランジスタの前記ソースに対応する第２の不純
物拡散層と、この第２の不純物拡散層に横方向に隣接し
て接続される第２の拡散抵抗層とからなる第２の拡散層
領域を含むとともに、前記第２の拡散抵抗層の端部と前
記ゲートとを結合する導体を更に含む。
【００１８】本発明の入力保護回路の一態様において
は、前記第２の拡散抵抗層と前記第２の不純物拡散層
は、同一の導電型に形成されており、両者は相異なる導
電率を有する。
は、前記第２の拡散抵抗層と前記第２の不純物拡散層
は、同一の導電型に形成されており、両者は相異なる導
電率を有する。
【００１９】本発明の入力保護回路の一態様において
は、前記半導体集積回路がＰ型半導体基板上に形成され
るとともに、前記第２の不純物拡散層がＮ+ 型であり、
前記第２の拡散抵抗層がＮ- 型である。
は、前記半導体集積回路がＰ型半導体基板上に形成され
るとともに、前記第２の不純物拡散層がＮ+ 型であり、
前記第２の拡散抵抗層がＮ- 型である。
【００２０】本発明の入力保護回路の製造方法は、半導
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記電界効果トランジスタの前記ドレイ
ンに対応する第１の不純物拡散層及び前記ソースに対応
する第２の不純物拡散層をそれぞれ第１の導電型の不純
物を導入して形成する工程と、前記抵抗素子の形成領域
に対応した開口を有するマスク層を前記素子活性領域に
形成する工程と、前記マスク層の開口を通して前記第１
の導電型の不純物と反対導電型である第２の導電型の不
純物を導入して、前記抵抗素子に対応する拡散抵抗層を
前記第１の不純物拡散層に横方向に隣接して接続される
ように形成する工程とを含む。
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記電界効果トランジスタの前記ドレイ
ンに対応する第１の不純物拡散層及び前記ソースに対応
する第２の不純物拡散層をそれぞれ第１の導電型の不純
物を導入して形成する工程と、前記抵抗素子の形成領域
に対応した開口を有するマスク層を前記素子活性領域に
形成する工程と、前記マスク層の開口を通して前記第１
の導電型の不純物と反対導電型である第２の導電型の不
純物を導入して、前記抵抗素子に対応する拡散抵抗層を
前記第１の不純物拡散層に横方向に隣接して接続される
ように形成する工程とを含む。
【００２１】本発明の入力保護回路の製造方法の一態様
においては、前記第１の不純物拡散層を形成するマスク
開口と前記拡散抵抗層を形成するマスク開口とが重複領
域を有する。
においては、前記第１の不純物拡散層を形成するマスク
開口と前記拡散抵抗層を形成するマスク開口とが重複領
域を有する。
【００２２】本発明の入力保護回路の製造方法の一態様
においては、前記第１の不純物拡散層を形成するマスク
開口が、前記拡散抵抗層を形成するマスク開口を包含し
ている。
においては、前記第１の不純物拡散層を形成するマスク
開口が、前記拡散抵抗層を形成するマスク開口を包含し
ている。
【００２３】本発明の入力保護回路の製造方法の一態様
においては、前記第１の導電型の不純物が砒素であり、
前記第２の導電型の不純物がホウ素である。
においては、前記第１の導電型の不純物が砒素であり、
前記第２の導電型の不純物がホウ素である。
【００２４】本発明の入力保護回路の製造方法の一態様
においては、前記拡散抵抗層と前記第１の不純物拡散層
が同一の導電型に形成されるとともに、両者が相異なる
導電率とされる。
においては、前記拡散抵抗層と前記第１の不純物拡散層
が同一の導電型に形成されるとともに、両者が相異なる
導電率とされる。
【００２５】本発明の入力保護回路の製造方法の一態様
においては、前記半導体集積回路がＰ型半導体基板上に
形成されるとともに、前記第１の不純物拡散層がＮ+ 型
とされ、前記拡散抵抗層がＮ- 型とされる。
においては、前記半導体集積回路がＰ型半導体基板上に
形成されるとともに、前記第１の不純物拡散層がＮ+ 型
とされ、前記拡散抵抗層がＮ- 型とされる。
【００２６】本発明の入力保護回路の製造方法は、半導
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記抵抗素子に対応する拡散抵抗層を所
定導電型の不純物を導入して形成する工程と、前記電界
効果トランジスタの前記ドレインに対応する第１の不純
物拡散層及び前記ソースに対応する第２の不純物拡散層
の形成領域に対応した開口を有するマスク層を前記素子
活性領域に形成する工程と、前記マスク層の開口を通し
て前記所定導電型と同一導電型の不純物を導入して、前
記第１の不純物拡散層及び第２の不純物拡散層をそれぞ
れ前記拡散抵抗層の一部と重複するように形成し、少な
くとも前記第１の不純物拡散層と前記拡散抵抗層とを横
方向に隣接して接続させる工程とを含む。
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記抵抗素子に対応する拡散抵抗層を所
定導電型の不純物を導入して形成する工程と、前記電界
効果トランジスタの前記ドレインに対応する第１の不純
物拡散層及び前記ソースに対応する第２の不純物拡散層
の形成領域に対応した開口を有するマスク層を前記素子
活性領域に形成する工程と、前記マスク層の開口を通し
て前記所定導電型と同一導電型の不純物を導入して、前
記第１の不純物拡散層及び第２の不純物拡散層をそれぞ
れ前記拡散抵抗層の一部と重複するように形成し、少な
くとも前記第１の不純物拡散層と前記拡散抵抗層とを横
方向に隣接して接続させる工程とを含む。
【００２７】本発明の入力保護回路の製造方法の一態様
においては、前記不純物がリンとされる。
においては、前記不純物がリンとされる。
【００２８】本発明の入力保護回路の製造方法の一態様
においては、前記拡散抵抗層と前記第１及び第２の不純
物拡散層とが相異なるドーズ量の不純物をイオン注入す
ることにより形成される。
においては、前記拡散抵抗層と前記第１及び第２の不純
物拡散層とが相異なるドーズ量の不純物をイオン注入す
ることにより形成される。
【００２９】本発明の入力保護回路の製造方法の一態様
においては、前記半導体集積回路がＰ型半導体基板上に
形成されるとともに、前記第１及び第２の不純物拡散層
がＮ+ 型とされ、前記拡散抵抗層がＮ- 型とされる。
においては、前記半導体集積回路がＰ型半導体基板上に
形成されるとともに、前記第１及び第２の不純物拡散層
がＮ+ 型とされ、前記拡散抵抗層がＮ- 型とされる。
【００３０】本発明の入力保護回路の製造方法は、半導
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記電界効果トランジスタの前記ドレイ
ンに対応する第１の不純物拡散層及び前記ソースに対応
する第２の不純物拡散層をそれぞれ第１の導電型の不純
物を導入して形成する工程と、層間絶縁膜を前記素子活
性領域の全面に形成する工程と、前記抵抗素子の形成領
域に対応した開口を前記層間絶縁膜に形成する工程と、
前記層間絶縁膜の開口を通して前記第１の導電型の不純
物と反対導電型である第２の導電型の不純物を導入し
て、前記抵抗素子に対応する拡散抵抗層を前記第１の不
純物拡散層に横方向に隣接して接続されるように形成す
る工程とを含む。
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記電界効果トランジスタの前記ドレイ
ンに対応する第１の不純物拡散層及び前記ソースに対応
する第２の不純物拡散層をそれぞれ第１の導電型の不純
物を導入して形成する工程と、層間絶縁膜を前記素子活
性領域の全面に形成する工程と、前記抵抗素子の形成領
域に対応した開口を前記層間絶縁膜に形成する工程と、
前記層間絶縁膜の開口を通して前記第１の導電型の不純
物と反対導電型である第２の導電型の不純物を導入し
て、前記抵抗素子に対応する拡散抵抗層を前記第１の不
純物拡散層に横方向に隣接して接続されるように形成す
る工程とを含む。
【００３１】本発明の入力保護回路の製造方法は、半導
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記電界効果トランジスタの前記ドレイ
ンに対応する第１の不純物拡散層及び前記ソースに対応
する第２の不純物拡散層をそれぞれ第１の導電型の不純
物を導入して形成する工程と、抵抗素子の形成領域に対
応した開口を有するマスク層を前記素子活性領域に形成
する工程と、前記マスク層の開口を通して前記第１の導
電型の不純物と反対導電型である第２の導電型の不純物
を導入して、前記抵抗素子に対応する第１の拡散抵抗層
を前記第１の不純物拡散層に横方向に隣接して接続され
るように形成するとともに、前記電界効果トランジスタ
の前記ゲートに接続される抵抗素子に対応した第２の拡
散抵抗層を前記第２の不純物拡散層に横方向に隣接して
接続されるように形成する工程と、前記第２の不純物拡
散層の一端と前記電界効果トランジスタの前記ゲートと
を接続する導体を形成する工程とを含む。
体集積回路の入力端子に一端が接続され、他端が内部回
路に接続された抵抗素子と、前記抵抗素子の他端と基準
電圧導体との間にチャネルを形成するためのソース／ド
レイン及び前記チャネルを覆うゲートからなる電界効果
トランジスタとを備える入力保護回路の製造方法であっ
て、前記入力保護回路の形成部位である素子活性領域を
形成する工程と、前記電界効果トランジスタの前記ゲー
トを前記素子活性領域に形成する工程と、前記ゲートを
マスクとして、前記電界効果トランジスタの前記ドレイ
ンに対応する第１の不純物拡散層及び前記ソースに対応
する第２の不純物拡散層をそれぞれ第１の導電型の不純
物を導入して形成する工程と、抵抗素子の形成領域に対
応した開口を有するマスク層を前記素子活性領域に形成
する工程と、前記マスク層の開口を通して前記第１の導
電型の不純物と反対導電型である第２の導電型の不純物
を導入して、前記抵抗素子に対応する第１の拡散抵抗層
を前記第１の不純物拡散層に横方向に隣接して接続され
るように形成するとともに、前記電界効果トランジスタ
の前記ゲートに接続される抵抗素子に対応した第２の拡
散抵抗層を前記第２の不純物拡散層に横方向に隣接して
接続されるように形成する工程と、前記第２の不純物拡
散層の一端と前記電界効果トランジスタの前記ゲートと
を接続する導体を形成する工程とを含む。
【００３２】本発明の入力保護回路の製造方法の一態様
においては、前記第１の不純物拡散層を形成するマスク
開口と前記第１の拡散抵抗層を形成するマスク開口とが
重複領域を有するとともに、前記第２の不純物拡散層を
形成するマスク開口と前記第２の拡散抵抗層を形成する
マスク開口とが重複領域を有する。
においては、前記第１の不純物拡散層を形成するマスク
開口と前記第１の拡散抵抗層を形成するマスク開口とが
重複領域を有するとともに、前記第２の不純物拡散層を
形成するマスク開口と前記第２の拡散抵抗層を形成する
マスク開口とが重複領域を有する。
【００３３】本発明の入力保護回路の製造方法の一態様
においては、前記第１及び第２の不純物拡散層を形成す
るマスク開口が、前記第１及び第２の拡散抵抗層を形成
するマスク開口を包含している。
においては、前記第１及び第２の不純物拡散層を形成す
るマスク開口が、前記第１及び第２の拡散抵抗層を形成
するマスク開口を包含している。
【００３４】本発明の入力保護回路の製造方法の一態様
においては、前記第１の導電型の不純物が砒素であり、
前記第２の導電型の不純物がホウ素である。
においては、前記第１の導電型の不純物が砒素であり、
前記第２の導電型の不純物がホウ素である。
【００３５】本発明の入力保護回路の製造方法の一態様
においては、前記第１及び第２の拡散抵抗層と前記第１
及び第２の不純物拡散層が同一の導電型に形成されると
ともに、前記第１及び第２の拡散抵抗層と前記第１及び
第２の不純物拡散層が相異なる導電率とされる。
においては、前記第１及び第２の拡散抵抗層と前記第１
及び第２の不純物拡散層が同一の導電型に形成されると
ともに、前記第１及び第２の拡散抵抗層と前記第１及び
第２の不純物拡散層が相異なる導電率とされる。
【００３６】本発明の入力保護回路の製造方法の一態様
においては、前記半導体集積回路がＰ型半導体基板上に
形成されるとともに、前記第１及び第２の不純物拡散層
がＮ+ 型とされ、前記第１及び第２の拡散抵抗層がＮ-
型とされる。
においては、前記半導体集積回路がＰ型半導体基板上に
形成されるとともに、前記第１及び第２の不純物拡散層
がＮ+ 型とされ、前記第１及び第２の拡散抵抗層がＮ-
型とされる。
【００３７】本発明の半導体装置は、半導体基板の表面
上に、絶縁膜を介して形成されたゲート電極を含むゲー
ト構造と、前記ゲート構造の両側の領域に形成された一
対の不純物拡散層とを具備し、前記一対の不純物拡散層
の少なくとも一方の不純物拡散層は、前記ゲート構造近
傍から延びる延長領域を有し、この延長領域は前記ゲー
ト構造の近傍から外側に向けて第１の層及び第２の層を
有し、前記第１の層は、前記第２の層とは異なる不純物
濃度を有し、前記第１の層は、ソース又はドレインとし
て機能し、前記第２の層は、抵抗素子として機能する。
上に、絶縁膜を介して形成されたゲート電極を含むゲー
ト構造と、前記ゲート構造の両側の領域に形成された一
対の不純物拡散層とを具備し、前記一対の不純物拡散層
の少なくとも一方の不純物拡散層は、前記ゲート構造近
傍から延びる延長領域を有し、この延長領域は前記ゲー
ト構造の近傍から外側に向けて第１の層及び第２の層を
有し、前記第１の層は、前記第２の層とは異なる不純物
濃度を有し、前記第１の層は、ソース又はドレインとし
て機能し、前記第２の層は、抵抗素子として機能する。
【００３８】本発明の半導体装置の一態様は、入力保護
回路用に用いられるものである。
回路用に用いられるものである。
【００３９】本発明の半導体装置の一態様においては、
前記第１の層が、ドレインとして機能する。
前記第１の層が、ドレインとして機能する。
【００４０】本発明の半導体装置の一態様は、前記第１
の層上に形成された第１のコンタクトホールを、前記第
２の層上に形成された第２のコンタクトホールをそれぞ
れ有する絶縁膜を更に具備し、前記第１のコンタクトホ
ールの底面が、前記第１の層の表層となり、前記第２の
コンタクトホールの底面が、前記第２の層の表層とな
り、前記第１のコンタクトホール内を少なくとも覆う第
１の導電膜と、前記第２のコンタクトホール内を少なく
とも覆い、前記第１の導電膜と前記第１、第２の層を介
して電気的に接続されている第２の導電膜とを更に具備
する。
の層上に形成された第１のコンタクトホールを、前記第
２の層上に形成された第２のコンタクトホールをそれぞ
れ有する絶縁膜を更に具備し、前記第１のコンタクトホ
ールの底面が、前記第１の層の表層となり、前記第２の
コンタクトホールの底面が、前記第２の層の表層とな
り、前記第１のコンタクトホール内を少なくとも覆う第
１の導電膜と、前記第２のコンタクトホール内を少なく
とも覆い、前記第１の導電膜と前記第１、第２の層を介
して電気的に接続されている第２の導電膜とを更に具備
する。
【００４１】本発明の半導体装置の製造方法は、半導体
基板の表面上に、絶縁膜を介したゲート電極を含むゲー
ト構造を形成する工程と、前記ゲート構造をマスクとし
て、前記ゲート構造の両側の領域に第１の不純物を導入
して、前記ゲート構造の近傍から外側に向けて延びる少
なくとも１つの第１の層を形成する工程と、前記ゲート
構造及び前記第１の層の表面を覆い、前記第１の層につ
いてはその前記ゲート構造の近傍の外側の部位を露出さ
せる開口を有するマスク層を形成する工程と、前記マス
ク層の前記開口を通して第１の不純物と反対導電型であ
り且つ濃度の異なる第２の不純物を導入して、前記第１
の層と隣接する第２の層を形成する工程とを含む。
基板の表面上に、絶縁膜を介したゲート電極を含むゲー
ト構造を形成する工程と、前記ゲート構造をマスクとし
て、前記ゲート構造の両側の領域に第１の不純物を導入
して、前記ゲート構造の近傍から外側に向けて延びる少
なくとも１つの第１の層を形成する工程と、前記ゲート
構造及び前記第１の層の表面を覆い、前記第１の層につ
いてはその前記ゲート構造の近傍の外側の部位を露出さ
せる開口を有するマスク層を形成する工程と、前記マス
ク層の前記開口を通して第１の不純物と反対導電型であ
り且つ濃度の異なる第２の不純物を導入して、前記第１
の層と隣接する第２の層を形成する工程とを含む。
【００４２】本発明の半導体装置の製造方法の一態様に
おいては、前記半導体装置が入力保護回路用のものであ
る。
おいては、前記半導体装置が入力保護回路用のものであ
る。
【００４３】本発明の半導体装置の製造方法の一態様に
おいては、前記第２の層と隣接する前記第１の層が、ド
レインとして機能する。
おいては、前記第２の層と隣接する前記第１の層が、ド
レインとして機能する。
【００４４】本発明の半導体装置の製造方法の一態様
は、前記マスク層を除去した後に、前記ゲート構造、前
記第１及び第２の層を覆う層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記第１の層の表面の一部を露
出させる第１のコンタクトホールと、前記第２の層の表
面の一部を露出させる第２のコンタクトホールとを形成
する工程と、前記第１及び第２のコンタクトホール内を
少なくとも埋め込む導電膜を前記層間絶縁膜上に形成す
る工程と、パターニングにより前記導電膜を前記層間絶
縁膜上で分断し、前記第１の層及び前記第２の層を介し
て電気的に接続される第１の配線及び第２の配線を形成
する工程とを更に含む。
は、前記マスク層を除去した後に、前記ゲート構造、前
記第１及び第２の層を覆う層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記第１の層の表面の一部を露
出させる第１のコンタクトホールと、前記第２の層の表
面の一部を露出させる第２のコンタクトホールとを形成
する工程と、前記第１及び第２のコンタクトホール内を
少なくとも埋め込む導電膜を前記層間絶縁膜上に形成す
る工程と、パターニングにより前記導電膜を前記層間絶
縁膜上で分断し、前記第１の層及び前記第２の層を介し
て電気的に接続される第１の配線及び第２の配線を形成
する工程とを更に含む。
【００４５】本発明の半導体装置の製造方法の一態様に
おいては、前記マスク層が層間絶縁膜である。
おいては、前記マスク層が層間絶縁膜である。
【００４６】本発明の半導体装置の製造方法の一態様
は、前記層間絶縁膜に、前記第１の層の表面の一部を露
出させるコンタクトホールを形成する工程と、前記開口
内及び前記コンタクトホール内を少なくとも埋め込む導
電膜を前記層間絶縁膜上に形成する工程と、パターニン
グにより前記導電膜を前記層間絶縁膜上で分断し、前記
第１の層及び前記第２の層を介して電気的に接続される
第１の配線及び第２の配線を形成する工程とを更に含
む。
は、前記層間絶縁膜に、前記第１の層の表面の一部を露
出させるコンタクトホールを形成する工程と、前記開口
内及び前記コンタクトホール内を少なくとも埋め込む導
電膜を前記層間絶縁膜上に形成する工程と、パターニン
グにより前記導電膜を前記層間絶縁膜上で分断し、前記
第１の層及び前記第２の層を介して電気的に接続される
第１の配線及び第２の配線を形成する工程とを更に含
む。
【００４７】
【作用】本発明の入力保護回路及び半導体装置において
は、抵抗素子になっている拡散層と電界効果トランジス
タのドレインになっている拡散層とが互いに接している
ので、これらの拡散層同士を電気的に分離するための素
子分離領域が不要となる。
は、抵抗素子になっている拡散層と電界効果トランジス
タのドレインになっている拡散層とが互いに接している
ので、これらの拡散層同士を電気的に分離するための素
子分離領域が不要となる。
【００４８】また、本発明の入力保護回路及び半導体装
置の製造方法においては、不純物を重畳してイオン注入
することによって、抵抗素子になる拡散層またはドレイ
ンになる拡散層を形成しているので、抵抗素子またはド
レインの形成領域に開口を有する一種類のマスク層を用
いるだけでよく、夫々の形成領域に開口を有する二種類
のマスク層を用いる必要がない。
置の製造方法においては、不純物を重畳してイオン注入
することによって、抵抗素子になる拡散層またはドレイ
ンになる拡散層を形成しているので、抵抗素子またはド
レインの形成領域に開口を有する一種類のマスク層を用
いるだけでよく、夫々の形成領域に開口を有する二種類
のマスク層を用いる必要がない。
【００４９】
−第１の実施形態− 初めに、第１の実施形態について説明する。図１は、こ
の第１の実施形態の入力保護回路の概略断面図であり、
図２はその概略平面図、図３はこの入力保護回路の等価
回路図、図４（ａ）〜図４（ｄ）は入力保護回路の製造
工程を示す概略断面図である。第１の実施形態では、前
記入力保護回路をその構成を製造方法とともに説明す
る。
の第１の実施形態の入力保護回路の概略断面図であり、
図２はその概略平面図、図３はこの入力保護回路の等価
回路図、図４（ａ）〜図４（ｄ）は入力保護回路の製造
工程を示す概略断面図である。第１の実施形態では、前
記入力保護回路をその構成を製造方法とともに説明す
る。
【００５０】先ず、図４（ａ）に示すように、Ｐ--型の
シリコン基板２１の表面にフィールド酸化膜としてのシ
リコン酸化膜２２をいわゆるＬＯＣＯＳ法により形成し
て、このシリコン酸化膜２２に囲まれている素子活性領
域を形成する。このとき、トランジスタ１５用の素子活
性領域と長さ２０μｍ幅１０μｍ程度の抵抗素子１２用
の素子活性領域とを互いに接するように形成する。
シリコン基板２１の表面にフィールド酸化膜としてのシ
リコン酸化膜２２をいわゆるＬＯＣＯＳ法により形成し
て、このシリコン酸化膜２２に囲まれている素子活性領
域を形成する。このとき、トランジスタ１５用の素子活
性領域と長さ２０μｍ幅１０μｍ程度の抵抗素子１２用
の素子活性領域とを互いに接するように形成する。
【００５１】次に、素子活性領域の表面に、ゲート酸化
膜として、膜厚が１７０Åのシリコン酸化膜２３を熱酸
化法により形成する。そして、多結晶シリコン膜２４を
ＣＶＤ法で堆積させ、この多結晶シリコン膜２４をフォ
トリソグラフィ及びエッチングでゲート電極のパターン
に加工する。
膜として、膜厚が１７０Åのシリコン酸化膜２３を熱酸
化法により形成する。そして、多結晶シリコン膜２４を
ＣＶＤ法で堆積させ、この多結晶シリコン膜２４をフォ
トリソグラフィ及びエッチングでゲート電極のパターン
に加工する。
【００５２】次に、図４（ｂ）に示すように、多結晶シ
リコン膜２４及びシリコン酸化膜２２をマスクにして、
８０ｋｅＶの加速エネルギー及び１．０×１０16ｃｍ-2
のドーズ量で砒素（Ａｓ）をイオン注入して、トランジ
スタ１５のドレインとしてのＮ+ 型の不純物拡散層２５
及びソースとしてのＮ+ 型の不純物拡散層２６を形成す
る。
リコン膜２４及びシリコン酸化膜２２をマスクにして、
８０ｋｅＶの加速エネルギー及び１．０×１０16ｃｍ-2
のドーズ量で砒素（Ａｓ）をイオン注入して、トランジ
スタ１５のドレインとしてのＮ+ 型の不純物拡散層２５
及びソースとしてのＮ+ 型の不純物拡散層２６を形成す
る。
【００５３】次に、図４（ｃ）に示すように、トランジ
スタ１５用及び抵抗素子１２用としての単一の素子活性
領域のうちで抵抗素子１２の形成領域上にのみ開口を有
するフォトレジストをマスクにして、４０ｋｅＶの加速
エネルギー及び６．０×１０15ｃｍ-2のドーズ量でＢＦ
2 をイオン注入する。この結果、既にイオン注入されて
いる砒素（Ａｓ）がボロン（Ｂ）に補償されて、抵抗素
子１２として機能するＮ- 型の拡散抵抗層２７が形成さ
れる。なお、不純物拡散層２５を越えてシリコン基板２
１にＢＦ2 イオンが注入され、拡散抵抗層２７の下部に
ＢＦ2 のイオン注入のみによりＰ- 型の不純物拡散層５
１が形成される。この不純物拡散層５１（Ｐ- 型）の不
純物濃度は、シリコン基板２１（Ｐ--型）の不純物濃度
より高濃度である。その後、フォトレジストを除去す
る。
スタ１５用及び抵抗素子１２用としての単一の素子活性
領域のうちで抵抗素子１２の形成領域上にのみ開口を有
するフォトレジストをマスクにして、４０ｋｅＶの加速
エネルギー及び６．０×１０15ｃｍ-2のドーズ量でＢＦ
2 をイオン注入する。この結果、既にイオン注入されて
いる砒素（Ａｓ）がボロン（Ｂ）に補償されて、抵抗素
子１２として機能するＮ- 型の拡散抵抗層２７が形成さ
れる。なお、不純物拡散層２５を越えてシリコン基板２
１にＢＦ2 イオンが注入され、拡散抵抗層２７の下部に
ＢＦ2 のイオン注入のみによりＰ- 型の不純物拡散層５
１が形成される。この不純物拡散層５１（Ｐ- 型）の不
純物濃度は、シリコン基板２１（Ｐ--型）の不純物濃度
より高濃度である。その後、フォトレジストを除去す
る。
【００５４】次に、図４（ｄ）に示すように、多結晶シ
リコン膜２４等を層間絶縁膜３１で覆い、この層間絶縁
膜３１の表面を平坦化する。そして、拡散抵抗層２７の
不純物拡散層２５とは反対側の端部に達するコンタクト
孔３２と、不純物拡散層２５、２６の夫々に達するコン
タクト孔３４、３５と、多結晶シリコン膜２４に達する
コンタクト孔３６とを、層間絶縁膜３１及びシリコン酸
化膜２３に開孔する。
リコン膜２４等を層間絶縁膜３１で覆い、この層間絶縁
膜３１の表面を平坦化する。そして、拡散抵抗層２７の
不純物拡散層２５とは反対側の端部に達するコンタクト
孔３２と、不純物拡散層２５、２６の夫々に達するコン
タクト孔３４、３５と、多結晶シリコン膜２４に達する
コンタクト孔３６とを、層間絶縁膜３１及びシリコン酸
化膜２３に開孔する。
【００５５】なお、これらのコンタクト孔３２、３４〜
３６の開孔に際しては、緩衝弗酸によるウエットエッチ
ングとそれに続く反応性イオンエッチング等の異方性エ
ッチングとを連続的に行うことによって開口部をテーパ
状にして、後に形成する金属膜における段差被覆性の低
下を防止する。
３６の開孔に際しては、緩衝弗酸によるウエットエッチ
ングとそれに続く反応性イオンエッチング等の異方性エ
ッチングとを連続的に行うことによって開口部をテーパ
状にして、後に形成する金属膜における段差被覆性の低
下を防止する。
【００５６】次に、図１に示すように、幅２．０μｍ程
度のコンタクト孔３２を介して拡散抵抗層２７の一端部
に接続する約１００μｍ四方のボンディングパッド１１
と、コンタクト孔３４を介して不純物拡散層２５に接続
すると共に内部回路１４へ向かって延びる配線１３と、
コンタクト孔３５、３６を介して不純物拡散層２６及び
多結晶シリコン膜２４に夫々接続すると共に接地電源１
７へ向かって延びる配線１６とを、同一層の金属膜で形
成する。そして、更に、表面保護膜（図示せず）等を形
成して、第１の実施形態の入力保護回路を完成させる。
度のコンタクト孔３２を介して拡散抵抗層２７の一端部
に接続する約１００μｍ四方のボンディングパッド１１
と、コンタクト孔３４を介して不純物拡散層２５に接続
すると共に内部回路１４へ向かって延びる配線１３と、
コンタクト孔３５、３６を介して不純物拡散層２６及び
多結晶シリコン膜２４に夫々接続すると共に接地電源１
７へ向かって延びる配線１６とを、同一層の金属膜で形
成する。そして、更に、表面保護膜（図示せず）等を形
成して、第１の実施形態の入力保護回路を完成させる。
【００５７】この第１の実施形態の入力保護回路によれ
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。
【００５８】また、この第１の実施形態の入力保護回路
の製造方法によれば、不純物を重畳してイオン注入する
ことによって、抵抗素子になる拡散抵抗層２７及びドレ
インになる不純物拡散層２５を形成しているので、抵抗
素子となる拡散抵抗層２７の形成領域に開口を有する一
種類のマスク層（フォトレジスト）を用いるだけでよ
く、抵抗素子となる拡散抵抗層２７とドレインになる不
純物拡散層２５の各形成領域に開口を有する二種類のマ
スク層をそれぞれ用いる必要がない。従って、入力保護
回路の製造工程が簡易化・短縮化されることになる。
の製造方法によれば、不純物を重畳してイオン注入する
ことによって、抵抗素子になる拡散抵抗層２７及びドレ
インになる不純物拡散層２５を形成しているので、抵抗
素子となる拡散抵抗層２７の形成領域に開口を有する一
種類のマスク層（フォトレジスト）を用いるだけでよ
く、抵抗素子となる拡散抵抗層２７とドレインになる不
純物拡散層２５の各形成領域に開口を有する二種類のマ
スク層をそれぞれ用いる必要がない。従って、入力保護
回路の製造工程が簡易化・短縮化されることになる。
【００５９】−第２の実施形態− 続いて、第２の実施形態について説明する。図５は、こ
の第２の実施形態の入力保護回路の概略断面図、図６は
その概略平面図、図７（ａ）〜図７（ｂ）は入力保護回
路の製造工程を示す概略断面図であって、この入力保護
回路の等価回路図は図３と同様である。第２の実施形態
でも、前記入力保護回路をその構成を製造方法とともに
説明する。
の第２の実施形態の入力保護回路の概略断面図、図６は
その概略平面図、図７（ａ）〜図７（ｂ）は入力保護回
路の製造工程を示す概略断面図であって、この入力保護
回路の等価回路図は図３と同様である。第２の実施形態
でも、前記入力保護回路をその構成を製造方法とともに
説明する。
【００６０】この第２の実施形態の入力保護回路の製造
においては、先ず、多結晶シリコン膜２４をゲート電極
のパターンに加工するまでは、図１〜図４に示した第１
の実施形態の入力保護回路を製造する場合と実質的に同
様の工程を実行する。
においては、先ず、多結晶シリコン膜２４をゲート電極
のパターンに加工するまでは、図１〜図４に示した第１
の実施形態の入力保護回路を製造する場合と実質的に同
様の工程を実行する。
【００６１】しかし、この第２の実施形態においては、
その後、図７（ａ）に示すように、多結晶シリコン膜２
４及びシリコン酸化膜２２をマスクにして、８０ｋｅＶ
の加速エネルギー及び２．０×１０13ｃｍ-2のドーズ量
でリン（Ｐ）をイオン注入して、抵抗素子１２としての
Ｎ- 型の拡散抵抗層２７を形成する。
その後、図７（ａ）に示すように、多結晶シリコン膜２
４及びシリコン酸化膜２２をマスクにして、８０ｋｅＶ
の加速エネルギー及び２．０×１０13ｃｍ-2のドーズ量
でリン（Ｐ）をイオン注入して、抵抗素子１２としての
Ｎ- 型の拡散抵抗層２７を形成する。
【００６２】次に、図７（ｂ）に示すように、トランジ
スタ１５用及び抵抗素子１２用としての単一の素子活性
領域のうちでトランジスタ１５の形成領域上にのみ開口
を有するフォトレジストをマスクにして、８０ｋｅＶの
加速エネルギー及び１．０×１０16ｃｍ-2のドーズ量で
リン（Ｐ）をイオン注入する。この結果、既にイオン注
入されているリンに更にリンが加えられて、トランジス
タ１５のドレインとしてのＮ+ 型の不純物拡散層２５及
びソースとして機能するＮ+ 型の不純物拡散層２６が形
成される。その後、フォトレジスト膜を除去する。
スタ１５用及び抵抗素子１２用としての単一の素子活性
領域のうちでトランジスタ１５の形成領域上にのみ開口
を有するフォトレジストをマスクにして、８０ｋｅＶの
加速エネルギー及び１．０×１０16ｃｍ-2のドーズ量で
リン（Ｐ）をイオン注入する。この結果、既にイオン注
入されているリンに更にリンが加えられて、トランジス
タ１５のドレインとしてのＮ+ 型の不純物拡散層２５及
びソースとして機能するＮ+ 型の不純物拡散層２６が形
成される。その後、フォトレジスト膜を除去する。
【００６３】なお、このイオン注入の際にマスクとして
用いるフォトレジストは、コンタクト孔３２に対応する
開口を有していてもよく、この場合にはコンタクト孔３
２における拡散抵抗層２７とボンディングパッド１１と
の接続抵抗を低下させることができる。
用いるフォトレジストは、コンタクト孔３２に対応する
開口を有していてもよく、この場合にはコンタクト孔３
２における拡散抵抗層２７とボンディングパッド１１と
の接続抵抗を低下させることができる。
【００６４】そして、その後の層間絶縁膜３１の形成以
降については、再び、図１〜図４で示した第１の実施形
態の入力保護回路を製造する場合と実質的に同様の工程
を実行して、この第２の実施形態の入力保護回路を完成
させる。
降については、再び、図１〜図４で示した第１の実施形
態の入力保護回路を製造する場合と実質的に同様の工程
を実行して、この第２の実施形態の入力保護回路を完成
させる。
【００６５】この第２の実施形態の入力保護回路によれ
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。
【００６６】また、この第２の実施形態の入力保護回路
の製造方法によれば、不純物を重畳してイオン注入する
ことによって、抵抗素子になる拡散抵抗層２７及びドレ
イン、ソースになる不純物拡散層２５、２６を形成して
いるので、この不純物拡散層２５、２６の形成領域に開
口を有する一種類のマスク層（フォトレジスト）を用い
るだけでよく、抵抗素子となる拡散抵抗層２７とドレイ
ンになる不純物拡散層２５の各形成領域に開口を有する
二種類のマスク層をそれぞれ用いる必要がない。従っ
て、入力保護回路の製造工程が簡易化・短縮化されるこ
とになる。
の製造方法によれば、不純物を重畳してイオン注入する
ことによって、抵抗素子になる拡散抵抗層２７及びドレ
イン、ソースになる不純物拡散層２５、２６を形成して
いるので、この不純物拡散層２５、２６の形成領域に開
口を有する一種類のマスク層（フォトレジスト）を用い
るだけでよく、抵抗素子となる拡散抵抗層２７とドレイ
ンになる不純物拡散層２５の各形成領域に開口を有する
二種類のマスク層をそれぞれ用いる必要がない。従っ
て、入力保護回路の製造工程が簡易化・短縮化されるこ
とになる。
【００６７】−第３の実施形態− 続いて、第３の実施形態について説明する。図８（ａ）
〜図８（ｄ）は、この第３の実施形態の入力保護回路の
製造方法を工程順に示す概略断面図であって、この入力
保護回路の等価回路図は図３と同様である。第３の実施
形態でも、前記入力保護回路をその構成を製造方法とと
もに説明する。
〜図８（ｄ）は、この第３の実施形態の入力保護回路の
製造方法を工程順に示す概略断面図であって、この入力
保護回路の等価回路図は図３と同様である。第３の実施
形態でも、前記入力保護回路をその構成を製造方法とと
もに説明する。
【００６８】先ず、図８（ａ）に示すように、Ｐ--型の
シリコン基板２１の表面にフィールド酸化膜としてのシ
リコン酸化膜２２をＬＯＣＯＳ法で形成して、このシリ
コン酸化膜２２に囲まれている素子活性領域を形成す
る。このとき、トランジスタ１５用の素子活性領域と長
さ２０μｍ幅１０μｍの抵抗素子１２用の素子活性領域
とを互いに接するように形成する。
シリコン基板２１の表面にフィールド酸化膜としてのシ
リコン酸化膜２２をＬＯＣＯＳ法で形成して、このシリ
コン酸化膜２２に囲まれている素子活性領域を形成す
る。このとき、トランジスタ１５用の素子活性領域と長
さ２０μｍ幅１０μｍの抵抗素子１２用の素子活性領域
とを互いに接するように形成する。
【００６９】次に、素子活性領域の表面に、ゲート酸化
膜として、膜厚が１７０Åのシリコン酸化膜２３を熱酸
化で形成する。そして、多結晶シリコン膜２４をＣＶＤ
法で堆積させ、この多結晶シリコン膜２４をフォトリソ
グラフィ及びエッチングでゲート電極のパターンに加工
する。
膜として、膜厚が１７０Åのシリコン酸化膜２３を熱酸
化で形成する。そして、多結晶シリコン膜２４をＣＶＤ
法で堆積させ、この多結晶シリコン膜２４をフォトリソ
グラフィ及びエッチングでゲート電極のパターンに加工
する。
【００７０】次に、図８（ｂ）に示すように、多結晶シ
リコン膜２４及びシリコン酸化膜２２をマスクにして、
８０ｋｅＶの加速エネルギー及び１．０×１０16ｃｍ-2
のドーズ量で砒素（Ａｓ）をイオン注入して、トランジ
スタ１５のドレインとしてのＮ+ 型の不純物拡散層２５
及びソースとしてのＮ+ 型の不純物拡散層２６を形成す
る。
リコン膜２４及びシリコン酸化膜２２をマスクにして、
８０ｋｅＶの加速エネルギー及び１．０×１０16ｃｍ-2
のドーズ量で砒素（Ａｓ）をイオン注入して、トランジ
スタ１５のドレインとしてのＮ+ 型の不純物拡散層２５
及びソースとしてのＮ+ 型の不純物拡散層２６を形成す
る。
【００７１】次に、図８（ｃ）に示すように、基板２１
上全面に層間絶縁膜３１を形成した後、単一の素子活性
領域のうちで抵抗素子１２の形成領域上にのみ層間絶縁
膜３１に開口部３２を形成する。この開口部３２の底面
である基板２１に４０ｋｅＶの加速エネルギー及び６．
０×１０15ｃｍ-2のドーズ量でＢＦ2 をイオン注入す
る。この結果、既にイオン注入されているＡｓがＢに補
償されて、抵抗素子１２として機能するＮ- 型の拡散抵
抗層２７が形成される。なお、不純物拡散層２５を越え
てシリコン基板２１にＢＦ2 イオンが注入され、拡散抵
抗層２７の下部にＢＦ2 のイオン注入のみによりＰ- 型
の不純物拡散層５１が形成される。この不純物拡散層５
１（Ｐ- 型）の不純物濃度は、シリコン基板２１（Ｐ--
型）の不純物濃度より高濃度である。
上全面に層間絶縁膜３１を形成した後、単一の素子活性
領域のうちで抵抗素子１２の形成領域上にのみ層間絶縁
膜３１に開口部３２を形成する。この開口部３２の底面
である基板２１に４０ｋｅＶの加速エネルギー及び６．
０×１０15ｃｍ-2のドーズ量でＢＦ2 をイオン注入す
る。この結果、既にイオン注入されているＡｓがＢに補
償されて、抵抗素子１２として機能するＮ- 型の拡散抵
抗層２７が形成される。なお、不純物拡散層２５を越え
てシリコン基板２１にＢＦ2 イオンが注入され、拡散抵
抗層２７の下部にＢＦ2 のイオン注入のみによりＰ- 型
の不純物拡散層５１が形成される。この不純物拡散層５
１（Ｐ- 型）の不純物濃度は、シリコン基板２１（Ｐ--
型）の不純物濃度より高濃度である。
【００７２】その後、図８（ｄ）に示すように、不純物
拡散層２５、２６の夫々に達するコンタクト孔３４、３
５と、多結晶シリコン膜２４に達するコンタクト孔３６
とを、層間絶縁膜３１及びシリコン酸化膜２３に開孔す
る。
拡散層２５、２６の夫々に達するコンタクト孔３４、３
５と、多結晶シリコン膜２４に達するコンタクト孔３６
とを、層間絶縁膜３１及びシリコン酸化膜２３に開孔す
る。
【００７３】なお、これらのコンタクト孔３２、３４〜
３６の開孔に際しては、緩衝弗酸によるウエットエッチ
ングとそれに続く反応性イオンエッチング等の異方性エ
ッチングとを連続的に行うことによって開口部をテーパ
状にして、後に形成する金属膜における段差被覆性の低
下を防止する。
３６の開孔に際しては、緩衝弗酸によるウエットエッチ
ングとそれに続く反応性イオンエッチング等の異方性エ
ッチングとを連続的に行うことによって開口部をテーパ
状にして、後に形成する金属膜における段差被覆性の低
下を防止する。
【００７４】そして、コンタクト孔３２を介して拡散抵
抗層２７の一端部に接続する１００μｍ四方のボンディ
ングパッド１１と、コンタクト孔３４を介して不純物拡
散層２５に接続すると共に内部回路１４へ向かって延び
る配線１３と、コンタクト孔３５、３６を介して不純物
拡散層２６及び多結晶シリコン膜２４に夫々接続すると
共に接地電源１７へ向かって延びる配線１６とを、同一
層の金属膜で形成する。そして、更に、表面保護膜（図
示せず）等を形成して、この第３の実施形態の入力保護
回路を完成させる。
抗層２７の一端部に接続する１００μｍ四方のボンディ
ングパッド１１と、コンタクト孔３４を介して不純物拡
散層２５に接続すると共に内部回路１４へ向かって延び
る配線１３と、コンタクト孔３５、３６を介して不純物
拡散層２６及び多結晶シリコン膜２４に夫々接続すると
共に接地電源１７へ向かって延びる配線１６とを、同一
層の金属膜で形成する。そして、更に、表面保護膜（図
示せず）等を形成して、この第３の実施形態の入力保護
回路を完成させる。
【００７５】この第３の実施形態の入力保護回路によれ
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。
【００７６】また、この第３の実施形態の入力保護回路
の製造方法によれば、不純物を重畳してイオン注入する
ことによって、抵抗素子になる拡散抵抗層２７及びドレ
インになる不純物拡散層２５を形成しているので、抵抗
素子となる拡散抵抗層２７の形成領域に開口を有する一
種類のマスク層（層間絶縁膜３１）を用いるだけでよ
く、拡散抵抗層２７と不純物拡散層２５の各形成領域に
開口を有する二種類のマスク層をそれぞれ用いる必要が
ない。従って、入力保護回路の製造工程が簡易化・短縮
化されることになる。
の製造方法によれば、不純物を重畳してイオン注入する
ことによって、抵抗素子になる拡散抵抗層２７及びドレ
インになる不純物拡散層２５を形成しているので、抵抗
素子となる拡散抵抗層２７の形成領域に開口を有する一
種類のマスク層（層間絶縁膜３１）を用いるだけでよ
く、拡散抵抗層２７と不純物拡散層２５の各形成領域に
開口を有する二種類のマスク層をそれぞれ用いる必要が
ない。従って、入力保護回路の製造工程が簡易化・短縮
化されることになる。
【００７７】−第４の実施形態− 続いて、第４の実施形態について説明する。図９は、こ
の第４の実施形態の入力保護回路の概略断面図であり、
図１０はその概略平面図、図１１はこの入力保護回路の
等価回路図、図１２（ａ）〜図１２（ｄ）は入力保護回
路の製造工程を示す概略断面図である。第４の実施形態
でも、前記入力保護回路をその構成を製造方法とともに
説明する。
の第４の実施形態の入力保護回路の概略断面図であり、
図１０はその概略平面図、図１１はこの入力保護回路の
等価回路図、図１２（ａ）〜図１２（ｄ）は入力保護回
路の製造工程を示す概略断面図である。第４の実施形態
でも、前記入力保護回路をその構成を製造方法とともに
説明する。
【００７８】先ず、図１２（ａ）に示すように、Ｐ--型
のシリコン基板２１の表面にフィールド酸化膜としての
シリコン酸化膜２２をいわゆるＬＯＣＯＳ法により形成
して、このシリコン酸化膜２２に囲まれている素子活性
領域を形成する。このとき、トランジスタ１５用の素子
活性領域と長さ２０μｍ幅１０μｍ程度の抵抗素子１
２，４１用の素子活性領域とを互いに接するように形成
する。
のシリコン基板２１の表面にフィールド酸化膜としての
シリコン酸化膜２２をいわゆるＬＯＣＯＳ法により形成
して、このシリコン酸化膜２２に囲まれている素子活性
領域を形成する。このとき、トランジスタ１５用の素子
活性領域と長さ２０μｍ幅１０μｍ程度の抵抗素子１
２，４１用の素子活性領域とを互いに接するように形成
する。
【００７９】次に、素子活性領域の表面に、ゲート酸化
膜として、膜厚が１７０Åのシリコン酸化膜２３を熱酸
化法により形成する。そして、多結晶シリコン膜２４を
ＣＶＤ法で堆積させ、この多結晶シリコン膜２４をフォ
トリソグラフィ及びエッチングでゲート電極のパターン
に加工する。
膜として、膜厚が１７０Åのシリコン酸化膜２３を熱酸
化法により形成する。そして、多結晶シリコン膜２４を
ＣＶＤ法で堆積させ、この多結晶シリコン膜２４をフォ
トリソグラフィ及びエッチングでゲート電極のパターン
に加工する。
【００８０】次に、図１２（ｂ）に示すように、多結晶
シリコン膜２４及びシリコン酸化膜２２をマスクにし
て、８０ｋｅＶの加速エネルギー及び１．０×１０16ｃ
ｍ-2のドーズ量で砒素（Ａｓ）をイオン注入して、トラ
ンジスタ１５のドレインとしてのＮ+ 型の不純物拡散層
２５及びソースとしてのＮ+ 型の不純物拡散層２６を形
成する。
シリコン膜２４及びシリコン酸化膜２２をマスクにし
て、８０ｋｅＶの加速エネルギー及び１．０×１０16ｃ
ｍ-2のドーズ量で砒素（Ａｓ）をイオン注入して、トラ
ンジスタ１５のドレインとしてのＮ+ 型の不純物拡散層
２５及びソースとしてのＮ+ 型の不純物拡散層２６を形
成する。
【００８１】次に、図１２（ｃ）に示すように、トラン
ジスタ１５用及び抵抗素子１２、４１用としての単一の
素子活性領域のうちで抵抗素子１２、４１の形成領域上
にのみ開口を有するフォトレジストをマスクにして、４
０ｋｅＶの加速エネルギー及び６．０×１０15ｃｍ-2の
ドーズ量でＢＦ2 をイオン注入する。この結果、既にイ
オン注入されている砒素（Ａｓ）がボロン（Ｂ）に補償
されて、ドレインとしてのＮ+ 型の不純物拡散層２５に
接して抵抗素子１２として機能するＮ- 型の拡散抵抗層
２７と、ソースとしてのＮ+ 型の不純物拡散層２６に接
して不純物拡散層２６−多結晶シリコン膜（ゲート電
極）２４間の抵抗素子４１として機能するＮ- 型の拡散
抵抗層４２がそれぞれ形成される。なお、不純物拡散層
２５、２６を越えてシリコン基板２１にＢＦ2 イオンが
注入され、拡散抵抗層２７、４２の下部にＢＦ2 のイオ
ン注入のみによりＰ- 型の不純物拡散層５１、５２がそ
れぞれ形成される。この不純物拡散層５１、５２（Ｐ-
型）の不純物濃度は、シリコン基板２１（Ｐ--型）の不
純物濃度より高濃度である。その後、フォトレジストを
除去する。
ジスタ１５用及び抵抗素子１２、４１用としての単一の
素子活性領域のうちで抵抗素子１２、４１の形成領域上
にのみ開口を有するフォトレジストをマスクにして、４
０ｋｅＶの加速エネルギー及び６．０×１０15ｃｍ-2の
ドーズ量でＢＦ2 をイオン注入する。この結果、既にイ
オン注入されている砒素（Ａｓ）がボロン（Ｂ）に補償
されて、ドレインとしてのＮ+ 型の不純物拡散層２５に
接して抵抗素子１２として機能するＮ- 型の拡散抵抗層
２７と、ソースとしてのＮ+ 型の不純物拡散層２６に接
して不純物拡散層２６−多結晶シリコン膜（ゲート電
極）２４間の抵抗素子４１として機能するＮ- 型の拡散
抵抗層４２がそれぞれ形成される。なお、不純物拡散層
２５、２６を越えてシリコン基板２１にＢＦ2 イオンが
注入され、拡散抵抗層２７、４２の下部にＢＦ2 のイオ
ン注入のみによりＰ- 型の不純物拡散層５１、５２がそ
れぞれ形成される。この不純物拡散層５１、５２（Ｐ-
型）の不純物濃度は、シリコン基板２１（Ｐ--型）の不
純物濃度より高濃度である。その後、フォトレジストを
除去する。
【００８２】次に、図１２（ｄ）に示すように、多結晶
シリコン膜２４等を層間絶縁膜３１で覆い、この層間絶
縁膜３１の表面を平坦化する。そして、拡散抵抗層２７
の不純物拡散層２５とは反対側の端部に達するコンタク
ト孔３２と、不純物拡散層２５、２６の夫々に達するコ
ンタクト孔３４、３５と、拡散抵抗層４２に達するコン
タクト孔４４と、多結晶シリコン膜２４に達するコンタ
クト孔４３とを、層間絶縁膜３１及びシリコン酸化膜２
３に開孔する。
シリコン膜２４等を層間絶縁膜３１で覆い、この層間絶
縁膜３１の表面を平坦化する。そして、拡散抵抗層２７
の不純物拡散層２５とは反対側の端部に達するコンタク
ト孔３２と、不純物拡散層２５、２６の夫々に達するコ
ンタクト孔３４、３５と、拡散抵抗層４２に達するコン
タクト孔４４と、多結晶シリコン膜２４に達するコンタ
クト孔４３とを、層間絶縁膜３１及びシリコン酸化膜２
３に開孔する。
【００８３】なお、これらのコンタクト孔３２，３４，
３５及びコンタクト孔４３，４４の開孔に際しては、緩
衝弗酸によるウエットエッチングとそれに続く反応性イ
オンエッチング等の異方性エッチングとを連続的に行う
ことによって開口部をテーパ状にして、後に形成する金
属膜における段差被覆性の低下を防止する。
３５及びコンタクト孔４３，４４の開孔に際しては、緩
衝弗酸によるウエットエッチングとそれに続く反応性イ
オンエッチング等の異方性エッチングとを連続的に行う
ことによって開口部をテーパ状にして、後に形成する金
属膜における段差被覆性の低下を防止する。
【００８４】次に、図９に示すように、幅２．０μｍ程
度のコンタクト孔３２を介して拡散抵抗層２７の一端部
に接続する約１００μｍ四方のボンディングパッド１１
と、コンタクト孔３４を介して不純物拡散層２５に接続
すると共に内部回路１４へ向かって延びる配線１３と、
コンタクト孔３５を介して不純物拡散層２６に接続する
と共に接地電源１７へ向かって延びる配線１６と、コン
タクト孔４３，４４を介して多結晶シリコン膜２４と拡
散抵抗層４２とを接続する配線４５とを、同一層の金属
膜で形成する。そして、更に、表面保護膜（図示せず）
等を形成して、第４の実施形態の入力保護回路を完成さ
せる。
度のコンタクト孔３２を介して拡散抵抗層２７の一端部
に接続する約１００μｍ四方のボンディングパッド１１
と、コンタクト孔３４を介して不純物拡散層２５に接続
すると共に内部回路１４へ向かって延びる配線１３と、
コンタクト孔３５を介して不純物拡散層２６に接続する
と共に接地電源１７へ向かって延びる配線１６と、コン
タクト孔４３，４４を介して多結晶シリコン膜２４と拡
散抵抗層４２とを接続する配線４５とを、同一層の金属
膜で形成する。そして、更に、表面保護膜（図示せず）
等を形成して、第４の実施形態の入力保護回路を完成さ
せる。
【００８５】この第４の実施形態の入力保護回路によれ
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。ま
た、この第４の実施形態の入力保護回路の製造方法によ
れば、不純物を重畳してイオン注入することによって、
抵抗素子になる拡散抵抗層２７、４２及びドレイン、ソ
ースになる不純物拡散層２５、２６を形成しているの
で、抵抗素子となる拡散抵抗層２７、４２の形成領域に
開口を有する一種類のマスク層（フォトレジスト）を用
いるだけでよく、拡散抵抗層２７、４２と不純物拡散層
２５、２６の各形成領域に開口を有する二種類のマスク
層をそれぞれ用いる必要がない。従って、入力保護回路
の製造工程が簡易化・短縮化されることになる。
ば、抵抗素子になっている拡散抵抗層２７と電界効果ト
ランジスタのドレインになっている不純物拡散層２５と
が互いに接しているので、これらの拡散層同士を電気的
に分離するための素子分離領域が不要となる。従って、
更なる半導体素子を微細化を図ることが可能となる。ま
た、この第４の実施形態の入力保護回路の製造方法によ
れば、不純物を重畳してイオン注入することによって、
抵抗素子になる拡散抵抗層２７、４２及びドレイン、ソ
ースになる不純物拡散層２５、２６を形成しているの
で、抵抗素子となる拡散抵抗層２７、４２の形成領域に
開口を有する一種類のマスク層（フォトレジスト）を用
いるだけでよく、拡散抵抗層２７、４２と不純物拡散層
２５、２６の各形成領域に開口を有する二種類のマスク
層をそれぞれ用いる必要がない。従って、入力保護回路
の製造工程が簡易化・短縮化されることになる。
【００８６】
【発明の効果】本発明の入力保護回路では、抵抗素子に
なっている拡散抵抗層と電界効果トランジスタのドレイ
ンになっている不純物拡散層とを電気的に分離するため
の素子分離領域が不要であるので、入力保護回路に必要
な面積が小さくてよく、半導体集積回路装置等を微細化
することができる。
なっている拡散抵抗層と電界効果トランジスタのドレイ
ンになっている不純物拡散層とを電気的に分離するため
の素子分離領域が不要であるので、入力保護回路に必要
な面積が小さくてよく、半導体集積回路装置等を微細化
することができる。
【００８７】また、本発明の入力保護回路の製造方法で
は、抵抗素子またはドレインの形成領域に開口を有する
一種類のマスク層を用いるだけでよく、夫々の形成領域
に開口を有する二種類のマスク層を用いる必要がないの
で、入力保護回路を少ない工程で形成することができ
て、半導体集積回路装置等を低コストで製造することが
できる。
は、抵抗素子またはドレインの形成領域に開口を有する
一種類のマスク層を用いるだけでよく、夫々の形成領域
に開口を有する二種類のマスク層を用いる必要がないの
で、入力保護回路を少ない工程で形成することができ
て、半導体集積回路装置等を低コストで製造することが
できる。
【図１】本発明の第１の実施形態の入力保護回路を示し
ており、図２のＩ−Ｉ線に沿う位置における概略断面図
である。
ており、図２のＩ−Ｉ線に沿う位置における概略断面図
である。
【図２】第１の実施形態の入力保護回路を示す概略平面
図である。
図である。
【図３】本発明の第１の実施形態の入力保護回路の等価
回路図である。
回路図である。
【図４】本発明の第１の実施形態の入力保護回路の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図５】本発明の第２の実施形態の入力保護回路を示し
ており、図６のＩＩ−ＩＩ線に沿う位置における概略断
面図である。
ており、図６のＩＩ−ＩＩ線に沿う位置における概略断
面図である。
【図６】本発明の第２の実施形態の入力保護回路を示す
概略平面図である。
概略平面図である。
【図７】本発明の第２の実施形態の入力保護回路の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図８】本発明の第３の実施形態の入力保護回路の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図９】本発明の第４の実施形態の入力保護回路を示し
ており、図１０のＩＩＩ−ＩＩＩ線に沿う位置における
概略断面図である。
ており、図１０のＩＩＩ−ＩＩＩ線に沿う位置における
概略断面図である。
【図１０】本発明の第４の実施形態の入力保護回路を示
す概略平面図である。
す概略平面図である。
【図１１】本発明の第４の実施形態の入力保護回路の等
価回路図である。
価回路図である。
【図１２】本発明の第４の実施形態の入力保護回路の製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
１１ ボンディングパッド １２，４１ 抵抗素子 １３，１６，４５ 配線 １４ 内部回路 １５ トランジスタ １７ 接地電源 ２１ シリコン基板 ２２，２３ シリコン酸化膜 ２４ 多結晶シリコン膜 ２５，２６ Ｎ+ 型の不純物拡散層 ２７ Ｎ- 型の拡散抵抗層 ３１ 層間絶縁膜 ３２，３４〜３６，４３，４４ コンタクト孔 ４２ 拡散抵抗層 ５１，５２ Ｐ- 型の不純物拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１Ｋ
Claims (35)
- 【請求項１】 半導体集積回路の入力端子に一端が接続
され、他端が内部回路に接続された抵抗素子と、前記抵
抗素子の他端と基準電圧導体との間にチャネルを形成す
るためのソース／ドレイン及び前記チャネルを覆うゲー
トからなる電界効果トランジスタとを備える入力保護回
路であって、 前記電界効果トランジスタの前記ドレインに対応する第
１の不純物拡散層と、この第１の不純物拡散層に横方向
に隣接して接続される前記抵抗素子に対応する第１の拡
散抵抗層とからなる第１の拡散層領域を含むことを特徴
とする入力保護回路。 - 【請求項２】 前記第１の拡散抵抗層と前記第１の不純
物拡散層が、同一の導電型に形成されており、両者は相
異なる導電率を有することを特徴とする請求項１に記載
の入力保護回路。 - 【請求項３】 前記半導体集積回路がＰ型半導体基板上
に形成されるとともに、前記第１の不純物拡散層がＮ+
型であり、前記第１の拡散抵抗層がＮ- 型であることを
特徴とする請求項１又は２に記載の入力保護回路。 - 【請求項４】 単一の素子活性領域に形成されているこ
とを特徴とする請求項１〜３のいずれか１項に記載の入
力保護回路。 - 【請求項５】 前記電界効果トランジスタの前記ゲート
が前記基準電圧導体に接続されていることを特徴とする
請求項１〜４のいずれか１項に記載の入力保護回路。 - 【請求項６】 前記電界効果トランジスタの前記ソース
に対応する第２の不純物拡散層と、この第２の不純物拡
散層に横方向に隣接して接続される第２の拡散抵抗層と
からなる第２の拡散層領域を含むとともに、 前記第２の拡散抵抗層の端部と前記ゲートとを結合する
導体を更に含むことを特徴とする請求項１〜５のいずれ
か１項に記載の入力保護回路。 - 【請求項７】 前記第２の拡散抵抗層と前記第２の不純
物拡散層は、同一の導電型に形成されており、両者は相
異なる導電率を有することを特徴とする請求項６に記載
の入力保護回路。 - 【請求項８】 前記半導体集積回路がＰ型半導体基板上
に形成されるとともに、前記第２の不純物拡散層がＮ+
型であり、前記第２の拡散抵抗層がＮ- 型であることを
特徴とする請求項６に記載の入力保護回路。 - 【請求項９】 半導体集積回路の入力端子に一端が接続
され、他端が内部回路に接続された抵抗素子と、前記抵
抗素子の他端と基準電圧導体との間にチャネルを形成す
るためのソース／ドレイン及び前記チャネルを覆うゲー
トからなる電界効果トランジスタとを備える入力保護回
路の製造方法であって、 前記入力保護回路の形成部位である素子活性領域を形成
する工程と、 前記電界効果トランジスタの前記ゲートを前記素子活性
領域に形成する工程と、 前記ゲートをマスクとして、前記電界効果トランジスタ
の前記ドレインに対応する第１の不純物拡散層及び前記
ソースに対応する第２の不純物拡散層をそれぞれ第１の
導電型の不純物を導入して形成する工程と、 前記抵抗素子の形成領域に対応した開口を有するマスク
層を前記素子活性領域に形成する工程と、 前記マスク層の開口を通して前記第１の導電型の不純物
と反対導電型である第２の導電型の不純物を導入して、
前記抵抗素子に対応する拡散抵抗層を前記第１の不純物
拡散層に横方向に隣接して接続されるように形成する工
程とを含むことを特徴とする入力保護回路の製造方法。 - 【請求項１０】 前記第１の不純物拡散層を形成するマ
スク開口と前記拡散抵抗層を形成するマスク開口とが重
複領域を有することを特徴とする請求項９に記載の入力
保護回路の製造方法。 - 【請求項１１】 前記第１の不純物拡散層を形成するマ
スク開口が、前記拡散抵抗層を形成するマスク開口を包
含していることを特徴とする請求項９又は１０に記載の
入力保護回路の製造方法。 - 【請求項１２】 前記第１の導電型の不純物が砒素であ
り、前記第２の導電型の不純物がホウ素であることを特
徴とする請求項９〜１１のいずれか１項に記載の入力保
護回路の製造方法。 - 【請求項１３】 前記拡散抵抗層と前記第１の不純物拡
散層が同一の導電型に形成されるとともに、両者が相異
なる導電率とされることを特徴とする請求項９〜１２の
いずれか１項に記載の入力保護回路の製造方法。 - 【請求項１４】 前記半導体集積回路がＰ型半導体基板
上に形成されるとともに、前記第１の不純物拡散層がＮ
+ 型とされ、前記拡散抵抗層がＮ- 型とされることを特
徴とする請求項９〜１３のいずれか１項に記載の入力保
護回路の製造方法。 - 【請求項１５】 半導体集積回路の入力端子に一端が接
続され、他端が内部回路に接続された抵抗素子と、前記
抵抗素子の他端と基準電圧導体との間にチャネルを形成
するためのソース／ドレイン及び前記チャネルを覆うゲ
ートからなる電界効果トランジスタとを備える入力保護
回路の製造方法であって、 前記入力保護回路の形成部位である素子活性領域を形成
する工程と、 前記電界効果トランジスタの前記ゲートを前記素子活性
領域に形成する工程と、 前記ゲートをマスクとして、前記抵抗素子に対応する拡
散抵抗層を所定導電型の不純物を導入して形成する工程
と、 前記電界効果トランジスタの前記ドレインに対応する第
１の不純物拡散層及び前記ソースに対応する第２の不純
物拡散層の形成領域に対応した開口を有するマスク層を
前記素子活性領域に形成する工程と、 前記マスク層の開口を通して前記所定導電型と同一導電
型の不純物を導入して、前記第１の不純物拡散層及び第
２の不純物拡散層をそれぞれ前記拡散抵抗層の一部と重
複するように形成し、少なくとも前記第１の不純物拡散
層と前記拡散抵抗層とを横方向に隣接して接続させる工
程とを含むことを特徴とする入力保護回路の製造方法。 - 【請求項１６】 前記不純物がリンとされることを特徴
とする請求項１５に記載の入力保護回路の製造方法。 - 【請求項１７】 前記拡散抵抗層と前記第１及び第２の
不純物拡散層とが相異なるドーズ量の不純物をイオン注
入することにより形成されることを特徴とする請求項１
５又は１６に記載の入力保護回路の製造方法。 - 【請求項１８】 前記半導体集積回路がＰ型半導体基板
上に形成されるとともに、前記第１及び第２の不純物拡
散層がＮ+ 型とされ、前記拡散抵抗層がＮ-型とされる
ことを特徴とする請求項１５〜１７のいずれか１項に記
載の入力保護回路の製造方法。 - 【請求項１９】 半導体集積回路の入力端子に一端が接
続され、他端が内部回路に接続された抵抗素子と、前記
抵抗素子の他端と基準電圧導体との間にチャネルを形成
するためのソース／ドレイン及び前記チャネルを覆うゲ
ートからなる電界効果トランジスタとを備える入力保護
回路の製造方法であって、 前記入力保護回路の形成部位である素子活性領域を形成
する工程と、 前記電界効果トランジスタの前記ゲートを前記素子活性
領域に形成する工程と、 前記ゲートをマスクとして、前記電界効果トランジスタ
の前記ドレインに対応する第１の不純物拡散層及び前記
ソースに対応する第２の不純物拡散層をそれぞれ第１の
導電型の不純物を導入して形成する工程と、 層間絶縁膜を前記素子活性領域の全面に形成する工程
と、 前記抵抗素子の形成領域に対応した開口を前記層間絶縁
膜に形成する工程と、 前記層間絶縁膜の開口を通して前記第１の導電型の不純
物と反対導電型である第２の導電型の不純物を導入し
て、前記抵抗素子に対応する拡散抵抗層を前記第１の不
純物拡散層に横方向に隣接して接続されるように形成す
る工程とを含むことを特徴とする入力保護回路の製造方
法。 - 【請求項２０】 半導体集積回路の入力端子に一端が接
続され、他端が内部回路に接続された抵抗素子と、前記
抵抗素子の他端と基準電圧導体との間にチャネルを形成
するためのソース／ドレイン及び前記チャネルを覆うゲ
ートからなる電界効果トランジスタとを備える入力保護
回路の製造方法であって、 前記入力保護回路の形成部位である素子活性領域を形成
する工程と、 前記電界効果トランジスタの前記ゲートを前記素子活性
領域に形成する工程と、 前記ゲートをマスクとして、前記電界効果トランジスタ
の前記ドレインに対応する第１の不純物拡散層及び前記
ソースに対応する第２の不純物拡散層をそれぞれ第１の
導電型の不純物を導入して形成する工程と、 抵抗素子の形成領域に対応した開口を有するマスク層を
前記素子活性領域に形成する工程と、 前記マスク層の開口を通して前記第１の導電型の不純物
と反対導電型である第２の導電型の不純物を導入して、
前記抵抗素子に対応する第１の拡散抵抗層を前記第１の
不純物拡散層に横方向に隣接して接続されるように形成
するとともに、前記電界効果トランジスタの前記ゲート
に接続される抵抗素子に対応した第２の拡散抵抗層を前
記第２の不純物拡散層に横方向に隣接して接続されるよ
うに形成する工程と、 前記第２の不純物拡散層の一端と前記電界効果トランジ
スタの前記ゲートとを接続する導体を形成する工程とを
含むことを特徴とする入力保護回路の製造方法。 - 【請求項２１】 前記第１の不純物拡散層を形成するマ
スク開口と前記第１の拡散抵抗層を形成するマスク開口
とが重複領域を有するとともに、前記第２の不純物拡散
層を形成するマスク開口と前記第２の拡散抵抗層を形成
するマスク開口とが重複領域を有することを特徴とする
請求項２０に記載の入力保護回路の製造方法。 - 【請求項２２】 前記第１及び第２の不純物拡散層を形
成するマスク開口が、前記第１及び第２の拡散抵抗層を
形成するマスク開口を包含していることを特徴とする請
求項２０又は２１に記載の入力保護回路の製造方法。 - 【請求項２３】 前記第１の導電型の不純物が砒素であ
り、前記第２の導電型の不純物がホウ素であることを特
徴とする請求項２０〜２２のいずれか１項に記載の入力
保護回路の製造方法。 - 【請求項２４】 前記第１及び第２の拡散抵抗層と前記
第１及び第２の不純物拡散層が同一の導電型に形成され
るとともに、前記第１及び第２の拡散抵抗層と前記第１
及び第２の不純物拡散層が相異なる導電率とされること
を特徴とする請求項２０〜２３のいずれか１項に記載の
入力保護回路の製造方法。 - 【請求項２５】 前記半導体集積回路がＰ型半導体基板
上に形成されるとともに、前記第１及び第２の不純物拡
散層がＮ+ 型とされ、前記第１及び第２の拡散抵抗層が
Ｎ- 型とされることを特徴とする請求項２０〜２４のい
ずれか１項に記載の入力保護回路の製造方法。 - 【請求項２６】 半導体基板の表面上に、絶縁膜を介し
て形成されたゲート電極を含むゲート構造と、 前記ゲート構造の両側の領域に形成された一対の不純物
拡散層とを具備し、 前記一対の不純物拡散層の少なくとも一方の不純物拡散
層は、前記ゲート構造近傍から延びる延長領域を有し、
この延長領域は前記ゲート構造の近傍から外側に向けて
第１の層及び第２の層を有し、前記第１の層は、前記第
２の層とは異なる不純物濃度を有し、前記第１の層は、
ソース又はドレインとして機能し、前記第２の層は、抵
抗素子として機能することを特徴とする半導体装置。 - 【請求項２７】 入力保護回路用に用いられるものであ
ることを特徴とする請求項２６に記載の半導体装置。 - 【請求項２８】 前記第１の層が、ドレインとして機能
することを特徴とする請求項２６又は２７に記載の半導
体装置。 - 【請求項２９】 前記第１の層上に形成された第１のコ
ンタクトホールを、前記第２の層上に形成された第２の
コンタクトホールをそれぞれ有する絶縁膜を更に具備
し、 前記第１のコンタクトホールの底面が、前記第１の層の
表層となり、前記第２のコンタクトホールの底面が、前
記第２の層の表層となり、 前記第１のコンタクトホール内を少なくとも覆う第１の
導電膜と、 前記第２のコンタクトホール内を少なくとも覆い、前記
第１の導電膜と前記第１、第２の層を介して電気的に接
続されている第２の導電膜とを更に具備することを特徴
とする請求項２６〜２８のいずれか１項に記載の半導体
装置。 - 【請求項３０】 半導体基板の表面上に、絶縁膜を介し
たゲート電極を含むゲート構造を形成する工程と、 前記ゲート構造をマスクとして、前記ゲート構造の両側
の領域に第１の不純物を導入して、前記ゲート構造の近
傍から外側に向けて延びる少なくとも１つの第１の層を
形成する工程と、 前記ゲート構造及び前記第１の層の表面を覆い、前記第
１の層についてはその前記ゲート構造の近傍の外側の部
位を露出させる開口を有するマスク層を形成する工程
と、 前記マスク層の前記開口を通して第１の不純物と反対導
電型であり且つ濃度の異なる第２の不純物を導入して、
前記第１の層と隣接する第２の層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項３１】 前記半導体装置が入力保護回路用のも
のであることを特徴とする請求項３０に記載の半導体装
置の製造方法。 - 【請求項３２】 前記第２の層と隣接する前記第１の層
が、ドレインとして機能することを特徴とする請求項３
０又は３１に記載の半導体装置の製造方法。 - 【請求項３３】 前記マスク層を除去した後に、前記ゲ
ート構造、前記第１及び第２の層を覆う層間絶縁膜を形
成する工程と、 前記層間絶縁膜に、前記第１の層の表面の一部を露出さ
せる第１のコンタクトホールと、前記第２の層の表面の
一部を露出させる第２のコンタクトホールとを形成する
工程と、 前記第１及び第２のコンタクトホール内を少なくとも埋
め込む導電膜を前記層間絶縁膜上に形成する工程と、 パターニングにより前記導電膜を前記層間絶縁膜上で分
断し、前記第１の層及び前記第２の層を介して電気的に
接続される第１の配線及び第２の配線を形成する工程と
を更に含むことを特徴とする請求項３０〜３２のいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項３４】 前記マスク層が層間絶縁膜であること
を特徴とする請求項３０〜３３のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項３５】 前記層間絶縁膜に、前記第１の層の表
面の一部を露出させるコンタクトホールを形成する工程
と、 前記開口内及び前記コンタクトホール内を少なくとも埋
め込む導電膜を前記層間絶縁膜上に形成する工程と、 パターニングにより前記導電膜を前記層間絶縁膜上で分
断し、前記第１の層及び前記第２の層を介して電気的に
接続される第１の配線及び第２の配線を形成する工程と
を更に含むことを特徴とする請求項３４に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11632097A JPH1065109A (ja) | 1996-04-19 | 1997-04-18 | 入力保護回路、入力保護回路の製造方法、半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-122147 | 1996-04-19 | ||
| JP12214796 | 1996-04-19 | ||
| JP11632097A JPH1065109A (ja) | 1996-04-19 | 1997-04-18 | 入力保護回路、入力保護回路の製造方法、半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065109A true JPH1065109A (ja) | 1998-03-06 |
Family
ID=26454677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11632097A Pending JPH1065109A (ja) | 1996-04-19 | 1997-04-18 | 入力保護回路、入力保護回路の製造方法、半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001005426A (ja) * | 1999-06-23 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電子装置 |
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1997
- 1997-04-18 JP JP11632097A patent/JPH1065109A/ja active Pending
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| US7982222B2 (en) | 1999-06-23 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | EL display device and electronic device |
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