JP2013030774A - 炭化ケイ素ｍｏｓｆｅｔセル構造およびその形成方法 - Google Patents

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Abstract

【課題】MOSFETのフィーチャサイズを縮小させながら、自己整合技術を使用する。
【解決手段】各セルは、Ｕ字形状をしたウェル（Ｐ型）およびウェルの内部に形成された２つの平行なソース（Ｎ型）を含む。複数のソースラング（Ｎにドープされる）が複数の位置においてソースを接続する。２つのラング間の領域がボディ（Ｐ型）を含む。これらのフィーチャは、Ｎ型基板上に形成されたＮ型エピタキシャル層上に形成される。コンタクトが、複数のソースラングおよびボディを横切って延び且つ接続する。ゲート酸化膜およびゲートコンタクトが、第１のウェルの脚部および第２の隣接するウェルの脚部の上に重なり、ゲート電圧に応じて導電性を反転させる。ＭＯＳＦＥＴは、所望の低チャネル抵抗を得るために複数のこれらのセルを備える。セル領域が、製造プロセスのいくつかの状態のところで自己整合技術を使用して形成される。
【選択図】図４

Description

本明細書で提示される実施形態は、一般に炭化ケイ素（ＳｉＣ）金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）セル構造およびＳｉＣ ＭＯＳＦＥＴを形成するための方法に関係する。
従来型のラテラルＭＯＳＦＥＴでは、電流がソースからドレインへ（ソース領域およびドレイン領域が共に第１の導電型の材料でドープされる）、第２の導電型の材料を用いてドープされた狭いチャネルに沿って水平に流れる。チャネルの上に重なるゲートコンタクトに印加される電圧が、チャネルの導電性を反転させ、多数キャリアがソースからドレインへ流れることを可能にする。チャネルが狭いために、従来型のＭＯＳＦＥＴは、小さなドレイン電流が小さく、それに応じて定格出力が低い。
パワー（大電流）ＭＯＳＦＥＴは、デバイスの最大電流および定格出力を増加させるために多くの異なるデバイス幾何形状を使用する。これらのデバイスは、約１Ａから２００Ａの定格電流および約１Ｗから５００Ｗよりも大きな定格出力を有する。典型的なパワーＭＯＳＦＥＴは、ラテラルデバイスではない。代わりに、電流は、デバイスの上表面上のソース領域から垂直に底部表面上のドレイン領域へ流れる。この垂直チャネル構成は、ラテラルＭＯＳＦＥＴよりも小さな面積内により多くのチャネル（およびより多くのＭＯＳＦＥＴ）を詰め込むことを可能にする。１個のダイが、水平（ラテラル）ＭＯＳＦＥＴ素子よりも数多くの平行な垂直ＭＯＳＦＥＴ素子を担持することができる。
３つのタイプのいわゆる垂直ＭＯＳＦＥＴ、すなわちプレーナ二重拡散型、トレンチゲート型、およびピラーゲート型がある。各構成は、独特な構成および製造方法を有する。
プレーナ二重拡散型では、キャリア（ＮＭＯＳデバイスでは電子）が、第１のドープされた領域（ソース）からデバイスの上表面に沿ってボディ領域内のチャネルを通り、次に下向きに曲がって底部表面上の第２のドープされた領域（ドレイン）へと流れる。ゲートが、チャネルの上に重なるデバイスの上表面上に設けられる。ボディ／チャネル領域は、ドレイン領域およびソース領域とは反対の導電性材料から形成される。これらのプレーナ二重拡散型垂直ＭＯＳＦＥＴは、対応するラテラル型のものよりも大きな電流能力を有する。
トレンチゲート型ＭＯＳＦＥＴでは、ゲートが、デバイスの上表面から下に向かって垂直またはほぼ垂直に延びるトレンチ内に形成される。チャネル領域は、トレンチの側壁に沿って形成される。ソース領域およびドレイン領域を、半導体バルクの上表面上に設けるまたはバルクの反対側表面上に配置することができる。トレンチゲート型デバイスが垂直二重拡散型ＭＯＳＦＥＴよりも少ない表面積を占め、その結果高デバイス密度を享受するという理由で、トレンチゲート型デバイスが有利である。ピラーゲート型デバイスは、トレンチゲート型デバイスの逆である。
半導体デバイス性能を向上させることおよびデバイス密度を増加させること（単位面積当たりにより多くのデバイス）は、半導体産業の常に重要な目的であり続けている。デバイス密度は、個々のデバイスをより小さくし、より密集させてデバイスを詰め込むことによって増加する。同じ面積内により多くのデバイスを詰め込むこと、またはより小さな面積へさらに上手に詰め込むことが、より高いレベルのシステムインテグレーション、およびパワーＭＯＳＦＥＴの場合には電流能力の増加を可能にする。従来型のラテラルＭＯＳＦＥＴでは、チャネル長さがかなりのスペースを使うので、垂直チャネルは、かなりのスペースを節約する。
デバイスをより密に詰め込むためにデバイス寸法（フィーチャサイズまたはデザインルールとも呼ばれ、典型的にはゲートマスク寸法を呼ぶ）が縮小するにつれて、デバイスおよびデバイスの構成素子を形成するための方法は、より小さなフィーチャサイズに適合しなければならない。しかし、デバイス寸法を縮小させることは、特にフォトリソグラフィプロセスに関してある種の製造限界にぶつかる。かかるデバイスの製造業者は、それゆえ、様々なデバイスフィーチャを形成するために自己整合技術に時折救いを求めている。
図１は、ゲート酸化膜１６のそれぞれの側に２つのソースコンタクト（オーミックコンタクト）１４を有する単純な先行技術の垂直ＮＭＯＳＦＥＴ１０を図示する。ゲートコンタクト１８が、ゲート酸化膜１６の上に重なる。Ｎ＋ソース領域２０を、Ｐ−ウェル２４Ａ内に形成する。Ｐ−ウェル２４ＡのエクステンションがＰ＋領域２４Ｂを含む。ソースコンタクト１４が、Ｎ＋ソース領域２０の各々を近接するＰ＋領域２４Ｂに短絡する。以降では、様々なＭＯＳＦＥＴ領域をドープするためのドーパントを、第１の導電型または第２の導電型のドーパントと呼ぶ場合があり、ここでは、第１の導電型のドーパントをｎ型ドーパントまたはｐ型ドーパントとする場合があり、同様に第２の導電型のドーパントをｎ型ドーパントまたはｐ型ドーパントとする場合がある。
Ｎ−エピタキシャルドリフト層２６を図示したように配置し、Ｎ＋基板２８が、Ｎ−エピタキシャル層２６の下方に配置される。ドレインコンタクト３０をＮ＋基板２８の上に形成する。
ゲート−ソース電圧がゲート−ソースしきい値電圧（これはデバイスに固有である）よりも高いときには、Ｐ−ウェル２４内のチャネル領域２４Ａが反転する。自由電子が、そのときには、ソース領域２０から反転したチャネル領域２４Ａを通り、参照符号４０によって全体として示した経路に沿ってドレイン３０へ垂直に下に向かって流れる。導電性チャネルが従来型のラテラルＭＯＳＦＥＴよりもはるかに広いという理由で、電流をはるかに大きくすることができ、垂直ＭＯＳＦＥＴ（ＶＭＯＳＦＥＴ）がパワーＭＯＳＦＥＴに求められる電流レベルおよび出力レベルで機能することを可能にする。ＮＭＯＳＦＥＴは、大パワーＭＯＳＦＥＴ用途においてほぼ例外なく使用されている。
垂直パワーＭＯＳＦＥＴの電流能力を大きくするために、個々のＭＯＳＦＥＴセル（例えば、図１に図示した垂直ＭＯＳＦＥＴ１０を含むセル）の幾何学的パターンを基板上に形成し、ＭＯＳＦＥＴを並列に接続する。個々のセルを、正方形または六角形などの密な図形の形状にすることができる、または平行な縦長のストライプに配列することができる。一般に、個々のセルの動作上の特性および幾何学的形状のために、並列接続したパワーＭＯＳＦＥＴは、等しいドレイン電流を有する。実際に、ＭＯＳＦＥＴの並列接続を可能にするものが、このフィーチャである。
図２および図３は、一連の平行な縦長のストライプに配列された先行技術のセルの幾何学的パターンの、それぞれ上面図および断面図を図示する。２つの隣接するＭＯＳＦＥＴ３８および３９だけを図２に図示する。ＭＯＳＦＥＴ３８および３９間の境界が、隣接するゲートコンタクトストライプ４０Ｌおよび４０Ｒによって画定され、これらは共にゲート４０を画定する。セル３８の左端境界が、ゲートストライプ４４Ｌによって画定され、右端境界が、ゲートストライプ４６Ｒによって画定される。しかしながら、もう１つのゲートストライプ（図示せず）がゲートストライプ４４Ｌおよび４６Ｒの各々に隣接するので、ゲートストライプ４４Ｌおよびゲートストライプ４６Ｒは、それぞれのゲートの半分だけを含む。
図２を続けると、セル３８の内部は、ソースストライプ５２Ｌおよび５４Ｌならびに中間ボディストライプ５６Ｌを含む。セル３９の内部は、ソースストライプ５８Ｒおよび６０Ｒならびに中間ボディストライプ６２Ｒを含む。ソースストライプ５２Ｌ、５４Ｌ、５８Ｒおよび６０Ｒならびにボディ領域５６Ｌおよび６２Ｒを、図示していないそれぞれのコンタクトに接続する。図３に示したように、ボディ領域６２Ｒは、ソース領域５８Ｒおよび６０Ｒの下方に延び、ボディ領域５６Ｌは、ソース領域５２Ｌおよび５４Ｌの下方に延びる。
それぞれのゲートコンタクト４０Ｒおよび４６Ｒに印加した電圧の作用によって、領域７０Ｒおよび７２Ｒのところのボディ領域６２Ｒ内に、チャネルが形成される。それぞれのゲート４０Ｌおよび４４Ｌに電圧を印加することによって、位置８０Ｌおよび８２Ｌのところのボディ領域５６Ｌ内に、チャネルが形成される。ボディ領域およびソース領域を短絡して、（接合のところに形成されるような）寄生バイポーラトランジスタがオンになることを防止することができる。
図３を続けると、ゲート酸化膜層９０Ｌ、９２Ｌ、９４Ｒおよび９６Ｒが、それぞれゲートコンタクト４４Ｌ、４０Ｌ、４０Ｒおよび４６Ｒの下に重なる。Ｎ−エピタキシャル層９０および基板９４が図示したように様々なドープされた領域の下に重なる。ドレインコンタクト９９を、図示したように背面または底表面上に配置する。
ゲートコンタクト４４Ｌ、４０Ｌ、４０Ｒおよび４６Ｒに印加した電圧が、チャネル領域８２Ｌ、８０Ｌ、７０Ｒおよび７２Ｒを反転させ、キャリアがソース領域５４Ｌ、５２Ｌ、５８Ｒおよび６０Ｒから反転したチャネル領域を通ってドレインコンタクト９９へ流れることを可能にする。
チャネル抵抗は、ＭＯＳＦＥＴ内のソースとドレインとの間の全オン状態抵抗の最も大きな成分の１つであり、ＲDS(ON)と呼ばれる。ソースコンタクト抵抗、ソースを横切る電子の横方向の流れに対する抵抗、チャネル抵抗、Ｐウェル領域間の表面電流経路に沿った狭められたチャネルを通るＪＦＥＴ抵抗、Ｎ−エピタキシャル領域を横切る抵抗（電流が垂直に流れるので電流が広がる）、電流がＮ＋基板を横切って垂直に流れるので基板抵抗、および最後にドレインコンタクト抵抗に起因して、別の抵抗成分が、垂直ＭＯＳＦＥＴまたはパワーＭＯＳＦＥＴ中に生じる。チャネル抵抗成分が、１２００ボルトＳｉＣデバイスについてのＲDS(ON)の約４０％程度であることがあり、これはＳｉＣ中の反転層の悪い移動度に一部は起因する。したがって、短いチャネルおよび高チャネル密度が望ましいことがある。
チャネル抵抗は、（反転した）チャネル内のキャリアの移動度に直接関係する。シリコンＭＯＳＦＥＴに関して、キャリア移動度は、約２００ｃｍ2／Ｖ−ｓである。炭化ケイ素に関して、移動度は、約２０ｃｍ2／Ｖ−ｓまで低下する。したがって、炭化ケイ素材料は、より大きなチャネル抵抗を有する。炭化ケイ素のこの欠点を克服するために、チャネルを非常に短くし、密に詰め込み、単位面積当たりの垂直チャネルの数を増加させることが望ましい。デバイスの内部の垂直チャネルが並列に接続され、並列抵抗器のように動作し、それゆえ、パワーＭＯＳＦＥＴの全チャネル抵抗を小さくする。単位面積中へと押し込むことができるチャネルが多いほど、並列接続したＭＯＳＦＥＴチャネルの抵抗が小さくなる。
大きなチャネル抵抗にもかかわらず、炭化ケイ素は、シリコンパワーＭＯＳＦＥＴに優るある種の利点を提供する。これらの利点は、より広いバンドギャップ（３．２ｅＶ）、より大きな絶縁破壊強度（２．２ＭＶ／ｃｍ）およびより大きな熱伝導率（〜３Ｗ／ｃｍ−Ｋ）を含むＳｉに優るＳｉＣの本質的な材料特性の結果である。しかし、悪いＳｉＣ−酸化膜界面およびゲート酸化膜の中途での破壊を含むＳｉＣ材料の使用に関係する処理の課題が、商業デバイスに関してのこの材料の広範囲にわたる使用を不利にしている。
様々な製造プロセスおよびデバイス構造が、パワーＭＯＳＦＥＴデバイスの正確で信頼性の高い領域を提供するために使用されており、そのあるものが、上に説明されている。しかしながら、特に、フィーチャ寸法が縮小し、アライメント許容誤差を満足させることがより困難になるにつれて、継続した改善が必要である。しかし、自己整合技術は、正確で繰り返し可能なデバイス構造を提供し、それゆえ、デバイス歩留りを増加させる。それゆえ、フィーチャサイズを縮小させながら、自己整合技術を使用することが、デバイスをさらにぎっしりと詰め込むことを可能にする。セル寸法が縮小すると、チャネル長を短縮させ、ＯＮ状態チャネル抵抗（ＲDS(ON)）を低くする。
米国特許第７６１１９４７号明細書
一実施形態では、方法は、第１の材料層の内部にウェルを形成するステップであって、ウェルがＸＹ断面平面内で一般にＵ字形状を有し、第１の材料層が第１の導電型にドープされ、ウェルが第２の導電型にドープされ、Ｕ字形状をしたウェルの直立した脚部間の中間領域が第１の導電型にドープされる、ステップと、中間領域の内部に第１および第２のソースを形成するステップであって、第１および第２のソースがＸ方向に間隔を空けて設けられ且つ第１の導電型にドープされる、ステップと、中間領域の内部にボディ領域を形成するステップであって、ボディ領域が第１および第２のソース間にあり且つ第２の導電型にドープされる、ステップと、中間領域の内部にソースラング（ｒｕｎｇ）を形成するステップとを含み、第１および第２のソースを形成するステップ、ボディ領域を形成するステップ、およびソースラングを形成するステップが、自己整合技術を使用するステップをそれぞれ含み、第１および第２のソースをマスキングするステップと、第１および第２のソースを接続するラング領域をマスキングするステップと、露出した領域を第２の導電型にカウンタードープするステップとをさらに含み、ボディ領域が２つの連続するソースラングの間に配置され、各ソースラングがＸ方向に延び、ソースラングがＺ方向に間隔を空けて設けられ、各ソースラングが第１および第２のソースに沿った異なる位置において第１および第２のソースを接続し、方法がさらに、ソースラングとボディ領域との間のコンタクト抵抗を制御するためにソースラング面積とボディ領域面積との比率を決定するステップを含む。
別の一実施形態では、半導体デバイスが提供される。本半導体デバイスは、Ｚ方向に延びる材料領域をそれぞれ含む少なくとも１つの第１および第２の半導体セルであって、領域がＸ方向に間隔を空けて設けられる、少なくとも１つの第１および第２の半導体セルを備え、第１および第２の半導体セルが、基板と、基板の第１の表面上のドレインコンタクトと、基板の第２の表面上のエピタキシャル層であって、第２の表面が第１の表面の反対側であり、エピタキシャル層が第１のドーパント種をドープされる、エピタキシャル層と、エピタキシャル層の上側表面からＹ方向に延び且つ第２のドーパント種をドープされた第１のドープされた領域と、Ｘ方向に間隔を空けて設けられ、第１のドープされた領域の内部に配置され且つ第１のドーパント種をドープされた第１および第２のソースであって、第１のドープされた領域に対して自己整合式で形成される第１および第２のソースと、第１のドープされた領域内のソースラングであって、各ソースラングが第１および第２のソースに沿った異なる位置において第１および第２のソースを接続し、第１のドープされた領域と交互になり且つ第１および第２のソースに対して自己整合式で形成され、第１のドーパント種のドーパントを含むソースラングとをそれぞれ備え、ソースラングの面積および第１のドープされた領域の面積が、ソースラングのコンタクト抵抗および第１のドープされた領域のコンタクト抵抗に応じて独立に決定可能である。
先行技術のパワーＭＯＳＦＥＴの図である。 および ストライプ構成に配向された複数の個別のセルを備えた先行技術のパワーＭＯＳＦＥＴのそれぞれ上面図および断面図である。 パワーＭＯＳＦＥＴ構造の断面図である。 連続したプロセスステップ中の図４のパワーＭＯＳＦＥＴの様々なフィーチャの形成を図示する遠近図である。 連続したプロセスステップ中の図４のパワーＭＯＳＦＥＴの様々なフィーチャの形成を図示する遠近図である。 連続したプロセスステップ中の図４のパワーＭＯＳＦＥＴの様々なフィーチャの形成を図示する遠近図である。 連続したプロセスステップ中の図４のパワーＭＯＳＦＥＴの様々なフィーチャの形成を図示する遠近図である。 連続したプロセスステップ中の図４のパワーＭＯＳＦＥＴの様々なフィーチャの形成を図示する遠近図である。 本明細書中に示した実施形態の説明の際に使用するための座標系の図である。
具体的なパワーＭＯＳＦＥＴならびにかかるパワーＭＯＳＦＥＴ（およびパワーＭＯＳＦＥＴを構成する個別のセル）を形成するための方法を詳細に説明する前に、本明細書中に示した実施形態が素子および製造ステップの新規で明らかでない組み合わせ含むことを理解されたい。当業者には明白である詳細によって本開示を不明瞭にしないために、ある種の従来型の素子およびステップを、より簡単に示している。
示した実施形態は、本発明の構造、素子または方法の限界を規定することを目的とせずに、一例の構成を提供することだけを目的としている。実施形態は、必須であるというよりはむしろ許容的なものであり、網羅的であるよりはむしろ例示的である。
本明細書中に提供されるいくつかの実施形態において示すことができる１つの有利な特徴は、後に続くドーピングステップ中に使用するために方策的に設置するスペーサを形成することによって実現されるチャネル−ソース自己整合である。本明細書中に提供されるいくつかの実施形態において示すことができるもう１つの有利な特徴は、ボディコンタクトおよびソースコンタクト（オーミックコンタクト）の面積を制御または決定し、それゆえ変更する能力である。
一実施形態では、セルピッチを縮小するために、および小さな中央セルＰ＋コンタクト（すなわち、Ｐ＋ボディ領域の中央領域に位置するコンタクト）に関するフォトリソグラフィ課題を実質的に軽減するために都合よく使用することができる自己整合ＮＭＯＳＦＥＴプロセスを、提供する。
一般に、ドープされた領域の自己整合は、光リソグラフィに直接関係しない物理的なプロセスの結果として半導体デバイス内の１つの層またはフィーチャをもう１つの層またはフィーチャにアライメントさせることによって特徴付けられる。例えば、従来型のＭＯＳＦＥＴを製造する際に、ゲート酸化膜およびゲートコンタクトを、基板の上方に形成する。酸化膜をソースおよびドレイン領域の上方からエッチングするが、ゲート電極は、下にあるゲート酸化膜とエッチャントが反応することを阻止する。このエッチステップの後で、ソースおよびドレイン領域にドーパントを注入する。したがって、ゲート酸化膜およびゲートコンタクトは、ソースおよびドレイン領域の位置を決めることによって、ゲート構造とソースおよびドレインのドープされた領域をアライメントさせ、ソースおよびドレインドーパントを注入する間に、ドーピング阻止膜としても働く。
ある実施形態では、下記に説明するように、スペーサおよびスペーサエクステンションを使用することが、ドープまたはカウンタードープすべき領域を画定する。スペーサおよびスペーサエクステンションを形成し、フォトリソグラフィ技術というよりはむしろ物理的なプロセスによってこれらの寸法を制御する。自己整合技術を使用することは、設計者がセル素子のサイズをさらに縮小し、ＭＯＳＦＥＴデバイス中へとより数多くのＭＯＳＦＥＴセルを詰め込むことを可能にし、これによってデバイスの電流能力を増加させる。
自己整合の利点は、より小さなフィーチャサイズの素子を形成することを可能にすること、およびリソグラフィ欠陥（例えば、マスクミスアライメント、アライメント許容誤差、およびレジストエラー）を回避することを一般に含む。自己整合許容誤差が、物理的なプロセスによって代わりに制御される。一例として、下記に説明するように、ＣＶＤ堆積したハードマスク膜の厚さに対してスペーサ幅を適正に釣り合わせることによって、スペーサを形成することを介した自己整合を実現する。ハードマスク膜厚およびこれを制御する堆積プロセスは、使うことができる範囲にわたり調節可能であり、一般的な製造光学法のツールを介して容易に検証される。したがって、このプロセス手順は、制御可能なサブミクロンフィーチャをもたらす。
ＭＯＳＦＥＴサイズをスケーリングするために使用する本明細書中に示したストライプセル設計が、自己整合技術を使用して最適化される。この設計は、歩留りの向上および性能の改善の両方を実現する。
ＸＹＺ座標系（図１０参照）を基準座標系として使用して、応用例の図に図示した様々なフィーチャを説明する。Ｘ軸を構造の左側から右側へ定義し、左から右へ動くとＸ値が増加する。Ｙ軸が垂直に延び、初期半導体基板の表面のところでＹ＝０を定義し、正のＹ値が半導体基板中へと下に向かって延び、負のＹ値が上に向かって延びる。Ｚ軸が、紙面またはディスプレイ表面中へと延び、紙面またはディスプレイ表面中へと延びると値が増加する。図１０の３軸座標系は、単に例示であり、示した実施形態を説明するためには都合よく有益である。当業者には知られているように、Ｘ軸、Ｙ軸およびＺ軸間の関係を支配する右手則を満足させながら、座標系を回転させて、例えば、Ｘ軸が下を指す別の座標系を形成することができる。示した実施形態の素子を、図１０の座標軸に関連して説明しているが、別の座標系による素子の別の向きが、示した実施形態の範囲内になるように見なされる。
セルピッチを、１つのセル内のあるフィーチャと隣接するセル内の同じフィーチャとの間のＸ方向距離として定義し、各セルは、Ｚ方向に延びるフィーチャ（ソース、ボディ、ウェル、等）を含む。ＸＹ平面は、座標系のＸ軸およびＹ軸によって形成される平面からなる。
図４は、パワーＭＯＳＦＥＴ１００の断面図を図示する。図示したようにＭＯＳＦＥＴ１００は、ドレインコンタクト１０４、Ｎ＋基板１０８、Ｎ−ドリフト領域１１０（またはエピタキシャル層１１０）、Ｐ−ウェル１１４および１１５、Ｐ＋ボディ領域１１８および１１９、ならびにＮ＋ソース領域１２２、１２３、１２４および１２５を含む。ドレインコンタクト１０４がＮ＋基板１０８の第１の表面上に配置され、エピタキシャル層１１０がＮ＋基板１０８の第２の表面上に配置されると見なすことができる。ＭＯＳＦＥＴデバイスの様々なドープされたおよびドープしない層または領域を、材料層または材料領域とも呼ぶことができる。
図示したように、Ｐ＋ボディ領域１１８および１１９を、それぞれのＰ−ウェル１１４および１１５のほぼ中央領域内に配置する。Ｐ−ウェル１１４および１１５は、２つの直立した脚部の間に中間領域（それぞれの中間領域内に配置されたＰ＋ボディ領域１１８および１１９）を含む一般にＵ形状を有する。Ｎ＋ソース領域１２２、１２３、１２４および１２５が、Ｐ−ウェル１１４および１１５のそれぞれの端部壁１１４Ａ、１１４Ｂ、１１５Ａおよび１１５Ｂから間隔を空けて設けられる。
ゲートコンタクト１３０（典型的にはポリシリコンからなる）およびゲート酸化膜層１３４は、図示したようにＮ＋ソース領域１２２、１２３、１２４および１２５の一部ならびに図示したようにＰ−ウェル１１４および１１５の端部領域の上に重なる。ソースコンタクトストライプ１２８（典型的にはコンタクト金属、例えば、ニッケルの上に重なるアルミニウムからなる）を、図４に示したようにＰ＋ボディ領域１１８および１１９と接触させて配置する。ソースコンタクトストライプ１２８は、図４の平面の外でソース領域１２２、１２３、１２４および１２５とも接触し、図９に関連して論じられる。
層間絶縁膜（ＩＬＤ）層１３９は、ソースコンタクトストライプ１２８をゲートコンタクト１３０から電気的に分離して、ゲート−ソース短絡を防止する。ソースコンタクト金属層１４０（一実施形態では、約４μｍ厚）を、ＩＬＤ層１３９およびソースコンタクトストライプ１２８の上方に形成する。
ＭＯＳＦＥＴのゲートしきい値電圧を超える正電圧をゲートコンタクト１３０に印加することによって、チャネル領域１４２をＰ−ウェル１１４の内部に形成する。チャネルが形成されると、電流は、いずれかの従来型のＭＯＳＦＥＴにおけるように、ソースからドレインへと流れることができる。
以降の図は、プロセスフローステップおよびＭＯＳＦＥＴストライプの小さな領域に沿った、結果として形成される構造を図示する。
図５〜図９に図示したフィーチャが、図５の右側表面２００に沿っておよび左側表面２０１に沿って表わされる場合があり、最終パワーＭＯＳＦＥＴ内で（Ｘ方向の）複数のストライプを形成する。また、各種の説明した領域（例えば、ソース、ボディ、ウェル）がＺ方向に延びる。
図４中の線１５０は、図５〜図９に図示される図４の断面の領域を示す。
図５は、Ｎ＋基板２１６の一方の表面上に配置されたドレインコンタクト２１４（裏側ドレインコンタクトと呼ぶ）を図示する。ドレインコンタクト２１４を、ＭＯＳＦＥＴを形成するための最終製造ステップ中に従来方法で形成する。Ｎ−エピタキシャルドリフト層２２０を、Ｎ＋基板２１６の上方に既知の技術によって形成する。
それぞれ垂直側壁２２４Ａおよび２２５Ａをそれぞれ有する第１および第２の平行な間隔を空けて設けられたハードマスク２２４および２２５を、エピタキシャルドリフト層２２０の上側表面のそれぞれの領域の上方に既知の技術（例えば、第１のブランケットハードマスクのブランケット堆積に続くハードマスクエッチング）によって形成する。一般に、中心線がハードマスク２２４および２２５間でＺ方向に延びる。
Ｎ−エピタキシャル層２２０にカウンタードープするためにＰ型ドーパントを注入すること（カウンタードープすること）によって、Ｐ−ウェル領域２２８を、Ｎ−エピタキシャル層２２０の上側領域のハードマスク２２４および２２５（すなわち、ハードマスク２２４および２２５の下方の構造をマスキングするまたは覆うハードマスク２２４および２２５）の間に形成する。典型的には、Ｐ−ウェルは、Ｐ−ウェル領域２２８の上側表面２２８Ａから約１μｍ以下Ｙ方向に延びる。さらに高エネルギーイオン注入を用いて別のＰ−ウェル深さを得ることができ、炭化ケイ素中への垂直なイオン拡散またはドーパント拡散がほとんどないことに留意する。図示したように、Ｐ−ウェル領域２２８は、Ｚ方向に延びる。
ハードマスク２２４および２２５は、エッチングプロセスを実行する前にはＮ−エピタキシャルドリフト層２２０の全上側表面の全体にわたって広がる。Ｐ−ウェル２２８およびＮ−エピタキシャルドリフト層２２０の上側表面が両方とも図中に見られるように、図５は、実際には切り取り図を図示する。
化学気相堆積（ＣＶＤ）プロセスが、構造の全体にわたって第２のブランケットハードマスクを形成し、方向性エッチが続いて、図５の第１および第２のハードマスクスペーサ２３２を形成する。スペーサ２３２は、Ｐ−ウェル領域２２８に自己整合され、Ｐ−ウェル領域２２８の端部領域の上に重なり、後に続くドーパント注入ステップ中にスペーサが上に重なる領域をシールドする。実際には、セルの中心線が第１および第２のスペーサ２３２の間を通る。ハードマスク材料の堆積厚さを制御することによっておよび方向性エッチングプロセスを制御することによって、スペーサ２３２の寸法を正確に制御する。チャネルが、スペーサ２３２直下にあるＰ−ウェル２２８のこれらの領域内にＭＯＳＦＥＴの動作中に形成されるので、スペーサ２３２の寸法を正確に寸法制御することは、制御可能であり一様なサブミクロンチャネル長を決定する。
Ｐ−ウェル領域２２８の露出した領域中へとＮ＋イオンを注入することが、Ｐ−ウェル領域２２８の上側表面の内部にＮ＋領域２３４（これからソース領域が後で形成される）を形成する（すなわち、カウンタードーピングプロセス）。Ｎ＋注入ドーズ量は、Ｐ−ウェル領域のドーピングよりも高く、したがって、Ｐ−ウェル領域ドーピングを補償してＮ＋領域２３４を作り出す。注入プロセス中に、ハードマスク２２４、２２５および２３２は、これらのハードマスクの下方の領域中にイオンが注入されることを防止する。ソースイオンを注入するこのステップは、後で形成されるソースに対してチャネルを自己整合させることを可能にする。
構造の上側表面を完全に覆うブランケットとして、第３のブランケットハードマスク２４０（図６参照）を形成する（第３のハードマスク２４０の一部だけが図６に図示されている）。レジストストライプ２４４を、構造の全体の幅を横切ってハードマスク２４０の頂上に形成する。Ｘ方向にそれぞれ延び、複数のレジストストライプがＺ方向に沿って間隔を空けて設けられた複数のかかるレジストストライプを形成する。
ハードマスク２４０を（優勢な垂直成分で）方向性エッチングして、レジストストライプ２４４の下の領域を除き且つ下に説明するように第１および第２のスペーサエクステンションを除くハードマスク２４０のすべての領域を除去する。ハードマスクエッチの後で、レジストを除去して、図７に示したようにハードマスク領域２４０Ａを残す。
方向性エッチは、（セル中心線が第１および第２のスペーサエクステンション２５０間にも延びるように第１および第２のスペーサ２３２に隣接して）第１および第２のスペーサエクステンション２５０をも形成する。これは、図４のボディ領域１１９などのボディ領域を形成するＮ＋領域２３４中へのその後の補償用の（カウンタードーピング用の）Ｐ＋注入のために自己整合を行うマスクとして働く。スペーサエクステンション２５０は、スペーサ２３２の端から測定して約０．２５μｍから約２．０μｍの範囲内でセルの中心線に向かって延びる。
図８は、所定の位置にあり且つ注入イオンからＮ＋領域２３４の領域を遮蔽するハードマスク領域２４０Ａ（図７に示される）を用いて、Ｎ＋領域２３４をカウンタードープすることによって形成されるＰ＋ボディ領域２５２を図示する。遮蔽された領域は、下に説明するようにソースになる。
ハードマスク領域２４０Ａを除去した後では、デバイス（パワーＭＯＳＦＥＴのユニットセルと呼ぶ）は図８に似ている。セルドーピングが終了する。図８に図示したように、ユニットセルは、セル長さ（すなわち、Ｚ方向）に沿って延びるＰ−ウェル２２８および第１および第２のＮ＋ソース２６０（またはソース領域ストライプ２６０）を含む。２つのＰ＋ボディ領域２５２および１つのＮ＋ソースラング２６２だけを図８に示しているが、全体のセルは、セル長さに沿ってＮ＋ソースラダーラング（ｌａｄｄｅｒ ｒｕｎｇ）（またはソースラング）２６２と交互になっている複数のＰ＋ボディ領域２５２を含む。ソースラング２６２は、第１および第２のソース２６０に沿った様々な位置において第１および第２のＮ＋ソース２６０を接続する。
すべてのこれらのＭＯＳＦＥＴフィーチャが、説明した自己整合プロセスを使用して形成されている。特に、Ｎ＋ソース領域ラダーラング２６２を、チャネル（これはデバイスの動作中にＰ−ウェル２２８の内部に形成される）に対して自己整合させ、Ｐ＋ボディ領域２５２の端部を、Ｎ＋ソース領域ストライプ２６０に対して自己整合させる。
図８では、セルピッチ寸法を参照符号２７０によって識別し、ユニットセル長さ寸法を参照符号２７４によって識別する。
図４における２つのソース領域１２２および１２３が、図８では２つの平行なソース領域ストライプ２６０からなることが、図４および図８を比較することから分かる。Ｐ＋ボディ領域１１８は、図８ではＰ＋ボディ領域２５２からなる。Ｐ−ウェル１１４は、図８ではＰ−ウェル２２８からなる。図４中の線１５０は、図８に図示されている図４の断面の領域を示す。図４の右側のソース領域１２４および１２５、Ｐ＋ボディ領域１１９ならびにＰ−ウェル１１５は、図８には示されていないもう１つのコンタクトストライプを表す。
図８に関係するプロセスが終了した後で、セルをアニールして、注入したイオンを活性化させる。ウェーハ上に露出したいかなる酸化膜も、アニール温度においては残存せず、ウェーハは、したがって裸にされ、高温オーバーコート材料で覆われて、アニールプロセス中にシリコン原子が気相中へとウェーハから外方拡散することを防止する。あるいは、アニールプロセスを雰囲気ガスとしてシランを使用して実行する。シランガス分圧が、ウェーハセルからシリコン原子が蒸発することを防止する。
図９は、アニールステップの後にも形成される１つの連続的なコンタクト２９０（またはコンタクトストライプ２９０）を図示する。コンタクト２９０は、Ｐ＋ボディ領域２５２およびＮ＋ソースラング２６２の両方と接触し、ソース領域ストライプ２６０と導電してつながる。
（図４に図示したような）セルの上側表面の上方の構造を、次に形成する。ゲート酸化膜（図４中の参照符号１３４）を成長させ、パターニングし、ゲートポリシリコンコンタクト（図４中の参照符号１３０）を形成する。層間絶縁膜（図４中の参照符号１３９）を堆積し、コンタクト窓ストライプをＩＬＤ中に開口して、連続的なコンタクトストライプ２９０へのコンタクトを可能にする。これが、コンタクトストライプ２９０とすべてが電気的につながっているＰ＋ボディ領域２５２、Ｎ＋ソース領域ラダーラング２６２およびソース領域ストライプ２６０へのコンタクトを実効的に可能にする。
Ｐ＋ボディ領域およびソース領域ラダーラングの両方とのコンタクトが、１つのストライプに沿って実現され、これによって、従来型のＭＯＳＦＥＴのラテラルＰ＋領域およびＮ＋領域によって要求される厳しい許容誤差を回避することに留意されたい。このフィーチャは、チャネル密度を増加させた状態でより小さなストライプピッチを可能にし、これがＲDS(ON)パラメータを減少させる。コンタクトパターンがＮ＋ソースラングおよびＰ＋ボディ領域の両方を横切る１つのストライプによって形成されるので、本明細書中に示した自己整合プロセスおよびラダーセルの幾何配置が、オーミックコンタクトパターン上に置かれた設計制約および製造制約を削減する。１つのストライプを使用することが、ラテラルセル幅寸法を最小にすることを可能にする。
図９では、Ｐ−ウェル領域２２８およびＰ＋ボディ領域２５２が接触しており、基本的に連続したＰ型領域を形成することにも留意されたい。このフィーチャを、それぞれのＰ＋ボディ領域１１８および１１９と接触するＰ−ウェル領域１１４および１１５に関連して図４にもまた見ることができる。したがって、コンタクトストライプ２９０とＰ＋ボディ領域２５２との間のオーミックコンタクトが、Ｐ＋ボディ領域２５２およびＰ−ウェル領域２２８の両方における電位を固定する。
ラングおよびストライプが接触しているので、Ｎ＋ソース領域ラダーラングへのオーミックコンタクトが、Ｎ＋ソース領域ストライプ２６０へのオーミックコンタクトとしても働くことに、留意されたい。
図４ではＰ＋ボディ領域１１８および１１９の深さが、Ｎ＋ソース領域１２２、１２３、１２４または１２５よりも深いように図示されている。ところが図９では、Ｐ＋ボディ領域２５２がソース領域ストライプ２６０とほぼ同じ深さのところに示されている。ドーパントが炭化ケイ素中では非常にわずかしか拡散しないので、ドーパント深さは、実質的にドーパント注入エネルギーによって決定される。注入エネルギーを制御することが、したがって、ドーパント深さプロファイルを決定する。注入エネルギー、その結果ドーパント深さを、最終ＭＯＳＦＥＴの所望の動作パラメータに基づいて選択する。したがって、図４および図９に図示したドーパントプロファイルが、適切である場合がある。
シリコンＭＯＳＦＥＴ用に（または任意のシリコン系半導体用に）コンタクト金属としてアルミニウムを使用するときには、Ｐ型領域およびＮ型領域の両方に対して優れた低いオーミックコンタクトを形成することができることが、知られている。しかし、これは炭化ケイ素には当てはまらない。
ニッケルが、良い結果で、すなわち、低抵抗のオーミックコンタクトでＮドープされたＳｉＣ材料へのコンタクト用に典型的に使用される。しかし、Ｐドープされた領域用のコンタクト材料としてニッケルを使用することは、低コンタクト抵抗をもたらさない。この欠点を克服するために、コンタクト材料としてニッケルを使用するときに、各コンタクト領域の面積をＰ＋ボディ領域のコンタクト抵抗が最小になるように決定することができる。
ラダーセル構成（および対応する製造方法）を使用することで、幾何学的な補償を使用することを可能にすることができ、Ｐ型ドープ領域へニッケルコンタクトを使用することに関係する高コンタクト抵抗の有害な効果を克服する。すなわち、２つの比較的低いコンタクト抵抗をもたらすように、Ｎ＋ソース領域ラダーラング２６２の面積およびＰ＋ボディ２５２の面積を（所与のセルユニット長さの範囲内で）変えることができる。個別に面積を変えると、面積の比率をも変えることができ、したがって、この技術は、面積比制御とも呼ばれる。面積は、これらの構造を形成するために使用するハードマスクおよびレジストストライプの面積を変えることによって変えられる。
ラダーセル幾何形状の利点は、特に自己整合される説明したコンタクトプロセスと組み合わせたときに明らかである。例えば、本明細書中に示した設計およびプロセスを利用すると、セルピッチを約１１．０μｍから約８．８μｍへ減少させ、２０％の削減を可能にすることができる。
ここで認識することができるように、単位面積当たりの最大チャネル長まで望むように密にＭＯＳＦＥＴセルを製造するために、本明細書中に示した教示を利用することができる。また、ハードマスクおよびハードマスクエクステンションを使用することによって様々なドープされた領域を自己整合させることが、セルを横切るソース領域ラダーラングを形成する。さらに、オーミックコンタクトストライプを使用することが、厳しい許容誤差を必要とするアライメント問題を回避する。これは、同時に左右の寸法を縮小させながら、セルの左右の許容誤差を厳しくする（これによって、単位面積当たりより多くのチャネルをもたらす）。
ソース領域ラダーラング２６２に沿った電気的なコンタクトは、ラングに接続するためにＩＬＤ１３９（図４参照）が開口されるときに狭いアライメント許容誤差を必要としない。ある種のリソグラフィ制約のために、ラインフィーチャに対して厳しい許容誤差を維持することが、閉じた面積フィーチャに対するよりも一般的に容易である。本明細書中に示した実施形態は、ラダーラング２６２上のコンタクトに接続するためにこの前提を利用する。厳しいライン許容誤差を維持するためのこの能力が、セルピッチを減少させること、およびＭＯＳＦＥＴデバイスの内部により多くのストライプまたはデバイス面積当たりにより多くのチャネルを設けることを可能にする。
本明細書中に示した実施形態を炭化ケイ素半導体デバイスの背景で説明しているが、説明した方法および構造を、シリコンまたは炭化ケイ素半導体材料を用いて、ならびにＰ領域とＮ領域およびＰＮ接合を形成するためにドープすることができ、これらの領域が接触している任意の半導体材料を用いて利用することができることを、当業者は認識する。
別の一実施形態では、Ｎ＋ソース領域ラダーラング２６２の面積およびＰ＋ボディ２５２の面積の面積比を傾斜させる（すなわち、位置または所定の点もしくはラインからの距離に応じて変える）。この技術は、デバイス上の異なる位置のところの１つのコンタクトの効率を高める。例えば、ゲートコンタクトからより遠くの領域は、ゲートコンタクトにより近いものよりも効率が悪い。コンタクト抵抗が、ゲートコンタクトにより近い領域において比較的高く、ゲートコンタクトからより離れている領域において低い場合には、効率および信頼性の向上をもたらすことができる。
ＭＯＳＦＥＴデバイスの様々な素子を、ストライプ状にした素子として説明している。例えば、Ｐ−ウェル領域２２８およびＮソース領域ストライプ２６０を参照のこと。しかしながら、別の一実施形態では、長方形形状のアスペクト比がそれぞれ十分な長さの十分な数のＮ＋ソース領域ラダーラング２６２を収容するために十分に大きい場合には、デバイス素子を長方形形状に形成することができる。
一実施形態では、Ｐ＋ボディ領域２５２のＺ方向長さは、約６μｍであり、Ｎ＋ラダーラング２６２を、２μｍ程度に短くすることができる。ＭＯＳＦＥＴを構成するセルについてのＺ方向の繰り返し間隔は、約８μｍ（６＋２＝８μｍ）である。セルピッチを、約７．０μｍの最小値からの範囲とすることができる。
本明細書中に示したプロセスにしたがって製造したＭＯＳＦＥＴデバイスは、約１ミリオーム−ｃｍ∧２程度の低いオン状態固有チャネル抵抗および約５ミリオーム−ｃｍ∧２の固有ソース−ドレイン抵抗についての下限を有することがある。これらの固有抵抗値を決定するために、検討中のＭＯＳＦＥＴについて、物理的なパラメータ、寸法、プロセス技術、ならびに電圧（しきい値電圧および破壊電圧）に関して、ある種の仮定を行った。これらの基本的な仮定のうちの１つまたは複数を変えることが、固有チャネル抵抗および固有ドレイン−ソース抵抗をこれらの所与のものから変えるであろう。
様々な説明した実施形態は、先行技術の垂直ＭＯＳＦＥＴのすべての利点を表現することができることのほかに、重要なことに、コンタクト面積調節（面積比制御）を可能にして、Ｐ型ＳｉＣ半導体材料へのコンタクト抵抗に関係する欠点を克服することができる。
様々な実施形態を説明しているが、多くの変更形態および修正形態が当業者には明らかになるであろう。したがって、本発明は、具体的な例示の実施形態に限定されず、別記の特許請求の範囲の全体の精神および範囲内で解釈されることを意図している。
パワーＭＯＳＦＥＴで使用することを主に参照して説明したが、本明細書中に示した技術および構造を、別の垂直ＭＯＳＦＥＴでまたは別の半導体デバイスにおいても利用することができる。
ＮＭＯＳＦＥＴについて説明したが、本教示は、ＰＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを形成するための処理ステップに対しても適用可能である。
本発明の実施形態のこの明細書は、最良の形態を含めて本発明を開示するために、また当業者が本発明を作成し使用することをも可能にするために、例を使用している。本発明の特許性のある範囲は、特許請求の範囲によって規定され、当業者なら思いつく他の例を含むことができる。かかる他の例は、特許請求の範囲の文面から逸脱しない構造的要素もしくはプロセスステップを有する場合、または特許請求の範囲の文面とわずかの差異を有するにすぎない等価な構造的要素もしくはプロセスステップを含む場合には、特許請求の範囲内にあるものとする。
１０ ＭＯＳＦＥＴ
１４ ソースコンタクト
１６ ゲート酸化膜
１８ ゲートコンタクト
２０ Ｎ＋ソース領域
２４Ａ Ｐ−ウェル
２４Ｂ Ｐ＋領域
２６ Ｎ−エピタキシャルドリフト層
２８ Ｎ＋基板
３０ ドレイン
３８ ＭＯＳＦＥＴ
３９ ＭＯＳＦＥＴ
４０ ゲート
４０Ｌ ゲートストライプ
４０Ｒ ゲートストライプ
４４Ｌ ゲートストライプ
４６Ｒ ゲートストライプ
５２Ｌ ソースストライプ
５４Ｌ ソースストライプ
５６Ｌ ボディ領域
５８Ｒ ソースストライプ
６０Ｒ ソースストライプ
６２Ｒ ボディ領域
７０Ｒ チャネル領域
７２Ｒ チャネル領域
８０Ｌ チャネル領域
８２Ｌ チャネル領域
９０ Ｎ−エピタキシャル層
９０Ｌ ゲート酸化膜層
９２Ｌ ゲート酸化膜層
９４ 基板
９４Ｒ ゲート酸化膜層
９６Ｒ ゲート酸化膜層
９９ ドレインコンタクト
１００ パワーＭＯＳＦＥＴ
１０４ ドレインコンタクト
１０８ Ｎ＋基板
１１０ Ｎ−エピタキシャルドリフト領域
１１４ Ｐ−ウェル
１１４Ａ 端部壁
１１４Ｂ 端部壁
１１５ Ｐ−ウェル
１１５Ａ 端部壁
１１５Ｂ 端部壁
１１８ Ｐ＋ボディ領域
１１９ Ｐ＋ボディ領域
１２２ Ｎ＋ソース領域
１２３ Ｎ＋ソース領域
１２４ Ｎ＋ソース領域
１２５ Ｎ＋ソース領域
１２８ ソースコンタクトストライプ
１３０ ゲートコンタクト
１３４ ゲート酸化膜層
１３９ ＩＬＤ層
１４０ ソースコンタクト金属層
１４２ チャネル領域
２１４ ドレインコンタクト
２１６ Ｎ＋基板
２２０ Ｎ−エピタキシャルドリフト層
２２４ ハードマスク
２２４Ａ 垂直側壁
２２５ ハードマスク
２２５Ａ 垂直側壁
２２８ Ｐ−ウェル領域
２２８Ａ Ｐ−ウェル領域の上側表面
２３２ スペーサ
２３４ Ｎ＋領域
２４０ ハードマスク
２４０Ａ ハードマスク領域
２４４ レジストストライプ
２５０ スペーサエクステンション
２５２ Ｐ＋ボディ領域
２６０ ソース領域ストライプ
２６２ Ｎ＋ソースラダーラング
２７０ セルピッチ寸法
２７４ ユニットセル長さ寸法
２９０ コンタクト

Claims (10)

  1. 第１の材料層（１１０）の内部にウェル（１１４／１１５）を形成するステップであって、前記ウェル（１１４／１１５）がＸＹ断面平面内で一般にＵ字形状を有し、前記第１の材料層（１１０）が第１の導電型にドープされ、前記ウェル（１１４／１１５）が第２の導電型にドープされ、前記Ｕ字形状をしたウェル（１１４／１１５）の直立した脚部間の中間領域（１１８／１１９）が第１の導電型にドープされる、ステップと、
    前記中間領域（１１８／１１９）の内部に第１および第２のソース（１２２／１２３／１２４／１２５）を形成するステップであって、前記第１および第２のソース（１２２／１２３／１２４／１２５）がＸ方向に間隔を空けて設けられ且つ前記第１の導電型にドープされる、ステップと、
    前記中間領域（１１８／１１９）の内部にボディ領域（１１８／１１９）を形成するステップであって、前記ボディ領域（１１８／１１９）が前記第１および第２のソース（１２２／１２３／１２４／１２５）間にあり且つ第２の導電型にドープされる、ステップとを含み、
    前記中間領域（１１８／１１９）の内部にソースラング（２６２）を形成するステップと、
    前記第１および第２のソース（１２２／１２３／１２４／１２５）を形成するステップ、前記ボディ領域（１１８／１１９）を形成するステップ、および前記ソースラング（２６２）を形成するステップが、自己整合技術を使用するステップをそれぞれ含み、前記第１および第２のソース（１２２／１２３／１２４／１２５）をマスキングするステップと、前記第１および第２のソース（１２２／１２３／１２４／１２５）を接続するラング領域（２６２）をマスキングするステップと、露出した領域を第２の導電型にカウンタードープするステップとをさらに含み、
    ボディ領域（２５２）が２つの連続するソースラング（２６２）の間に配置され、各ソースラング（２６２）が前記Ｘ方向に延び、前記ソースラング（２６２）がＺ方向に間隔を空けて設けられ、各ソースラング（２６２）が前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）に沿った異なる位置において前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）を接続し、
    方法がさらに、前記ソースラング（２６２）と前記ボディ領域（２５２）との間のコンタクト抵抗を制御するためにソースラング（２６２）面積とボディ領域（２５２）面積との比率を決定するステップ
    を含む方法。
  2. 基板（１０８）の第１の表面上にドレインコンタクト（１０４）を形成するステップであって、前記基板（１０８）が第１の導電型にドープされる、ステップと、
    前記基板（１０８）の第２の表面上にエピタキシャル層（１１０）を形成するステップであって、前記第１の表面が前記第２の表面の反対側であり、前記エピタキシャル層（１１０）が第１の導電型にドープされ、前記エピタキシャル層（１１０）が前記第１の材料層（１１０）からなる、ステップと
    をさらに含む、請求項１記載の方法。
  3. 前記ウェル（１１４／１１５）を形成するステップが、
    前記エピタキシャル層（１１０／２２０）の上側表面の上方に平行に間隔を空けて設けられた第１および第２のマスク（２２４／２２５）を形成するステップであって、中心線が前記第１および第２のマスク（２２４／２２５）間でＺ方向に延びる、ステップと、
    前記エピタキシャル層（１１０／２２０）の前記上側表面からＺ方向およびＹ方向に延びる前記ウェル（１１４／１１５）を形成するために、第２の導電型のドーパントを用いて前記第１および第２のマスク（２２４／２２５）間の前記エピタキシャル層（１１０／２２０）の露出した表面をカウンタードープするステップと、
    を含む、請求項２記載の方法。
  4. 前記第１および第２のソース（１２２／１２３／１２４／１２５／２６０）を形成するステップ、前記ボディ領域（２５２）を形成するステップ、および前記ソースラング（２６２）を形成するステップが、
    前記それぞれの第１および第２のマスク（２２４／２２５）に隣接して第１および第２のスペーサ（２３２）を形成するステップであって、前記第１および第２のスペーサ（２３２）が前記ウェル（１１４／１１５）のそれぞれの端部領域の上に重なり、前記中心線が前記第１および第２のスペーサ（２３２）間にある、ステップと、
    第２の材料層を形成するために、前記第１の導電型のドーパントを用いて前記第１および第２のスペーサ（２３２）間の前記ウェル（１１４／１１５）の露出した領域をカウンタードープするステップと、
    第３のブランケットマスクを形成するステップと、
    前記第３のマスク（２４０）の上方に複数のレジストストライプ（２４４）を形成するステップであって、各レジストストライプ（２４４）が前記Ｘ方向に延び、前記複数のレジストストライプが前記Ｚ方向に沿って間隔を空けて設けられる、ステップと、
    前記第３のマスク（２４０）から第１および第２のスペーサエクステンション（２５０）を形成するステップであって、前記第１および第２のスペーサエクステンション（２５０）が前記それぞれの第１および第２のスペーサ（２３２）に隣接し、前記中心線が前記第１および第２のスペーサエクステンションの間にある、ステップと、
    前記第１および第２のスペーサエクステンション（２５０）ならびに２つの連続するレジストストライプ（２４４）によって境界を作られるボディ領域を形成するために、前記第２の導電型のドーパントを用いて前記第１および第２のスペーサエクステンション（２５０）間の前記第２の材料層の露出した領域をカウンタードープするステップと
    を含み、
    前記ボディ領域（２５２）を形成した後で、前記第１および第２のスペーサエクステンション（２５０）の下の領域が前記第１の導電型の前記それぞれの第１および第２のソース（２６０）を含み、
    前記複数のレジストストライプ（２４４）の下の領域が前記第１の導電型のドーパントを有するソースラング（２６２）を各々含み、各ソースラング（２６２）が前記第１および第２のソース（２６０）に沿った異なる位置において前記第１および第２のソース（２６０）を接続する、
    請求項３記載の方法。
  5. 前記第１および第２の導電型の前記ドーパントが、それぞれＮ導電型のドーパントおよびＰ導電型のドーパントまたはそれぞれＰ導電型のドーパントおよびＮ導電型のドーパントからなる、請求項１記載の方法。
  6. 各ソースラング（２６２）の前記面積と各ボディ領域（２５２）の前記面積との比率が、前記ソースラング（２６２）のコンタクト抵抗および前記ボディ領域（２５２）のコンタクト抵抗に応じて決定可能である、請求項１記載の方法。
  7. コンタクト（２９０）を形成するステップが、前記ソースラング（２６２）および前記ボディ領域（２５２）と接触するニッケル層を形成するステップと、前記ニッケル層の上方にアルミニウム層を形成するステップとを含む、請求項１記載の方法。
  8. Ｚ方向に延びる材料領域をそれぞれ含む少なくとも１つの第１および第２の半導体セルであって、前記領域がＸ方向に間隔を空けて設けられる、少なくとも１つの第１および第２の半導体セル
    を備え、
    前記第１および第２の半導体セルが、
    基板（１０８）と、
    前記基板（１０８）の第１の表面上のドレインコンタクト（１０４）と、
    前記基板（１０８）の第２の表面上のエピタキシャル層（１１０）であって、前記第２の表面が前記第１の表面の反対側であり、エピタキシャル層（１１０）が第１のドーパント種をドープされる、エピタキシャル層と、
    前記エピタキシャル層（１１０）の上側表面からＹ方向に延び且つ第２のドーパント種をドープされた第１のドープされた領域（１１８／１１９）と、
    前記Ｘ方向に間隔を空けて設けられ、前記第１のドープされた領域（１１８／１１９）の内部に配置され且つ前記第１のドーパント種をドープされた第１および第２のソース（１２２／１２３）であって、前記第１のドープされた領域（１１８／１１９）に対して自己整合式で形成される第１および第２のソース（１２２／１２３）と、
    前記第１のドープされた領域（１１８／１１９）内のソースラング（２６２）であって、各ソースラング（２６２）が前記第１および第２のソース（１２２／１２３）に沿った異なる位置において前記第１および第２のソース（１２２／１２３）を接続し、第１のドープされた領域（１１８／１１９／２５２）と交互になり且つ前記第１および第２のソース（１２２／１２３）に対して自己整合式で形成され、前記第１のドーパント種のドーパントを含むソースラング（２６２）と
    をそれぞれ備え、
    前記ソースラング（２６２）の面積および前記第１のドープされた領域（１１８／１１９／２５２）の面積が、前記ソースラング（２６２）のコンタクト抵抗および前記第１のドープされた領域（１１８／１１９／２５２）のコンタクト抵抗に応じて独立に決定可能である、
    半導体デバイス。
  9. 前記第１のドープされた領域（１１８／１１９／２５２）が、
    前記第１の半導体セル内の前記第１および第２のソース（１２２／１２３／１２４／１２５）の間に延びるウェル（２２８）であって、前記第２のドーパント種をドープされたウェルと、
    前記ウェル（２２８）の中央領域内で、前記第２のドーパント種をドープされたボディ（２５２）と、
    前記ボディ（２５２）に対して前記ウェル（２２８）を自己整合させるために、第３のマスク（２４０）を使用して形成された前記ウェル（２２８）および前記ボディ（２５２）と、
    を備え、
    前記半導体デバイスの動作中に、チャネル（１４２）が前記第１の半導体セルの前記ウェルの端部領域（１１５Ａ）内および前記第２の半導体セルの前記ウェルの近接する端部領域（１１４Ｂ）内に形成される、請求項８記載の半導体デバイス。
  10. 前記ソースラング（２６２）の前記面積と前記第１のドープされた領域（２５２）の前記面積との比率が、前記ソースラング（２６２）のコンタクト抵抗および前記第１のドープされた領域（２５２）のコンタクト抵抗に応じて決定可能である、請求項８記載の半導体デバイス。
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