CN109698229B - 半导体功率元件 - Google Patents

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Abstract

一种半导体功率元件，包括一n型漂移层、复数个第一p型掺杂区域、复数个n型掺杂区域、复数个第二p型掺杂区域、一栅极介电层、一栅电极、一层间介电层以及复数个源极接触，该第一p型掺杂区域包括一第一p型掺杂部以及复数个自该第一p型掺杂部向外延伸的第一p型掺杂支臂，且该n型掺杂区域包括一n型掺杂部以及复数个自该n型掺杂部向外延伸的n型掺杂支臂。

Description

半导体功率元件
技术领域
本发明为涉及一种半导体功率元件，尤指一种具有低导通电阻的半导体功率元件。
背景技术
半导体功率元件在特性上系追求低导通电阻以及较快的开关速度，以减少导通损耗(Conduction loss)及切换损耗(Switching loss)。常见的半导体开关元件包括金属氧化物半导体场效晶体管(Metal oxide semiconductor field effect transistor，简称MOSFET)、绝缘栅双极晶体管(Insulated gate bipolar transistor，简称IGBT)、接面场效晶体管(Junction Field Effect Transistor，简称JFET)。
以MOSFET举例来说，习知技术如美国发明专利公告第US 7,598,567号，揭示一种可降低导通电阻(RDS(on))的整流接面分流的功率开关半导体元件，包括一漂移层、一第一体区、一第二体区、一接触区、一分流通道区、一第一端子以及一第二端子，该漂移层具有第一导电类型，该第一体区邻近该漂移层且具有与该第一导电类型相反的第二导电类型，该第一体区与该漂移层形成一P-N接面，该第二体区设置在该第一体区上且具有该第二导电类型，该接触区邻近该第一体区和该第二体区，且具有该第一导电类型，该从分流通道区该接触区到该漂移层在该第一体区和该第二体区之间延伸，该分流器沟道区具有该第一导电类型，该第一端子与该第一体区和该第二体区以及该接触器区电接触，该第二端子与该漂移层电接触。
或如美国发明专利公告第US 8,377,756所示，揭示一种可以使用自对准方式形成以降低通道电阻(Channel resistance)的MOSFET单元(Cell)，每单元包括一U形井区(P型)、两形成在该井区的N型平行源极区、复数个连接该源极区的N型源极环(Rung)，每两N型源极环间包含一P型体区，上述区域形成在N型磊晶层以及一N型基板上。一接触窗沿伸并与该些N型源极环与体区接触，栅极氧化层与栅极接触覆盖部分的一第一井区的一支部(Leg)以及一第二相邻井区的一支部，使栅极电压可反转该些井区的导电性。
此外，也可参美国发明专利公告第US 8,476,697号所示，揭示可使用自对准形成的一种碳化硅功率MOSFET，包含一具有第一导电型的漏极(Drain)区、一具有第二导电型的基极(Base)区以及一相邻于该基极区上表面且具有第一导电型的源极区，该基极包含一延伸自该源极区，通过该基极区，且与栅极接口相邻的通道，该通道具有一小于0.6m的长度，该基极具有足够高的第二导电型掺杂浓度，使得该通道位在源极端的势垒(Potentialbarrier)不因施加在源极的电压而降低。
除了以上先前技术之外，还可参美国发明专利公告第US5,170,231、US6,165,822、US6,221,700、US6,956,238、US8,575,622、US8,395,162、US8,507,986、US8,610,130号、美国发明专利公开第US2012/0,329,216号以及以下非专利文献：
[1]J.Rozen,A.C.Ahyi,X.Zhu,J.R.Williams,L.C.Feldman,“Scaling BetweenChannel Mobility And Interface State Density in SiC MOSFETs”IEEE Transactionson Electron Devices,Vol.58,No.11,November 2011,pp.3808-3811.
[2]J.Rozen et al.“The Limits of Post Oxidation Annealing in NO”Materials Science Forum Vols.645-648(2010)pp.693-696.
[3]C.Bulucea et al.“Threshold Voltage Control in Buried ChannelMOSFETs”Solid-State Electronics Vol.41,No.9,pp.1345-1354,1997.
[4].S.Harada et al.“Low On-Resistance in Inversion Channel IEMOSFETFormed on 4H-SiC C-Face Substrate”Proceedings of the 18th InternationalSymposium on Power Semiconductor Devices&IC's,June 4-8,2006Naples,Italy
[5].S.Harada et al.“4.3mOhmcm2,1100V 4H-SiC Implantation andEpitaxial MOSFET”,Materials Science Forum Vols.527-529(2006)pp1281-1284.
[6].W.E.Wagner et al.“Characterization of Silicon Carbide EpitaxialChannel MOSFETs”IEEE Transactions on Electron Devices,vol.47,no.11,November2000,pp.2214-2219.
[7].Y.K.Sharma et al.“Phosphorous passivation of the SiO2/4H-SiCinterface”Solid State Electronics,68(2012)pp.103-107.
[8].C.T.Yen et al.“SiC Epi-Channel Lateral MOSFETs”Materials ScienceForum Vols.778-780(2014)pp 927-930.
MOSFET的导通电阻RDf(on)可写为：
Figure BDA0001443101420000031
其中Lch为通道长度，Wch为通道宽度，μn为通道迁移率，Cox为栅极氧化层电容，VG为栅极电压，Vth为栅极临界电压。
在一碳化硅MOSFET以热氧化方式形成栅极介电层时，未完全反应的碳会残留在栅极介电层与碳化硅之间的接口，而形成Si空缺(Silicon vacancy)、碳簇(Carbon cluster)或间隙碳(Carbon interstitial)等缺陷，这些缺陷在能隙中产生能态(Energy states)并成为受体陷阱(Acceptor traps)或施体陷阱(Donor traps)。一般来说，功率元件应用的SiC MOSFET以n型通道的MOSFET为主，n型通道系通过施予正栅极偏压并反转p型井而形成。因此，存在于靠近导带边缘的受体陷阱将补捉电子，减少了能够用来传导电流的电子密度，且填入电子的受体陷阱又会形成负电荷并且成为电子的库仑散射中心。与Si MOSFET相比，上述两种效应明显的降低了SiC MOSFET的通道迁移率而产生较高的通道电阻。
改善通道迁移率以降低导通电阻的其中一种方式为，利用Nitric oxide(NO)、Nitrous oxide(N2O)或POCl3等气体以氧化后退火(Post-oxidation annealing)的方式钝化接口陷阱，改善通道迁移率μn以降低导通电阻；或是，可利用结构来改善导通电阻，如前述前案通过整流接面分流；或是如前述前案以及根据式(1)所揭示的，通过缩减通道长度Lch的方式来降低通道电阻。然而缩减通道长度Lch的方式会因为短通道效应而增加MOSFET的饱和电流，将对于装置的短路耐受能力(short circuit withstand time)造成不良影响。
发明内容
本发明的主要目的，在于改善半导体功率元件的导通电阻。
为达上述目的，本发明提供一种半导体功率元件，包含有一n型漂移层；复数个设置在该漂移层的第一p型掺杂区域，该第一p型掺杂区域包括一第一p型掺杂部以及复数个自该第一p型掺杂部向外延伸的第一p型掺杂支臂；复数个设置在该第一p型掺杂区域内的n型掺杂区域，该n型掺杂区域包括一n型掺杂部以及复数个自该n型掺杂部向外延伸的n型掺杂支臂；复数个相邻在该第一p型掺杂区域的第二p型掺杂区域；一设置在该n型漂移层上的栅极介电层；一设置在该栅极介电层上的栅电极；一设置在该栅极介电层与该栅电极上的层间介电层；以及复数个穿过该层间介电层与该栅极介电层而与部分该n型掺杂部与该第二p型掺杂区域形成一欧姆接触的源极接触。
通过该p型掺杂支臂与该n型掺杂支臂，可提高通道宽度密度(每活性区域面积所包含的通道宽度，Wch/cm2)，且比导通电阻系由下式(2)表示，故能降低比导通电阻(Specific on-resistance,ron,sp)：
Figure BDA0001443101420000051
其中A为面积，根据式(2)，当该通道宽度密度(Wch/cm2)越高时，比导通电阻将越低，因而降低同一面积下的导通电阻。
进一步来说，设计半导体功率元件时，根据晶圆厂的工艺能力，通常应用源极接触(source contact)和栅电极之间的距离的最小规则，以避免发生G/S短路；且为了要确认该通道可通过反转该p型井而形成该通道，也有栅电极及n型掺杂区域之间重迭的设计规则。又，源极接触需要形成在n型掺杂区域以提供一良好的欧姆接触。传统上，通常需要更佳的制程能力以提供更紧致的设计规则来缩小单元(cell)尺寸以增加宽度密度(Wch/cm2)。本案因该向外延伸的该p型掺杂/n型掺杂支臂之间并无设置源极接触且通道系形成在该支臂的两侧。因此，可在不改变设计规则的情况下实现更高的宽度密度。且本发明的该通道宽度密度可通过更紧致的设计规则来缩小单元(cell)尺寸而更为提升。
附图说明
『图1』，为本发明一实施例的俯视示意图。
『图2』，为『图1』的局部放大示意图。
『图3』，为『图2』的A-A’剖面的部份立体示意图。
『图4』，为『图2』的B-B’剖面的部份立体示意图。
『图5』，为『图2』的A-A’剖面的侧视示意图。
『图6A』，为本发明另一实施例的俯视示意图。
『图6B』，为『图6A』的单元示意图。
『图7』，为本发明又一实施例中，该单元的示意图。
『图8』，为本发明再一实施例中，该单元的示意图。
具体实施方式
在下文中将参考附图更充分地描述本发明，在附图中示出了本发明的实施例，然本发明可以以许多不同形式实施且不应解释为限制在本文阐述的实施例。本文中所搭配的图式为本发明的理想化实施例的示意性图。为清楚显示，该图式可能放大层和区域的厚度；此外，该图式可能没有显示制造步骤和/或公差的结果的所示形状的变化，因此，本发明的实施例不应解释为限制在本文所说明的各区域的特定形状，而是包括例如由制造技术导致的形状上偏差。举例来说，实际情况中矩形通常包括圆角特征。
在本文中，各层和/或区域被表征为具有如n型或p型的导电类型，其指的是层和/或区域中的多数载子种类，n型材料包括一平衡过量电子，而p型材料包括一平衡过量正孔。一些材料可用“+”或“-”(如n+、n-、p+、p-)标示以指示与另一层或区域相比具有相对较大(+)或较小(-)的多数载子浓度，该记号并不代表载子的具体浓度。
在本文中，当描述到层、区域或基板的元件被称为在另一元件“上”时，系指可直接在该另一元件上或彼此间可存在一中间元件。相对来说，当元件被称作“直接在另一元件上”时，彼此间不存在该中间元件。
请参阅『图1』为本发明一实施例的俯视示意图、『图2』为『图1』的局部放大示意图、『图3』为『图2』的A-A’剖面的部份立体示意图、『图4』为『图2』的B-B’剖面的部份立体示意图、以及『图5』为『图2』的A-A’剖面的侧视示意图。本发明提供一种半导体功率元件，包含有一基板10、一n型漂移层20、复数个第一p型掺杂区域30、复数个n型掺杂区域40、复数个第二p型掺杂区域50、一栅极介电层60、一栅电极70、一层间介电层80、一金属层90以及一源极接触S。
在本实施例中，该基板10的材质为4H-碳化硅(4H-SiC)或6H-碳化硅(6H-SiC)，且具有一介在1E17cm-3至1E20cm-3之间的掺杂浓度，而该n型漂移层20形成在该基板10上，具有一介在1E14cm-3至5E17cm-3之间的掺杂浓度以及一介在1μm至200μm之间的厚度，在本实施例中，该n型漂移层20还包含一上部21与一下部22，该上部21的厚度大于0.1μm，且具有一小于1E18cm-3的掺杂浓度。该上部21的掺杂浓度高于该下部22的掺杂浓度。该n型漂移层20系掺杂n型杂质，如氮，而该基板10形成一n+区域，该n型漂移层20形成一n-区域。
该第一p型掺杂区域30设置在该n型漂移层20，可利用掺杂p型杂质，如铝而形成，该第一p型掺杂区域30具有一介在1E16cm-3至1E19cm-3之间的掺杂浓度，该n型掺杂区域40设置在该第一p型掺杂区域30内，且具有一介在1E19cm-3至1E21cm-3之间的掺杂浓度，该第二p型掺杂区域50相邻于该n型掺杂区域40，该第二p型掺杂区域50具有一介在1E18cm-3至1E21cm-3之间的掺杂浓度。在本发明中，该第一p型掺杂区域30的外缘和该n型掺杂区域40的外缘之间形成一通道C，如『图2』所示，在此的「外缘」指的是形成在p型和n型掺杂区域之间的接面处(junction)，且该通道C具有一长度Lch，该通道长度Lch介在0.1μm至2μm之间。
请参阅『图5』，该栅极介电层60设置在该n型漂移层20上并至少部分覆盖该第一p型掺杂区域30、该n型掺杂区域40及该通道C，该栅极介电层60的材质可包括二氧化硅、氮氧化硅、氮化硅、氧化铝、氮化铝或其组合等，其中，对应该栅极介电层60的该第一p型掺杂区域30具有一介在1E16到1E20cm-3之间的表面浓度；该栅电极70设置在该栅极介电层60上，该栅电极70的材质可为一高掺杂的n型多晶硅或一高掺杂的p型多晶硅，该通道C可因施加在该栅电极的一偏压(bias)而形成反转(inversion)；该层间介电层80设置在该栅极介电层60与该栅电极70上，该层间介电层80的材质可为TEOS(tetra-ethyl-ortho-silicate)、BPSG(boro-phospho-silicate-glass)、Oxynitride、USG(undoped silicate glass)、SRN(silicon rich nitride)或其组合等；一源极接触S穿过该层间介电层80与该栅极介电层60而与部分的该n型掺杂部40和该第二p型掺杂区域50和形成一欧姆接触。该金属层90包括一第一金属层91和一第二金属层92，该第一金属层91设置在该源极接触S的一底部，该第一金属层91的材质可为镍、钛、铝或其组合所形成的硅化物(silicides)，该第二金属层92的材质可包括钛、钼、镍、铝、硅化钛、硅化钼、硅化镍、硅化铝、氮化钛、铝-铜(AlCu)合金、铝硅铜合金或其组合等。
请参阅『图2』，该第一p型掺杂区域30中，每一该第一p型掺杂区域30包括一第一p型掺杂部31以及复数个自该第一p型掺杂部31向外延伸的第一p型掺杂支臂32a；该n型掺杂区域40中，每一该n型掺杂区域40包括一n型掺杂部41以及复数个自该n型掺杂部41向外延伸的n型掺杂支臂42a。在本发明中，该半导体元件可包括多个单元U，『图1』和『图2』的实施例中，该第一p型掺杂支臂32a包括一对第一支臂321a以及一对与该第一支臂321a反向延伸的第二支臂322a，任一该第一p型掺杂支臂32a的该第一支臂321a连接至相邻的该第一p型掺杂支臂32a的该第二支臂322a；该n型掺杂支臂42a包括一对第一支臂421a以及一对与该第一支臂421a反向延伸的第二支臂422a，任一该些n型掺杂支臂42a的该第一支臂421a连接至相邻的该n型掺杂支臂42a的该第二支臂421a。换句话说，该单元U在Y轴方向系呈彼此邻接的H形状，而在X轴方向则彼此间隔。
请继续参阅『图6A』为本发明另一实施例的俯视示意图，『图6B』则为『图6A』的单元示意图，该第一p型掺杂支臂32b包括一对第一支臂321b以及一对与该第一支臂321b反向延伸的第二支臂322b，任一该第一p型掺杂支臂32b的该第一支臂321b与相邻的该第一p型掺杂支臂32b的该第二支臂322b彼此相隔，该n型掺杂支臂42b包括一对第一支臂421b以及一对与该第一支臂421b反向延伸的第二支臂422b，任一该n型掺杂支臂42b的该第一支臂421b与相邻的该n型掺杂支臂42b的该第二支臂422b彼此相隔。换句话说，该单元在Y轴方向系呈彼此间隔的H形状，而在X轴方向也彼此间隔。
请继续参阅『图7』，为本发明又一实施例中，该单元的示意图，该第一p型掺杂支臂32c包括复数个第一支臂321c以及复数个第二支臂322c，该第一支臂321c延一轴的第一方向延伸，而该第二支臂322c延该轴的第二方向延伸，该第一方向与该第二方向彼此反向，任一该第一p型掺杂支臂32c的该第一支臂321c与相邻的该第一p型掺杂支臂32c的该第二支臂322c彼此相隔；该n型掺杂支臂42c包括复数个第一支臂421c以及复数个第二支臂422c，该第一支臂421c的延伸方向与该第一支臂321c相同，而该第二支臂422c的延伸方向与该第二支臂322c相同，在本实施例中，任一该第一p型掺杂支臂32c的该第一支臂321c与相邻的该第一p型掺杂支臂32c的该第二支臂322c彼此相隔，且任一该n型掺杂支臂42c的该第一支臂421c与相邻的该n型掺杂支臂42c的该第二支臂422c彼此相隔。在本实施例中，每个单元内的该第二p型掺杂区域50的数量为两个。
请继续参阅『图8』，为本发明再一实施例中，该单元的示意图，该第一p型掺杂支臂32d包括一对延一轴的第一方向延伸的第一支臂321d以及一连接在该第一支臂321d之间的连接臂323；该n型掺杂支臂42d包括一对延该轴的第一方向延伸的第一支臂421d以及一连接在该第一支臂421d之间的连接臂423。
本发明中，该半导体元件可配置成一金属氧化物半导体晶体管(MOSFET)或一绝缘栅双极性晶体管(IGBT)。
综上所述，通过该p型掺杂支臂与该n型掺杂支臂的设计，可提高通道宽度密度(Wch/cm2)，从而降低比导通电阻(Specific on-resistance,ron,sp)。比导通电阻(ron,sp)由下式表达：
Figure BDA0001443101420000101
通过增加每一单位的通道宽度(Wch/A)，可降低比导通电阻及一比面积的导通电阻，或可降低相同面积之下的导通电阻。

Claims (15)

1.一种半导体功率元件，其特征在于包含有：
一n型漂移层；
复数个设置在该n型漂移层的第一p型掺杂区域，该第一p型掺杂区域包括一第一p型掺杂部以及复数个自该第一p型掺杂部向外延伸的第一p型掺杂支臂；
复数个设置在该第一p型掺杂区域内的n型掺杂区域，该n型掺杂区域包括对应于该一第一p型掺杂部的n型掺杂部以及对应于所述第一p型掺杂支臂的复数个自该n型掺杂部向外延伸的n型掺杂支臂；
复数个相邻于该第一p型掺杂部的第二p型掺杂区域；
一设置在该n型漂移层上的栅极介电层；
一设置在该栅极介电层上的栅电极；
一设置在该栅极介电层与该栅电极上的层间介电层；以及
复数个穿过该层间介电层与该栅极介电层而与部分该n型掺杂部与该第二p型掺杂区域形成一欧姆接触的源极接触。
2.如权利要求1所述的半导体功率元件，其特征在于该n型漂移层的材质为碳化硅。
3.如权利要求1所述的半导体功率元件，其特征在于该第一p型掺杂支臂包括一对第一支臂以及一对与该第一支臂反向延伸的第二支臂，任一该第一p型掺杂支臂的该第一支臂连接至相邻的该第一p型掺杂支臂的该第二支臂。
4.如权利要求3所述的半导体功率元件，其特征在于该n型掺杂支臂包括一对第一支臂以及一对与该第一支臂反向延伸的第二支臂，任一该n型掺杂支臂的该第一支臂连接至相邻的该n型掺杂支臂的该第二支臂。
5.如权利要求1所述的半导体功率元件，其特征在于该第一p型掺杂支臂包括一对第一支臂以及一对与该第一支臂反向延伸的第二支臂，任一该第一p型掺杂支臂的该第一支臂与相邻的该第一p型掺杂支臂的该第二支臂彼此相隔。
6.如权利要求5所述的半导体功率元件，其特征在于该n型掺杂支臂包括一对第一支臂以及一对与该第一支臂反向延伸的第二支臂，任一该n型掺杂支臂的该第一支臂与相邻的该n型掺杂支臂的该第二支臂彼此相隔。
7.如权利要求1所述的半导体功率元件，其特征在于该第一p型掺杂支臂包括复数个延一轴的第一方向延伸的第一支臂以及复数个延该轴的第二方向延伸的第二支臂，任一该第一p型掺杂支臂的该第一支臂与相邻的该第一p型掺杂支臂的该第二支臂彼此相隔。
8.如权利要求7所述的半导体功率元件，其特征在于该n型掺杂支臂包括复数个延一轴的第一方向延伸的第一支臂以及复数个延该轴的第二方向延伸的第二支臂，任一该n型掺杂支臂的该第一支臂与相邻的该n型掺杂支臂的该第二支臂彼此相隔。
9.如权利要求1所述的半导体功率元件，其特征在于该第一p型掺杂支臂包括一对延一轴第一方向延伸的第一支臂以及一连接在该第一支臂之间的连接臂。
10.如权利要求9所述的半导体功率元件，其特征在于该n型掺杂支臂包括一对延一轴的第一方向延伸的第一支臂以及一连接在该第一支臂之间的连接臂。
11.如权利要求1所述的半导体功率元件，其特征在于该第一p型掺杂区域的外缘和该n型掺杂区域的外缘之间形成一通道，该通道具有一介在0.1μm至2μm之间的长度Lch。
12.如权利要求1所述的半导体功率元件，其特征在于该n型漂移层具有一不小于1E14cm-3的掺杂浓度。
13.如权利要求1所述的半导体功率元件，其特征在于该n型漂移层还包含一上部及一下部，该上部的厚度大于0.1μm，且具有一小于1E18cm-3且大于该下部的掺杂浓度。
14.如权利要求1所述的半导体功率元件，其特征在于该第一p型掺杂区域具有一介在1E16cm-3至1E19cm-3之间的掺杂浓度，该n型掺杂区域具有一介在1E19cm-3至1E21cm-3之间的掺杂浓度；该第二p型掺杂区域具有一介在1E18cm-3至1E21cm-3之间的掺杂浓度。
15.如权利要求1所述的半导体功率元件，其特征在于被配置成一金属氧化物半导体晶体管或一绝缘栅双极性晶体管。
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