JP2010056212A - 半導体集積回路装置、及びその製造方法 - Google Patents
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Abstract
【課題】高圧金属電極と低圧電極との間の絶縁耐圧を上昇させることができる。
【解決手段】支持基板５、この支持基板に積層された絶縁膜６、及び絶縁膜に積層された第一半導体層８を備えた高耐圧半導体２１０と、制御回路とを備える半導体集積回路装置において、高耐圧半導体２１０は、第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域７０１と、内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域７０２と、絶縁膜の表面であって、内側誘電体分離領域と外側誘電体分離領域との間に形成された第二半導体層８１と、内側誘電体分離領域、外側誘電体分離領域、及び第二半導体層の表面に積層されたフィールド酸化膜５０と、第一半導体層に接続され、フィールド酸化膜の表面に形成された金属電極３とを備えている。
【選択図】図１
【解決手段】支持基板５、この支持基板に積層された絶縁膜６、及び絶縁膜に積層された第一半導体層８を備えた高耐圧半導体２１０と、制御回路とを備える半導体集積回路装置において、高耐圧半導体２１０は、第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域７０１と、内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域７０２と、絶縁膜の表面であって、内側誘電体分離領域と外側誘電体分離領域との間に形成された第二半導体層８１と、内側誘電体分離領域、外側誘電体分離領域、及び第二半導体層の表面に積層されたフィールド酸化膜５０と、第一半導体層に接続され、フィールド酸化膜の表面に形成された金属電極３とを備えている。
【選択図】図１
Description
本発明は、素子間絶縁に誘電体分離方式を用いる半導体集積回路装置、及びその製造方法に関し、特に、高電圧モータを駆動する電力用半導体を制御する半導体制御装置に用いて好適である。
電動機を駆動する駆動回路は、複数の電力半導体を備える電力変換器と、この電力変換器を制御する半導体制御回路とから構成される。この半導体制御回路は、高耐圧素子、大電流出力回路、及び低耐電圧のロジック回路が集積されて構成され、例えば、高電圧側ゲート駆動回路、高電圧側ゲート駆動回路に制御信号を与える高耐圧ＭＯＳトランジスタ、及びＣＰＵ（Central Processing Unit）等による制御回路を含んで構成される。このため、半導体制御回路は、素子間絶縁に誘電体分離方式を用いた誘電体分離型半導体装置が用いられることが多く、各素子はシリコン酸化膜などの誘電体材料で取り囲まれ、素子間及び素子と基板との間は高耐圧で絶縁分離される。
従来構造の誘電体分離型半導体装置（例えば、ｎ−ＭＯＳトランジスタ２２０（図３））は、シリコン活性層の表面から埋め込み酸化膜に達するまで略垂直な誘電体分離領域７が形成され、両側壁に形成された溝側壁シリコン酸化膜により、周囲の領域と電気的にアイソレーションされている。また、高電圧配線であるドレイン電極が高電位領域となるｎ型不純物濃度層８８（図３）の上に配置されているため、ドレイン電極の下にある層間絶縁膜及びフィールド酸化膜に高電圧が印加されることがない点が特徴である。ｎ−ＭＯＳトランジスタ２２０は、ゲート電極１、ソース電極２、及びドレイン電極３を備え、ソース電極２は、ｎ＋型の高不純物濃度のソース層１０とｐ＋型高不純物濃度層２０とに電気的にオーミック接続され、ドレイン電極３は、ｎ＋型の高不純物濃度のドレイン層３０とオーミック接続されている。ドレイン電極３は、ｎ＋ドレイン層３０とオーミック接続されている。ｐ型チャネル層４０は、ｐ型の不純物濃度層でありゲート電極１の直下でｎ型のチャネル反転層が形成される。シリコン活性層８は、その表面から埋め込み酸化膜６に達する略垂直な形状で素子を周囲の領域Ａと電気的にアイソレーションする誘電体分離領域７が形成されている。また, 活性層８の表面には所定の領域に厚いフィールド酸化膜５０が形成され、表面でのｎ，ｐ型各不純物領域を相互に分離させている。さらに、フィールド酸化膜５０の上部には, シリコン酸化膜（層間絶縁膜９）が形成されている。
特開２００５−６４４７２号公報
このような従来構造では、層間絶縁膜及びフィールド酸化膜に高電圧が印加されることがないので高耐圧化することができるが、ｎ型不純物濃度層８８は、高電圧側ゲート駆動回路に制御信号を与える高耐圧ＭＯＳトランジスタに比べて１０倍以上もの大面積の領域である。
すなわち、ｎ型不純物濃度層８８は、この中に高電位側の電力用半導体素子を駆動する高電圧側ゲート駆動回路とそれに対応する論理回路などの素子が形成される領域である。
電力用半導体素子を駆動するためには大きな電流（例えば、Ａ級の電流）を引き出す必要があり、高電圧側ゲート駆動回路として大面積のＭＯＳトランジスタが配置される。
また、この大面積のｎ型不純物濃度層８８は、接合容量を形成しているのですべて高耐圧ＭＯＳトランジスタのドレイン領域に寄生する容量となる。
この結果、高耐圧ＭＯＳトランジスタは、動作速度が著しく低下し、２０ｋＨｚ以上での非可聴周波数領域で行う電力変換動作が困難になるとする問題があった。また、大面積の接合は高温での接合リーク電流を増大して素子の信頼性をも著しく低下させる問題もある。
すなわち、ｎ型不純物濃度層８８は、この中に高電位側の電力用半導体素子を駆動する高電圧側ゲート駆動回路とそれに対応する論理回路などの素子が形成される領域である。
電力用半導体素子を駆動するためには大きな電流（例えば、Ａ級の電流）を引き出す必要があり、高電圧側ゲート駆動回路として大面積のＭＯＳトランジスタが配置される。
また、この大面積のｎ型不純物濃度層８８は、接合容量を形成しているのですべて高耐圧ＭＯＳトランジスタのドレイン領域に寄生する容量となる。
この結果、高耐圧ＭＯＳトランジスタは、動作速度が著しく低下し、２０ｋＨｚ以上での非可聴周波数領域で行う電力変換動作が困難になるとする問題があった。また、大面積の接合は高温での接合リーク電流を増大して素子の信頼性をも著しく低下させる問題もある。
本発明は、前記課題を解決するためになされたものであり、高耐圧ＭＯＳトランジスタの高速動作と、制御電極と金属電極との間の高耐圧化と、を同時に実現することができる半導体集積回路装置、及びその製造方法を提供することを目的とする。
前記課題を解決するため、本発明は、支持基板（５）、この支持基板に積層された絶縁膜（６）、及びこの絶縁膜に積層された第一半導体層（８）を備えた高耐圧半導体（２１０）と、この高耐圧半導体の制御電極に接続され、前記支持基板に形成される制御回路とを備える半導体集積回路装置（２００（図１２））において、前記高耐圧半導体（２１０）は、前記第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域（７０１）と、前記内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域（７０２）と、前記絶縁膜の表面であって、前記内側誘電体分離領域と前記外側誘電体分離領域との間に形成された第二半導体層（８１）と、前記内側誘電体分離領域、前記外側誘電体分離領域、及び前記第二半導体層の表面に積層されたフィールドシリコン酸化膜（５０）と、フィールドシリコン酸化膜と前記絶縁膜との間であって、前記内側誘電体分離領域と前記外側誘電体分離領域との間に形成された第二導電型半導体層（８１）と、前記第一導電型半導体層に接続され、前記フィールドシリコン酸化膜の表面に形成された高圧金属電極（３）とを備えていることを特徴とする。なお、括弧内は例示である。
本発明によれば、フィールドシリコン酸化膜の膜厚制限にかかわらず、高圧金属電極と低圧電極との間に印加できる阻止電圧を向上させることができる。
（第１実施形態）
以下、本発明の第１実施形態に係る半導体集積回路装置の構造、従来構造と比較した特性、及び製造方法について説明するが、まず、構造について図１及び図２を参照しつつ説明する。
図１は、本発明の第１実施形態に係る誘電体分離型半導体装置（半導体集積回路装置２００（図１２））の一部断面図であって、ｎ型のチャネルを形成する高耐圧半導体であるｎ−ＭＯＳトランジスタ２１０の構造を示したものである。なお、半導体基板、特に、シリコン支持基板５はｐ型シリコンとしたがｎ型シリコンでも問題はない。また、ソース電極２（制御電極）に隣接した図面左側の領域に制御回路が形成されている。
以下、本発明の第１実施形態に係る半導体集積回路装置の構造、従来構造と比較した特性、及び製造方法について説明するが、まず、構造について図１及び図２を参照しつつ説明する。
図１は、本発明の第１実施形態に係る誘電体分離型半導体装置（半導体集積回路装置２００（図１２））の一部断面図であって、ｎ型のチャネルを形成する高耐圧半導体であるｎ−ＭＯＳトランジスタ２１０の構造を示したものである。なお、半導体基板、特に、シリコン支持基板５はｐ型シリコンとしたがｎ型シリコンでも問題はない。また、ソース電極２（制御電極）に隣接した図面左側の領域に制御回路が形成されている。
ｎ−ＭＯＳトランジスタ２１０は、シリコン酸化膜（埋め込み酸化膜６）を介して高抵抗（低不純物濃度）のｎ−型のシリコン活性層８が積層されて配置された、いわゆるＳＯＩ（Silicon On Insulator）基板を用いている。ｎ−型のシリコン活性層８の主表面からシリコン酸化膜（埋め込み酸化膜６）に達する略垂直な溝が形成される。その溝の中に誘電体部材（溝側壁シリコン酸化膜７１）が埋め込まれ、内側誘電体分離領域７０１、及び外側誘電体分離領域７０２が形成されている。この溝の平面形状は閉ループとなっており（図２参照）、内側誘電体分離領域７０１の内と外側誘電体分離領域７０２の外とを絶縁分離する機能を有する。なお、溝の両側面には溝側壁シリコン酸化膜７１が形成され、溝側壁シリコン酸化膜７１の間に、埋め込み多結晶シリコン７２が埋め込まれた構造である。本実施形態では、素子形成領域を２重の誘電体分離領域（内側誘電体分離領域７０１、及び外側誘電体分離領域７０２）で取り囲まれた構造が示されているがその詳細は図２の平面パターンを用いて後記する。
ここで、ｎ−型のシリコン活性層８の主表面には、シリコン酸化膜が所定の平面形状で形成されフィールド酸化膜５０が形成されている。本実施形態では、フィールド酸化膜５０の厚さは一定ではなく、第１フィールド酸化膜５１、第２フィールド酸化膜５２、及び第３フィールド酸化膜５３のように３種の膜厚に違えて形成されている点が特徴である。これは、フィールド酸化膜５０は、最も厚い第１フィールド酸化膜５１に到達するまで、順次膜厚が厚くされていることで、配線の加工性向上、及び電界集中の緩和を目的としている。
図１の左側は、ソース領域であり、さらに左側の領域に制御回路が形成されている。ソース領域は、ｎ＋型ソース層１０とｐ＋型高濃度不純物層２０とを備える。ソース領域を囲んでさらにｐ型不純物により、ｐ型チャネル層４０が形成される。ｐ型チャネル層４０は、ゲート電極１の直下でｎ型のチャネル反転層が形成される。これらのｎ型、ｐ型のそれぞれの領域はＳＯＩ基板とよばれるシリコン基板を適用して形成されている。ＳＯＩ基板は、シリコン支持基板５とシリコン酸化膜（埋め込み酸化膜６）を介して所定の厚みのシリコン活性層８とで構成された基板である。
ｐ型チャネル層４０の表面には、薄いシリコン酸化膜（ゲート酸化膜）を介して所定の長さの多結晶シリコン（ゲート電極１）が配置されている。また、ｐ型チャネル層４０に隣接して、内側誘電体分離領域７０１まで広がってｐ型不純物濃度層４１が形成される。
一方、ソース領域と対向する領域には、ドレイン領域が形成されている。このドレイン領域は、ゲート電極１と所定の距離だけ離れて配置されたｎ＋ドレイン層３０（ｎ＋型高濃度不純物層）、及びｎ型不純物濃度層３２と、ｐ型不純物濃度層４２とを備え、イオン注入技術により形成される。このｐ型不純物濃度層４２は、所定幅でドーナツ状に囲むように（図２参照）形成されている。
一方、ソース領域と対向する領域には、ドレイン領域が形成されている。このドレイン領域は、ゲート電極１と所定の距離だけ離れて配置されたｎ＋ドレイン層３０（ｎ＋型高濃度不純物層）、及びｎ型不純物濃度層３２と、ｐ型不純物濃度層４２とを備え、イオン注入技術により形成される。このｐ型不純物濃度層４２は、所定幅でドーナツ状に囲むように（図２参照）形成されている。
ここで、ソース−ドレイン間に電圧が印加されると、ｐ型チャネル層４０とｎ−型低濃度不純物層（シリコン活性層８）とのｐｎ接合からキャリアの無くなった空乏層が拡がり始め、深さ方向と横方向（右方向）のドレイン領域とに拡大する。ｐ型不純物濃度層４１，４２は、ソース側近傍での空乏層の広がりを増大させ、電界集中を緩和させることを目的に導入された電界緩和層である。
また、ソース領域に配置されているｐ＋型高濃度不純物層２０は、このｐ型チャネル層４０の電位を決めるために設けられており、通常本実施形態で示すように、ｎ＋型ソース層１０と同時にソース電極２とオーミック接続される。
ドレイン電極３は、ｎ＋ドレイン層３０（ｎ＋型濃度不純物層）とオーミック接続され、シリコン活性層８（ｎ−型低濃度不純物層）の表面に形成されたフィールド酸化膜５０，層間絶縁膜９を介して配置され、内側誘電体分離領域７０１、及び外側誘電体分離領域７０２を横切って隣接領域へと引き出されている。
本実施形態の特徴構成は、引き出されたドレイン電極３の下部において、隣接する内側誘電体分離領域７０１と、外側誘電体分離領域７０２と、埋め込み酸化膜６と、第１フィールド酸化膜５１とによって囲まれた半導体領域（フローティング半導体層８１）が形成されている点にある。この半導体領域は、周囲全体がシリコン酸化膜で囲まれているため、直流的にフローティング状態になっている。
ドレイン電極３は、ｎ＋ドレイン層３０（ｎ＋型濃度不純物層）とオーミック接続され、シリコン活性層８（ｎ−型低濃度不純物層）の表面に形成されたフィールド酸化膜５０，層間絶縁膜９を介して配置され、内側誘電体分離領域７０１、及び外側誘電体分離領域７０２を横切って隣接領域へと引き出されている。
本実施形態の特徴構成は、引き出されたドレイン電極３の下部において、隣接する内側誘電体分離領域７０１と、外側誘電体分離領域７０２と、埋め込み酸化膜６と、第１フィールド酸化膜５１とによって囲まれた半導体領域（フローティング半導体層８１）が形成されている点にある。この半導体領域は、周囲全体がシリコン酸化膜で囲まれているため、直流的にフローティング状態になっている。
このため、フローティング半導体層８１の電位は、ドレイン電極３の電位がフィールド酸化膜５０と層間絶縁膜９との容量比により分圧されて印加されることになる。本実施形態では、フローティング領域の幾何学的形状を考慮して、フローティング半導体層８１の電位は、ドレイン電極３の電位の１／２程度以下に容量分割されてバイアスされる平面形状としている。フローティング半導体層８１の電位が、ドレイン電極３の電位の１／２に低減されるので、第１フィールド酸化膜５１の絶縁耐圧が低減し、膜厚を低減させることができる。なお、容量分割でフローティング領域（フローティング半導体層８１）をバイアスする方式では平面寸法と絶縁膜の厚さをもとに集中定数モデルの回路で詳細な設計を行うことが望ましい。
図２は、ｎ−ＭＯＳトランジスタ２１０の平面図であり、この平面図のＡＡ’に沿った断面構造を示したものが図１である。但し、主な機能を有する部分のみを示している。
図１，図２は、誘電体分離領域が、内側誘電体分離領域７０１と外側誘電体分離領域７０２とでそれぞれ１重で形成されている場合を示している。しかしながら、素子分離領域を幾重で囲むかは、素子の定格電圧と、分離溝の側面に形成する溝側壁シリコン酸化膜７１の厚さとにより定められる。言い換えれば、横方向の絶縁耐圧は、誘電体分離領域の数を増加させれば上昇するが、第１フィールド酸化膜５１の絶縁耐圧は、膜厚に制限されるところ、本実施形態では、フローティング半導体層８１を設けたことにより、厚さ方向の絶縁耐圧を向上させている。
図１，図２は、誘電体分離領域が、内側誘電体分離領域７０１と外側誘電体分離領域７０２とでそれぞれ１重で形成されている場合を示している。しかしながら、素子分離領域を幾重で囲むかは、素子の定格電圧と、分離溝の側面に形成する溝側壁シリコン酸化膜７１の厚さとにより定められる。言い換えれば、横方向の絶縁耐圧は、誘電体分離領域の数を増加させれば上昇するが、第１フィールド酸化膜５１の絶縁耐圧は、膜厚に制限されるところ、本実施形態では、フローティング半導体層８１を設けたことにより、厚さ方向の絶縁耐圧を向上させている。
ゲート電極１はＵ字形状であり、ゲート電極１に沿ってソース領域（ｎ＋型ソース層１０（図１））とソース電極２が形成されている。ソース領域の外側領域にはｐ型不純物濃度層４１が形成され、内側領域にはリング形状のｐ型不純物濃度層４２がそれぞれ形成され、電界緩和を行っている。さらに、内側の中心領域にはドレイン領域（ｎ＋ドレイン層３０）が形成されている。ドレイン電極３は、Ｕ字形状で開いたゲート電極の方向からｐ型不純物濃度層４２と内側誘電体分離領域７０１とを横切って引き出され（図１）、引き出された電極（ドレインパッド電極５５０）は、内側誘電体分離領域７０１と外側誘電体分離領域７０２とで囲まれたフローティング領域（フローティング半導体層８１）の表面で矩形形状のパターンを形成している（図２）。
矩形パターンの面積は、フローティング領域（フローティング半導体層８１）をどの程度の電圧に容量結合でバイアスさせるかにより設定されるものであり、集中定数モデルにより所定面積に設定される。
図４は、本実施形態の効果を確認するために試作したｎ−ＭＯＳトランジスタ２１０のオフ状態でのコレクタ電圧とコレクタ電流との関係を示す特性図であり、比較のため本実施形態に特有な構成であるフローティング領域81とその上に形成されたドレイン電極とで構成される自己バイアス用の容量素子を有していないＭＯＳも同時に作成して阻止特性を評価した。図４の横軸はドレイン電圧（Ｖ）を示し、縦軸はドレイン電流（Ａ）を示す。比較例（従来構造）の構造では７００Ｖ程度でコレクタ電流が急増してしまいオフ状態を継続できていない。一方、本実施形態の構造ではコレクタ電流の急増する降伏電圧が１２００Ｖを超え著しく改善できていることが分かる。すなわち、比較例の構造では、耐圧がフィールド酸化膜５０の膜厚に制限されているが、第１実施形態の構造では、フローティング半導体層８１の電位がドレイン電位とソース電位とのほぼ中間電位にバイアスされているため酸化膜に印加される電圧が低減される結果、ＭＯＳトランジスタのドレイン領域で発生する電界強度が著しく低減され降伏電圧が増大する。つまり、第１フィールド酸化膜５１が従来構造の膜厚と同程度でも、阻止電圧を向上することができる。
（製造方法）
図５、図６及び図７（ａ）は、第１実施形態に係る誘電体分離型半導体装置（ｎ−ＭＯＳトランジスタ２１０）の製造過程を表す工程断面図であり、図７（ｂ）はそのフローチャートである。
まず、図５（ａ）の工程で示されるように、シリコン基板５の一方の面に埋め込み酸化膜６とｎ−シリコン層８とが積層されたＳＯＩ基板を準備する（図７（ｂ）のＳ１）。シリコン酸化膜６の厚みは半導体素子の定格電圧でそれぞれ異なる仕様を適用するとしてもよい。誘電体分離型半導体集積回路装置の長期信頼性を保証するために、酸化膜に印加する許容電界強度を２ＭＶ／ｃｍとして設定する。この許容電界強度を１２００Ｖ定格の素子で満たそうとすれば、シリコン酸化膜６の膜厚は６μｍ必要である。
図５、図６及び図７（ａ）は、第１実施形態に係る誘電体分離型半導体装置（ｎ−ＭＯＳトランジスタ２１０）の製造過程を表す工程断面図であり、図７（ｂ）はそのフローチャートである。
まず、図５（ａ）の工程で示されるように、シリコン基板５の一方の面に埋め込み酸化膜６とｎ−シリコン層８とが積層されたＳＯＩ基板を準備する（図７（ｂ）のＳ１）。シリコン酸化膜６の厚みは半導体素子の定格電圧でそれぞれ異なる仕様を適用するとしてもよい。誘電体分離型半導体集積回路装置の長期信頼性を保証するために、酸化膜に印加する許容電界強度を２ＭＶ／ｃｍとして設定する。この許容電界強度を１２００Ｖ定格の素子で満たそうとすれば、シリコン酸化膜６の膜厚は６μｍ必要である。
次に、ｎ−型のシリコン活性層８の主表面から埋め込み酸化膜６に達するまで、ドライエッチング装置を用いて垂直な形状で誘電体分離溝を形成する（Ｓ２）。溝幅は広いほど加工し易いが広くなるほど埋めることが難しくなる。本実施形態では、その幅を２μｍ前後とする。垂直溝を形成したのち酸化性雰囲気において熱処理し、溝側壁シリコン酸化膜７１を形成する。その後、溝の隙間にはＣＶＤ法により埋め込み多結晶シリコン７２を成膜により溝に埋め込み（Ｓ３）、内側誘電体分離領域７０１、及び外側誘電体分離領域７０２を形成する。
図５（ｂ）の工程においては、ｎ−型低濃度不純物層（シリコン活性層８）の主表面にホトレジスト部材をマスクとしてｐ型不純物元素のボロンを選択的にイオン注入することにより、内側誘電体分離領域７０１の近傍にｐ型不純物濃度層４１（第１の半導体領域）を形成する（Ｓ４）。イオン注入の加速電圧は５０ｋｅＶから１００ｋｅＶまでで、ドーズ量は１０１３〜１０１２［ヶ／ｃｍ２］である。なお、ｐ型不純物濃度層４１はシリコン活性層８（ｎ−型低濃度不純物層）の反対の導電型である。
図５（ｃ）の工程において、シリコン窒化膜を用いた選択的酸化法を用いて、第１フィールド酸化膜５１を厚く形成する（Ｓ５）。第１フィールド酸化膜５１の膜厚は２μｍ〜４μｍである。酸化膜は、可能な限り高温で形成するようにして酸化工程で発生する応力を低減することが好ましい。本実施形態では、温度は１１００℃とした。このとき、図５（ｂ）の工程で形成されたｐ型不純物濃度層４１も高温酸化での熱処理を受けてｐ型不純物元素が拡散し接合深さＤが増大する。
図６（ａ）の工程において、ｐ型不純物元素のボロンをイオン注入技術でｎ−のシリコン活性層８の主表面に選択形成し第２のｐ型不純物濃度層４２（第２の半導体領域）を形成する（Ｓ６）。
図６（ｂ）において、図５（ｃ）と同じくシリコン窒化膜を用いた選択的酸化法を用いて第２フィールド酸化膜５２を高温酸化技術により形成する。この第２フィールド酸化膜５２の膜厚は、第１フィールド酸化膜５１よりも薄い。
図６（ｂ）において、図５（ｃ）と同じくシリコン窒化膜を用いた選択的酸化法を用いて第２フィールド酸化膜５２を高温酸化技術により形成する。この第２フィールド酸化膜５２の膜厚は、第１フィールド酸化膜５１よりも薄い。
図６（ｃ）の工程において、まず、ｎ型不純物元素のリンをイオン注入してｎ型不純物濃度層３２（ドレイン層）を形成し、さらにシリコン窒化膜を用いて第３フィールド酸化膜５３を選択的に形成する。第３フィールド酸化膜５３は、第２フィールド酸化膜５２よりさらに薄く形成される。以上で、３種の膜厚で構成されたフィールド酸化膜５０が完成する。厚い酸化膜が形成されない領域（第２フィールド酸化膜５２、第３フィールド酸化膜５３）は、この後さらにｐ型，ｎ型の不純物元素が注入されてソース領域（ｎ＋型ソース層１０、ｐ＋高不純物濃度層２０（図２））、ドレイン領域（ｎ型不純物濃度層３２）、等が形成される。
図７（ａ）の工程において、フィールド酸化膜５０が形成されないｎ−型のシリコン活性層８の主表面に比較的低温で５０ｎｍから１００ｎｍまでの薄い酸化膜（ゲート酸化膜、ゲート電極）が形成される（Ｓ７）。続いて、このゲート酸化膜の上に多結晶シリコンを３００ｎｍ〜４００ｎｍの厚さで減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜し不純物元素のリンを熱拡散法により多結晶シリコンの中に導入させてｎ型の低抵抗な多結晶シリコン膜を形成する。
続いて、ホトリソグラフィとドライエッチング技術とを用いて所定の長さに多結晶シリコンを加工しゲート電極１を形成する。次に、このゲート電極１とフィールド酸化膜５０とをマスクにしてｐ型不純物元素のボロンをイオン注入してチャネル層（ｐ型チャネル層４０）を形成する（Ｓ８）。
さらに、高濃度にｐ型、ｎ型不純物をイオン注入してソース領域、ドレイン領域を形成する。次に、主表面全体にシリコン酸化膜（層間絶縁膜９（図１））を２００ｎｍから５００ｎｍまでの範囲でＣＶＤ法により成膜する。層間絶縁膜９は、金属電極（ソース電極２、ドレイン電極３）とシリコン表面との電気的絶縁をとる機能を持つ。次に、層間絶縁膜９に所定領域に開口穴をドライエッチング法で形成した後、アルミニウムを主元素とする金属膜をスパッタリング技術で成膜し、次に、所定形状に加工して配線を形成する。この段階が図１に示した断面図である。
最後に、さらにシリコン酸化膜（層間絶縁膜９）をスパッタリング技術で成膜しパッシベーション膜を塗布する。必要なところのシリコン酸化膜を開口して電極を引き出せるようにして半導体集積回路素子が完成する。この部分は図示されていない。
（第２実施形態）
次に、本発明の第２実施形態に係る誘電体分離型半導体装置について説明する。
図８は、誘電体分離型半導体装置（ｎ−ＭＯＳトランジスタ）の平面図である。第１実施形態と異なる点は、ソース領域、ゲート領域が素子の内側に設けられその周囲をドレイン領域が囲んでいることである。つまり、低不純物濃度層のドレインを囲む内側の誘電体分離領域７０１に近接させて、一方を開いたＵ字形状のドレイン領域（ｎ＋ドレイン層３０）を形成する。
次に、本発明の第２実施形態に係る誘電体分離型半導体装置について説明する。
図８は、誘電体分離型半導体装置（ｎ−ＭＯＳトランジスタ）の平面図である。第１実施形態と異なる点は、ソース領域、ゲート領域が素子の内側に設けられその周囲をドレイン領域が囲んでいることである。つまり、低不純物濃度層のドレインを囲む内側の誘電体分離領域７０１に近接させて、一方を開いたＵ字形状のドレイン領域（ｎ＋ドレイン層３０）を形成する。
ｎ＋ドレイン層３０で囲まれた領域の中にゲート電極１、ソース電極２、等を形成する。本実施形態では、電位の低いソースが素子の内側で電位の高いドレインが外側に配置されるので、オン状態では電子電流も中央のソース領域から外側のドレイン領域へ拡がるように流れ、電流集中が起きづらい平面パターンである。
（第３実施形態）
次に、本発明の第３実施形態に係る誘電体分離型半導体装置について説明する。
図９は、誘電体分離型半導体装置（高耐圧ＩＧＢＴ２３０（Insulated Gate Bipolar Transistor））の断面図である。
ｎ−型低濃度不純物層（シリコン活性層８）は、誘電体分離領域７０１で囲まれ、コレクタとして作用する。このコレクタ（シリコン活性層８）の略中心領域にｐ＋型高濃度不純物層３３が形成されている。ｎ型不純物層３４は、ｐ＋型高濃度不純物層３３を囲んで形成されている。ｐ＋型高濃度不純物層３３は、正孔をシリコン活性層８に注入するコレクタである。ｎ型不純物層３４は、この正孔の注入量を制御する機能を有する。
次に、本発明の第３実施形態に係る誘電体分離型半導体装置について説明する。
図９は、誘電体分離型半導体装置（高耐圧ＩＧＢＴ２３０（Insulated Gate Bipolar Transistor））の断面図である。
ｎ−型低濃度不純物層（シリコン活性層８）は、誘電体分離領域７０１で囲まれ、コレクタとして作用する。このコレクタ（シリコン活性層８）の略中心領域にｐ＋型高濃度不純物層３３が形成されている。ｎ型不純物層３４は、ｐ＋型高濃度不純物層３３を囲んで形成されている。ｐ＋型高濃度不純物層３３は、正孔をシリコン活性層８に注入するコレクタである。ｎ型不純物層３４は、この正孔の注入量を制御する機能を有する。
エミッタ電極２０１は、ｎ＋型高濃度不純物層１１にオーミック接続されており、ｎ＋型高濃度不純物層１１は、エミッタと呼ばれ、電子を注入する機能を有している。
ｐ＋型高濃度不純物層２１は、エミッタ電極２０１とオーミック接続され、コレクタ領域から注入されてくるホールを吸収することで、エミッタ接合が電子の注入を起こしてサイリスタ動作に入ることを防止する。
ｐ＋型高濃度不純物層２１は、エミッタ電極２０１とオーミック接続され、コレクタ領域から注入されてくるホールを吸収することで、エミッタ接合が電子の注入を起こしてサイリスタ動作に入ることを防止する。
ｐ型不純物濃度層４０は、エミッタ（ｎ＋型高濃度不純物層１１）を囲むように形成されており、ゲート電圧により表面にｎ型反転層が形成されるｐチャネル領域である。ＩＧＢＴ素子は、ｎ型反転層が形成されて電子がエミッタ（ｎ＋型高濃度不純物層１１）から注入されると、それに応じてコレクタ（ｐ＋型高濃度不純物層３３）から正孔がコレクタ（ｎ−型低不純物濃度層８）に注入され、この注入された正孔を中和するためエミッタ（ｎ＋型高濃度不純物層１１）からさらに電子が注入され、コレクタ（ｎ−型低不純物濃度層８）に電子、正孔の蓄積が起こり、コレクタ−エミッタ間の抵抗値が急激に低下する。このため、ＩＧＢＴ素子は、低オン電圧特性が得られる。この点で、ＩＧＢＴ素子は、ＮＭＯＳトランジスタに比べて低損失な半導体スイッチ素子である。
（第４実施形態）
次に、本発明の第４実施形態に係る誘電体分離型半導体装置について説明する。
図１０は、本発明の第４実施形態に係る誘電体分離型半導体装置（高耐圧ダイオード２４０）の断面図である。ｐ型不純物濃度層４３は、アノードとして作用する。ｐ型不純物濃度層４３の中に所定の領域でｎ＋型高濃度不純物層１２、ｐ＋型高濃度不純物層２２が形成され、ダイオードのオン電圧、リカバリ特性などの主要な素子性能の最適化を実現させる。ｐ型不純物濃度層４１、及びｐ型不純物濃度層４２は、第１実施形態と同様に電界緩和を行い、高耐圧化を実現する。カソード側には、ｎ型不純物濃度層３６とｎ＋型高濃度不純物層３５とが形成され、ｎ＋型高濃度不純物層３５にオーミックコンタクトしたカソード電極３０２が内側誘電体分離領域７０１を横切って隣接領域へ引き出される。カソード電極３０２の下には第１フィールド酸化膜５１を介してｎ型のフローティング半導体層８１が構成されて、前記の引き出された部分でのカソード電極による電界集中を低減している。
次に、本発明の第４実施形態に係る誘電体分離型半導体装置について説明する。
図１０は、本発明の第４実施形態に係る誘電体分離型半導体装置（高耐圧ダイオード２４０）の断面図である。ｐ型不純物濃度層４３は、アノードとして作用する。ｐ型不純物濃度層４３の中に所定の領域でｎ＋型高濃度不純物層１２、ｐ＋型高濃度不純物層２２が形成され、ダイオードのオン電圧、リカバリ特性などの主要な素子性能の最適化を実現させる。ｐ型不純物濃度層４１、及びｐ型不純物濃度層４２は、第１実施形態と同様に電界緩和を行い、高耐圧化を実現する。カソード側には、ｎ型不純物濃度層３６とｎ＋型高濃度不純物層３５とが形成され、ｎ＋型高濃度不純物層３５にオーミックコンタクトしたカソード電極３０２が内側誘電体分離領域７０１を横切って隣接領域へ引き出される。カソード電極３０２の下には第１フィールド酸化膜５１を介してｎ型のフローティング半導体層８１が構成されて、前記の引き出された部分でのカソード電極による電界集中を低減している。
（第５実施形態）
次に、本発明の第５実施形態に係る誘電体分離型半導体装置について説明する。
図１１は、本発明の第５実施形態に係る誘電体分離型半導体装置（ｐ−ＭＯＳトランジスタ）の断面図である。ｐ−ＭＯＳトランジスタ２５０は、第１実施形態のｎ−ＭＯＳトランジスタ２１０と同じ構造、同じプロセスで同時に形成される内側誘電体分離領域７０１、及び外側誘電体分離領域７０２で素子分離されている。
次に、本発明の第５実施形態に係る誘電体分離型半導体装置について説明する。
図１１は、本発明の第５実施形態に係る誘電体分離型半導体装置（ｐ−ＭＯＳトランジスタ）の断面図である。ｐ−ＭＯＳトランジスタ２５０は、第１実施形態のｎ−ＭＯＳトランジスタ２１０と同じ構造、同じプロセスで同時に形成される内側誘電体分離領域７０１、及び外側誘電体分離領域７０２で素子分離されている。
ここで、誘電体分離領域７０１，７０２は第１実施形態と同じく、平面的にはいずれも閉ループの形状を有している。また、図１１では、内側誘電体分離領域７０１と外側誘電体分離領域７０２とは、それぞれ１重の閉ループ構造について示しているが、この点も高耐圧ＮＭＯＳトランジスタと同様に素子の定格電圧と溝側壁シリコン酸化膜７１の厚さとの関係で囲む本数が選択される。
閉ループの内側誘電体分離領域７０１、及び外側誘電体分離領域７０２で囲まれた内部は、ソース領域とドレイン領域とが形成される。ソース領域は、ｐ＋型高濃度不純物層１３とｎ＋型高濃度不純物層２３とで構成され、ｎチャネル領域４４がこれらのソース領域（ｐ＋型高濃度不純物層１３，ｎ＋型高濃度不純物層２３）を取り囲んでいる。ｎチャネル領域４４は、ゲート電圧でｐ型反転層を形成する機能を持つ。ゲート電極１の一方の端であるソース領域とは反対の端にｐ−型不純物濃度層（ｐ−型ドレイン層３７）が形成される。ｐ＋型高濃度不純物層３８は、ｐ−型ドレイン層３７の略中心部分に形成されている。ソース電極２０３、ドレイン電極３０３は、ソース領域とドレイン領域とのそれぞれにオーミック接続される。ここで、ｐ−ＭＯＳの低不純物濃度のｐ−型ドレイン層３７の中にはこれと導電型のことなるｎ型不純物濃度層４５が上記ドレイン領域をドーナツ状に取り囲む平面形状で形成されている。このｎ型不純物濃度層４５は、フローティング状態で配置されている。低濃度ドレインと反対導電型のフローティング領域を設けることによりソース、ドレインの横方向での電界集中を緩和できるためｐ−ＭＯＳトランジスタ２５０が実現できる。
ここで、ソース電極２０３、及びドレイン電極３０３は、それぞれフィールド酸化膜５０の表面に配設され、その下ではフローティング電位の状態となっている半導体領域８１が形成されている。ｐ−ＭＯＳトランジスタ２５０の阻止状態では、ソース電位が高くドレイン電位が低い。この阻止状態では、フローティング領域８１は、ソース電極２０３の高い電位が容量分圧されるため所定の電位に自己バイアスされる。
本実施形態では、ソース電極２０３が配置されている側の内側誘電体分離領域７０１、と外側誘電体分離領域７０２との間も広くとり、その上のソース電極の面積は、ソース電位の半分程度までバイアスされる寸法が設定できるようになっている点が特徴である。
ソース領域に誘電体分離領域を挟んで隣接するフローティング半導体層８１が自己バイアスされて高い電位となるため、この電位の影響でソース領域で支える電位差は低減され電界集中が回避される。
本実施形態では、ソース電極２０３が配置されている側の内側誘電体分離領域７０１、と外側誘電体分離領域７０２との間も広くとり、その上のソース電極の面積は、ソース電位の半分程度までバイアスされる寸法が設定できるようになっている点が特徴である。
ソース領域に誘電体分離領域を挟んで隣接するフローティング半導体層８１が自己バイアスされて高い電位となるため、この電位の影響でソース領域で支える電位差は低減され電界集中が回避される。
（第６実施形態）
次に、本発明の第６実施形態に係る誘電体分離型半導体装置について説明する。
図１２は、誘電体分離型半導体装置（半導体集積回路装置）を用いたモータドライブシステムの構成図である。モータドライブシステム１００は、モータ３００を駆動する６個のＩＧＢＴと逆並列接続された６個の転流ダイオードから構成されるＵ相，Ｖ相，W相の３相のＩＧＢＴインバータ４００と、ＩＧＢＴインバータ４００を制御する半導体集積回路装置２００とを備える。なお、ＩＧＢＴインバータ４００には、直流電源が接続される。
次に、本発明の第６実施形態に係る誘電体分離型半導体装置について説明する。
図１２は、誘電体分離型半導体装置（半導体集積回路装置）を用いたモータドライブシステムの構成図である。モータドライブシステム１００は、モータ３００を駆動する６個のＩＧＢＴと逆並列接続された６個の転流ダイオードから構成されるＵ相，Ｖ相，W相の３相のＩＧＢＴインバータ４００と、ＩＧＢＴインバータ４００を制御する半導体集積回路装置２００とを備える。なお、ＩＧＢＴインバータ４００には、直流電源が接続される。
誘電体分離型半導体装置２００は、Ｕ相，Ｖ相，W相の上駆動回路５０１，５０２，５０３と、各相の下アーム駆動回路５０４，５０５，５０６と、各駆動回路を最適に制御する制御ロジック６００と、それぞれの回路部に供給する電源７００とを含む。さらに駆動回路５０１は、ＩＧＢＴのゲート制御信号を与えるドライバ素子（上アームドライブ回路５１５）と、これを制御する信号を与えるロジック５１４と、上駆動回路５０１，５０２，５０３では高電圧状態で駆動信号を伝達するために高耐圧のｎ−ＭＯＳトランジスタ２１０からなるレベルシフト回路５１３とを備える。上アームは高電圧状態がそれぞれ３相が独立して制御されるため独立して構成されている。
図１３は、本発明の第６実施形態に係る誘電体分離型半導体装置（Ｕ相上駆動回路５０１）の一部平面図である。なお、図１３において、図１２の中でＵ相、Ｖ相、Ｗ相の上駆動回路５０１，５０２，５０３の内の一つを示している。
Ｕ相上駆動回路５０１は、レベルシフト回路に使われるｎ−ＭＯＳトランジスタ２１０がオン信号用とオフ信号用とで二つ配置されている。この高耐圧のｎ−ＭＯＳトランジスタ２１０は、第１実施形態で示した素子であるが、他の実施形態の素子で置き換えることもできる。
Ｕ相上駆動回路５０１は、レベルシフト回路に使われるｎ−ＭＯＳトランジスタ２１０がオン信号用とオフ信号用とで二つ配置されている。この高耐圧のｎ−ＭＯＳトランジスタ２１０は、第１実施形態で示した素子であるが、他の実施形態の素子で置き換えることもできる。
矢印は、電気経路、及び電位の上昇方向を示している。矢印５５１，５５２はソース及びゲートへ伝わる配線、及び電位方向を示し、ｎ−ＭＯＳトランジスタ２１０に向かっている。この配線の電位は、高々１５Ｖ程度の低い電位である。次に、ｎ−ＭＯＳトランジスタ２１０のドレインから引き出された配線は隣接のフローティング半導体層８１の表面に形成されたＡｌ部材からなるドレインパッド電極５５０へ繋がり、さらにＵ相上駆動回路５０１のドライブ回路５１５の領域に配線される。なお、Ｕ相上駆動回路５０１は、ロジック回路５１４も備えている。
ここで、誘電体分離領域７５０は、図示のようにレベルシフト回路５１３を含む上アーム駆動回路全体を囲む素子分離領域である。誘電体分離領域７５０で囲まれた領域の半導体層は高電位の領域であり、ｎ−ＭＯＳトランジスタ２１０のドレインパッド電極５５０は高電位の上を配線するため、配線とその下の半導体領域の間にある絶縁膜にかかる電界は小さいので、厚い膜である必要は無い。
（第７実施形態）
図１４は、本発明の第７実施形態に係る半導体集積回路装置の一部であるＵ相上駆動回路５０１ａの平面図である。第６実施形態と同一の番号については同じ機能を有している。
内側誘電体分離領域７５１は、レベルシフト回路５１３、ロジック回路５１４、及びドライブ回路５１５の領域を囲んでいる。さらに、誘電体分離領域７５２がレベルシフト回路を含む上アーム駆動回路全体を囲んでいる。さらに、内側誘電体分離領域７５１、及び外側誘電体分離領域７５２で挟まれた領域の半導体層はフローティング電位ではなく、電極８５０の部分で一定電位が与えられている。例えば、本実施形態では最高電位の１／２の電位を電極８５０に与えている。
図１４は、本発明の第７実施形態に係る半導体集積回路装置の一部であるＵ相上駆動回路５０１ａの平面図である。第６実施形態と同一の番号については同じ機能を有している。
内側誘電体分離領域７５１は、レベルシフト回路５１３、ロジック回路５１４、及びドライブ回路５１５の領域を囲んでいる。さらに、誘電体分離領域７５２がレベルシフト回路を含む上アーム駆動回路全体を囲んでいる。さらに、内側誘電体分離領域７５１、及び外側誘電体分離領域７５２で挟まれた領域の半導体層はフローティング電位ではなく、電極８５０の部分で一定電位が与えられている。例えば、本実施形態では最高電位の１／２の電位を電極８５０に与えている。
このような定められた電位で高耐圧ＮＭＯＳトランジスタ、駆動回路を囲むことでノイズの流入による誤動作を防止できるので、高信頼性の高いモータドライブシステムを提供できる。また、中間電位が与えられているので誘電体分離領域７５１，７５２で挟まれた領域の上での高耐圧ＮＭＯＳトランジスタのドレイン電極では、その下のフィールド酸化膜の厚さは中間電位の電界強度に高信頼度で耐えられる厚さが必要である。例えば、最高電位が１２００Ｖの場合では中間電位は６００Ｖで酸化膜の信頼性から電界強度を２Ｍ／ｃｍとすれば３μｍの厚みが最低限必要となる。さらに、固定電位を下げる場合にはさらに厚い絶縁膜が要求されるので、中間電位は６００Ｖ以上の固定電位であることが好ましい。
以上、本発明を実施形態に基づき具体的に説明したが、本発明は実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上、本発明を実施形態に基づき具体的に説明したが、本発明は実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ゲート電極（制御電極）
２ ソース電極（制御電極）
３ ドレイン電極（金属電極）
５ シリコン支持基板（支持基板）
６ 埋め込み酸化膜（絶縁膜）
７ 誘電体分離領域
８ シリコン活性層（ｎ−型低濃度不純物層、第一半導体層）
９ 層間絶縁膜
１０ ｎ＋型ソース層
１１ ｎ＋型高濃度不純物層（エミッタ）
１３，２０ ｐ＋型高濃度不純物層（ソース領域）
２１，２２ ｐ＋型高濃度不純物層
２３ ｎ＋型高濃度不純物層（ソース領域）
３０ ｎ＋ドレイン層
３１ ｐ拡散層
３２ ｎ型不純物濃度層（ドレイン層）
３３ ｐ＋型高濃度不純物層（コレクタ）
３４，３６ ｎ型不純物濃度層
３５ ｎ＋型高濃度不純物層
３７ ｐ−型ドレイン層
３８ ｐ＋型高濃度不純物層
４０ ｐ型チャネル層
４１，４２，４３ ｐ型不純物濃度層
４４ ｎチャネル領域
４５ ｎ型不純物濃度層
５０ フィールド酸化膜（フィールドシリコン酸化膜）
５１ 第１フィールド酸化膜（シリコン窒化膜）
５２ 第２フィールド酸化膜（シリコン窒化膜）
５３ 第３フィールド酸化膜
７１ 溝側壁シリコン酸化膜
７２ 埋め込み多結晶シリコン
８１ フローティング半導体層（第二半導体層）
８８ ｎ型不純物濃度層 （ｎ型ウエル領域）
１００ モータドライブシステム
２００ 半導体集積回路装置
２０１ エミッタ電極
２０３ ソース電極
２１０，２２０ ｎ−ＭＯＳトランジスタ（高耐圧半導体）
２３０，４００ ＩＧＢＴ（高耐圧半導体）
２４０ 高耐圧ダイオード（高耐圧半導体）
２５０ ｐ−ＭＯＳトランジスタ（高耐圧半導体）
３００ モータ
３０３ ドレイン電極
４００ ＩＧＢＴインバータ
５０１，５０１ａ Ｕ相上駆動回路
５０２ Ｖ相上駆動回路
５０３ Ｗ相上駆動回路
５０４ Ｕ相下駆動回路
５０５ Ｖ相下駆動回路
５０６ Ｗ相下駆動回路
５１３ レベルシフト回路
５１４ ロジック回路
５１５ ドライブ回路
５５０ ドレインパッド電極
６００ 制御ロジック
７００ 電源
４００ ＩＧＢＴインバータ
７０１ 内側誘電体分離領域
７０２ 外側誘電体分離領域
７５０ 誘電体分離領域（他の誘電体分離領域）
７５１ 内側誘電体分離領域
７５２ 外側誘電体分離領域
２ ソース電極（制御電極）
３ ドレイン電極（金属電極）
５ シリコン支持基板（支持基板）
６ 埋め込み酸化膜（絶縁膜）
７ 誘電体分離領域
８ シリコン活性層（ｎ−型低濃度不純物層、第一半導体層）
９ 層間絶縁膜
１０ ｎ＋型ソース層
１１ ｎ＋型高濃度不純物層（エミッタ）
１３，２０ ｐ＋型高濃度不純物層（ソース領域）
２１，２２ ｐ＋型高濃度不純物層
２３ ｎ＋型高濃度不純物層（ソース領域）
３０ ｎ＋ドレイン層
３１ ｐ拡散層
３２ ｎ型不純物濃度層（ドレイン層）
３３ ｐ＋型高濃度不純物層（コレクタ）
３４，３６ ｎ型不純物濃度層
３５ ｎ＋型高濃度不純物層
３７ ｐ−型ドレイン層
３８ ｐ＋型高濃度不純物層
４０ ｐ型チャネル層
４１，４２，４３ ｐ型不純物濃度層
４４ ｎチャネル領域
４５ ｎ型不純物濃度層
５０ フィールド酸化膜（フィールドシリコン酸化膜）
５１ 第１フィールド酸化膜（シリコン窒化膜）
５２ 第２フィールド酸化膜（シリコン窒化膜）
５３ 第３フィールド酸化膜
７１ 溝側壁シリコン酸化膜
７２ 埋め込み多結晶シリコン
８１ フローティング半導体層（第二半導体層）
８８ ｎ型不純物濃度層 （ｎ型ウエル領域）
１００ モータドライブシステム
２００ 半導体集積回路装置
２０１ エミッタ電極
２０３ ソース電極
２１０，２２０ ｎ−ＭＯＳトランジスタ（高耐圧半導体）
２３０，４００ ＩＧＢＴ（高耐圧半導体）
２４０ 高耐圧ダイオード（高耐圧半導体）
２５０ ｐ−ＭＯＳトランジスタ（高耐圧半導体）
３００ モータ
３０３ ドレイン電極
４００ ＩＧＢＴインバータ
５０１，５０１ａ Ｕ相上駆動回路
５０２ Ｖ相上駆動回路
５０３ Ｗ相上駆動回路
５０４ Ｕ相下駆動回路
５０５ Ｖ相下駆動回路
５０６ Ｗ相下駆動回路
５１３ レベルシフト回路
５１４ ロジック回路
５１５ ドライブ回路
５５０ ドレインパッド電極
６００ 制御ロジック
７００ 電源
４００ ＩＧＢＴインバータ
７０１ 内側誘電体分離領域
７０２ 外側誘電体分離領域
７５０ 誘電体分離領域（他の誘電体分離領域）
７５１ 内側誘電体分離領域
７５２ 外側誘電体分離領域
Claims (12)
- 支持基板、この支持基板に積層された絶縁膜、及びこの絶縁膜に積層された第一半導体層を備えた高耐圧半導体と、この高耐圧半導体の制御電極に接続され、かつ、前記支持基板に形成される制御回路とを備える半導体集積回路装置において、
前記高耐圧半導体は、
前記第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域と、
前記内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域と、
前記絶縁膜の表面であって、前記内側誘電体分離領域と前記外側誘電体分離領域との間に形成された第二半導体層と、
前記内側誘電体分離領域、前記外側誘電体分離領域、及び前記第二半導体層の表面に積層されたフィールドシリコン酸化膜と、
前記第一半導体層に接続され、前記フィールドシリコン酸化膜の表面に形成された金属電極と
を備えていることを特徴とする半導体集積回路装置。 - 前記第二半導体層は、前記第一半導体層に対して電気的にフローティング状態であることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記内側誘電体分離領域、又は前記外側誘電体分離領域は、多重に形成されていることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
- 前記内側誘電体分離領域、及び前記外側誘電体分離領域は、前記フィールドシリコン酸化膜の表面から前記絶縁膜まで略垂直に形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記高耐圧半導体は、ＭＯＳトランジスタであり、
前記第一半導体層は、所定領域に高濃度ドレイン層が設けられ、
前記制御電極は、ソース電極、及びゲート電極であり、
前記金属電極は、前記高濃度ドレイン層に接続されたドレイン電極である
ことを特徴とする請求項１に記載の半導体集積回路装置。 - 前記金属電極は、前記第二半導体層の表面で前記絶縁膜を介して所定の大きさで配置されることにより、前記第二半導体層が容量結合によりバイアスされることを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体集積回路装置。
- 前記第二半導体層は、前記金属電極の電位の略１／２にバイアスされることを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体集積回路装置。
- 前記外側誘電体分離領域の外周に他の誘電体分離領域が形成され、
前記他の誘電体分離領域の内部にスイッチング素子とダイオードとで構成されるインバータを最適に制御するドライバ回路が構成されていることを特徴とする請求項５乃至請求項７の何れか１項に記載の半導体集積回路装置。 - 前記高耐圧半導体は、高耐圧ＩＧＢＴであり、
前記第一半導体層は、低不純物濃度コレクタ領域であり、
前記低不純物濃度コレクタ領域の所定領域に高濃度コレクタ層を設けたことを特徴とする請求項１に記載の半導体集積回路装置。 - 前記高耐圧半導体は、高耐圧ダイオードであり、
前記第一半導体層は、低不純物濃度カソード領域により構成された
ことを特徴とする請求項１に記載の半導体集積回路装置。 - シリコン支持基板の表面に埋め込み酸化膜、及びシリコン活性層が積層されたＳＯＩ基板を作成する工程と、
閉ループ状の内側誘電体分離溝とこの内側誘電体分離溝の外周に配置される外側誘電体分離溝との双方を、前記シリコン活性層の主表面から前記埋め込み酸化膜に達するまで形成する工程と、
前記内側誘電体分離溝、及び外側誘電体分離溝の内部を熱酸化膜と多結晶シリコンとで埋め込む工程と、
を備えることを特徴とする半導体集積回路装置の製造方法。 - 前記シリコン活性層の表面に前記シリコン活性層と反対の導電型の第１の半導体領域を形成する工程と、
選択酸化により前記シリコン活性層を分離するフィールド酸化膜を形成する工程と、
前記フィールド酸化膜を形成した後に前記シリコン活性層の表面にシリコン活性層と反対の導電型の第２の半導体領域を形成する工程と、
シリコン活性層の表面にゲート酸化膜とゲート電極を形成する工程と、
高耐圧ＭＯＳトランジスタのチャネル層形成工程と
をさらに備えることを特徴とする請求項１１に記載の半導体集積回路装置の製造方法。
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| JP2008218086A JP5132481B2 (ja) | 2008-08-27 | 2008-08-27 | 半導体集積回路装置 |
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| JP2008218086A JP5132481B2 (ja) | 2008-08-27 | 2008-08-27 | 半導体集積回路装置 |
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| JP2010056212A true JP2010056212A (ja) | 2010-03-11 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012028451A (ja) * | 2010-07-21 | 2012-02-09 | Hitachi Ltd | 半導体集積回路装置 |
| JP2013232577A (ja) * | 2012-05-01 | 2013-11-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP2015015341A (ja) * | 2013-07-04 | 2015-01-22 | 三菱電機株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04275450A (ja) * | 1990-12-14 | 1992-10-01 | Philips Gloeilampenfab:Nv | 集積回路装置 |
| JP2000223665A (ja) * | 1999-02-02 | 2000-08-11 | Denso Corp | 半導体装置 |
| JP2005064472A (ja) * | 2003-07-25 | 2005-03-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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| JP2008004592A (ja) * | 2006-06-20 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2008
- 2008-08-27 JP JP2008218086A patent/JP5132481B2/ja active Active
Patent Citations (5)
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