JPH04275450A - 集積回路装置 - Google Patents
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- JPH04275450A JPH04275450A JP3330711A JP33071191A JPH04275450A JP H04275450 A JPH04275450 A JP H04275450A JP 3330711 A JP3330711 A JP 3330711A JP 33071191 A JP33071191 A JP 33071191A JP H04275450 A JPH04275450 A JP H04275450A
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は高電圧用集積回路装置、
特に、SOS技術を用いて製造され、改善された電圧ブ
レークダウン特性を呈する集積回路装置に関するもので
ある。
特に、SOS技術を用いて製造され、改善された電圧ブ
レークダウン特性を呈する集積回路装置に関するもので
ある。
【0002】
【従来の技術】高電圧用集積回路技術の主問題点は回路
素子およびサブ回路区分の分離の問題の満足な解決を見
いだすことにある。
素子およびサブ回路区分の分離の問題の満足な解決を見
いだすことにある。
【0003】集積回路、特に電力集積回路(PIC)内
または高電圧集積回路(HVIC)内の回路素子を電気
的に分離する通常の方法は、今まで“接合分離”と称さ
れてきた。かかる方法ではp−型の拡散を用いてシリコ
ン基板の頂部に設けられたn−型エピタキシヤル層に形
成された種々の装置を分離するようにしている。かかる
方法はルーメンニック、IEEE スペクトラム、第
22巻、第42−48頁、1985年7月に記載されて
いる。
または高電圧集積回路(HVIC)内の回路素子を電気
的に分離する通常の方法は、今まで“接合分離”と称さ
れてきた。かかる方法ではp−型の拡散を用いてシリコ
ン基板の頂部に設けられたn−型エピタキシヤル層に形
成された種々の装置を分離するようにしている。かかる
方法はルーメンニック、IEEE スペクトラム、第
22巻、第42−48頁、1985年7月に記載されて
いる。
【0004】かかる回路素子の電気的な分離の他の方法
はいわゆる“誘電体分離”である。この方法では、二酸
化シリコンのような電気的絶縁材料を用いて極めて異な
る電位のような個別の回路素子を分離するようにしてい
る。半導体材料をシリコンとし、絶縁体を二酸化シリコ
ン(以下“酸化物”と称する)とする場合には、SOI
技術は誘電体絶縁法の1例となる。この技術では、半導
体装置はシリコン層内にほぼ0. 1− 10μmの厚
さに形成されると共に代表的には0. 1− 5μmの
厚さの酸化シリコンのような誘電体層によってシリコン
基板から分離されている。
はいわゆる“誘電体分離”である。この方法では、二酸
化シリコンのような電気的絶縁材料を用いて極めて異な
る電位のような個別の回路素子を分離するようにしてい
る。半導体材料をシリコンとし、絶縁体を二酸化シリコ
ン(以下“酸化物”と称する)とする場合には、SOI
技術は誘電体絶縁法の1例となる。この技術では、半導
体装置はシリコン層内にほぼ0. 1− 10μmの厚
さに形成されると共に代表的には0. 1− 5μmの
厚さの酸化シリコンのような誘電体層によってシリコン
基板から分離されている。
【0005】SOI出発材料を製造する幾つかの方法も
既知である。これらの方法“SIMOX”のうちの1つ
では、酸素イオンをシリコンウエファ内にイオン注入す
ることにより酸化シリコンを形成している。
既知である。これらの方法“SIMOX”のうちの1つ
では、酸素イオンをシリコンウエファ内にイオン注入す
ることにより酸化シリコンを形成している。
【0006】他の方法では、酸化物被覆されたシリコン
ウエファ上に多結晶シリコン層を堆積し、レーザまたは
グラファイト−細条ヒータのような電力源により多結晶
シリコンを照射して多結晶シリコンを単結晶シリコン薄
膜に変換することによってゾーンメルト再結晶された材
料(ZMR材料)を用意する。
ウエファ上に多結晶シリコン層を堆積し、レーザまたは
グラファイト−細条ヒータのような電力源により多結晶
シリコンを照射して多結晶シリコンを単結晶シリコン薄
膜に変換することによってゾーンメルト再結晶された材
料(ZMR材料)を用意する。
【0007】さらに他の方法は、2つの酸化物−被覆シ
リコンウエファを互いに接合して強力な接合部を形成し
、これらウエファのうちの1つを所望の厚さに切出して
薄くする。
リコンウエファを互いに接合して強力な接合部を形成し
、これらウエファのうちの1つを所望の厚さに切出して
薄くする。
【0008】これらの方法はSOI材料に形成された半
導体装置のブレークダウン電圧を改善するためのもので
ある。
導体装置のブレークダウン電圧を改善するためのもので
ある。
【0009】オフセット−ゲートSOI−MOSトラン
ジスタはC. I. Drowley等(Mat.Re
s.Symp.Proc.,第33巻、第133頁、1
984年)に記載されている。この文献には図示の構造
により38Vのブレークダウン電圧が得られる。
ジスタはC. I. Drowley等(Mat.Re
s.Symp.Proc.,第33巻、第133頁、1
984年)に記載されている。この文献には図示の構造
により38Vのブレークダウン電圧が得られる。
【0010】SIMOX装置に特に適用されるブレーク
ダウン電圧を増大する方法はS.Nakashimaに
よる文献(Trans.Electron Dev.
ED−33巻、第126頁、1936年)に記載されて
いる。この技術では、中庸程度の高ブレークダウン電圧
が得られる。
ダウン電圧を増大する方法はS.Nakashimaに
よる文献(Trans.Electron Dev.
ED−33巻、第126頁、1936年)に記載されて
いる。この技術では、中庸程度の高ブレークダウン電圧
が得られる。
【0011】また、Kawaiによる特開昭63−63
640号公報にはオフセット−ゲートSOI−MOSト
ランジスタのドレインの下側のシリコン基板に埋設n−
型拡散領域を含む構体が示されている。このKawai
の文献には埋設拡散領域がドレインの下側に延在すると
ともに接点窓が絶縁層を経て設けられ正電位を拡散領域
に直接導入し得るようにしている。
640号公報にはオフセット−ゲートSOI−MOSト
ランジスタのドレインの下側のシリコン基板に埋設n−
型拡散領域を含む構体が示されている。このKawai
の文献には埋設拡散領域がドレインの下側に延在すると
ともに接点窓が絶縁層を経て設けられ正電位を拡散領域
に直接導入し得るようにしている。
【0012】このKawaiの文献では、正電位をn−
型拡散領域に供給することによりドレイン領域およびシ
リコン基板間の電位差を減少し、これによりドレインの
ブレークダウン電圧を増大し得るようにしている。
型拡散領域に供給することによりドレイン領域およびシ
リコン基板間の電位差を減少し、これによりドレインの
ブレークダウン電圧を増大し得るようにしている。
【0013】かかるKawaiの文献に示される構体と
類似の構体がRatonam,Electronics
Letters,第25巻、第538頁、1989
年に記載されている。この文献に示されるように、拡散
領域をMOSトランジスタのドレインの下側の直接シリ
コン基板に設けるようにしている。しかし、この場合に
はドレインおよび拡散領域に単一電圧を供給している。
類似の構体がRatonam,Electronics
Letters,第25巻、第538頁、1989
年に記載されている。この文献に示されるように、拡散
領域をMOSトランジスタのドレインの下側の直接シリ
コン基板に設けるようにしている。しかし、この場合に
はドレインおよび拡散領域に単一電圧を供給している。
【0014】
【発明が解決しようとする課題】この場合ブレークダウ
ン電圧に著しい改善が見られる。電圧ブレークダウン特
性の満足すべき改善はKawaiの文献およびRatn
amの文献に示される構体によって達成することができ
るが、この文献には、SOI集積回路に存在する回路素
子の電圧ブレークダウン特性を改善するために、現存す
る各回路素子に対しシリコン基板に個別の拡散領域を設
け、この拡散領域を回路素子のすぐ下側のシリコン基板
に存在させるようにする必要がある。これがため、この
文献に従って多数の回路素子を具える集積回路の電圧ブ
レークダウン特性を改善するために、各回路素子に対し
個別の拡散領域を設ける必要があった。これは多数の拡
散領域を設けることによってかかる集積回路の製造コス
トを著しく増大すると云う点で経済的に不満足であった
。
ン電圧に著しい改善が見られる。電圧ブレークダウン特
性の満足すべき改善はKawaiの文献およびRatn
amの文献に示される構体によって達成することができ
るが、この文献には、SOI集積回路に存在する回路素
子の電圧ブレークダウン特性を改善するために、現存す
る各回路素子に対しシリコン基板に個別の拡散領域を設
け、この拡散領域を回路素子のすぐ下側のシリコン基板
に存在させるようにする必要がある。これがため、この
文献に従って多数の回路素子を具える集積回路の電圧ブ
レークダウン特性を改善するために、各回路素子に対し
個別の拡散領域を設ける必要があった。これは多数の拡
散領域を設けることによってかかる集積回路の製造コス
トを著しく増大すると云う点で経済的に不満足であった
。
【0015】集積回路に存在する各回路素子に対し拡散
領域を有する追加の問題点は拡散領域のバイアス接点が
回路素子に接近しすぎ各拡散領域が隣接の回路素子の電
位にほぼ等しくなる。基板の固有抵抗が充分に高い場合
には発生する空乏領域は容易に突き抜け現象をおこして
空乏領域を結合し、これにより全ての回路素子を結合す
るようになる。
領域を有する追加の問題点は拡散領域のバイアス接点が
回路素子に接近しすぎ各拡散領域が隣接の回路素子の電
位にほぼ等しくなる。基板の固有抵抗が充分に高い場合
には発生する空乏領域は容易に突き抜け現象をおこして
空乏領域を結合し、これにより全ての回路素子を結合す
るようになる。
【0016】これがため、この従来の方法は異なる電位
で作動する多数の回路素子を有する複雑な集積回路、ま
たはソースホロワ装置に用いるには好適ではない。
で作動する多数の回路素子を有する複雑な集積回路、ま
たはソースホロワ装置に用いるには好適ではない。
【0017】本発明の目的は、電圧ブレークダウン特性
が改善された複数の回路素子を具える高電圧用SOI集
積回路を提供せんとするにある。本発明の他の目的は、
製造コストを著しく低減し得るようにした集積回路を提
供せんとするにある。
が改善された複数の回路素子を具える高電圧用SOI集
積回路を提供せんとするにある。本発明の他の目的は、
製造コストを著しく低減し得るようにした集積回路を提
供せんとするにある。
【0018】
【課題を解決するための手段】本発明者は、半導体基板
の固有抵抗が充分に高く、ほぼ100Ωcm以上であり
、基板の第2導電型の拡散領域に供給される電位が集積
回路の任意の回路素子に供給される電位に少なくとも等
しい高さとする場合には形成される空乏領域が供給され
るに沿い横方向に100μm以上の距離まで延在するこ
とを確かめた。これがため、単一拡散領域が作動して1
00μm以上の横方向距離に亘って1つ以上の回路素子
に対する電圧ブレークダウンを保護し得るようにする。
の固有抵抗が充分に高く、ほぼ100Ωcm以上であり
、基板の第2導電型の拡散領域に供給される電位が集積
回路の任意の回路素子に供給される電位に少なくとも等
しい高さとする場合には形成される空乏領域が供給され
るに沿い横方向に100μm以上の距離まで延在するこ
とを確かめた。これがため、単一拡散領域が作動して1
00μm以上の横方向距離に亘って1つ以上の回路素子
に対する電圧ブレークダウンを保護し得るようにする。
【0019】
【作用】これがため、本発明集積回路はほぼ100Ωc
mの固有抵抗を有する第1導電型の半導体基板と、この
半導体基板上に設けられ第1導電型とは逆の第2導電型
の絶縁層と、この絶縁層上に設けられた半導体層と、こ
の半導体層に設けられ複数のサブ回路の部分を形成する
複数の回路素子と、前記基板に設けられ他の回路素子か
ら横方向に離間され前記第1導電型とは逆の第2導電型
の拡散区域と、集積回路装置内の任意のサブ回路の最高
電位に少なくとも等しい電圧で前記拡散区域を保持する
手段とを具えることを特徴とする。
mの固有抵抗を有する第1導電型の半導体基板と、この
半導体基板上に設けられ第1導電型とは逆の第2導電型
の絶縁層と、この絶縁層上に設けられた半導体層と、こ
の半導体層に設けられ複数のサブ回路の部分を形成する
複数の回路素子と、前記基板に設けられ他の回路素子か
ら横方向に離間され前記第1導電型とは逆の第2導電型
の拡散区域と、集積回路装置内の任意のサブ回路の最高
電位に少なくとも等しい電圧で前記拡散区域を保持する
手段とを具えることを特徴とする。
【0020】また、本発明集積回路は、電圧ブレークダ
ウン特性の改善された高電圧用SOI回路構体であって
、ほぼ100Ωcm以上の固有抵抗を有する第1導電型
の半導体基板と、この基板上に設けられた絶縁層と、こ
の絶縁層上に設けられた第2導電型の半導体層と、前記
基板に設けられ集積回路の他の回路素子から横方向に分
離され前記ドレインまたはソース部分の最高電位に少な
くとも等しい電圧に保持された拡散区域と、高電圧相互
接続部を構成する金属バスと、ソースホロワモードで作
動し得る分離された装置またはサブ回路領域とを具える
ことを特徴とする。
ウン特性の改善された高電圧用SOI回路構体であって
、ほぼ100Ωcm以上の固有抵抗を有する第1導電型
の半導体基板と、この基板上に設けられた絶縁層と、こ
の絶縁層上に設けられた第2導電型の半導体層と、前記
基板に設けられ集積回路の他の回路素子から横方向に分
離され前記ドレインまたはソース部分の最高電位に少な
くとも等しい電圧に保持された拡散区域と、高電圧相互
接続部を構成する金属バスと、ソースホロワモードで作
動し得る分離された装置またはサブ回路領域とを具える
ことを特徴とする。
【0021】
【実施例】本発明者は単一拡散区域が作動して100μ
m以上の横方向距離に亘って1つ以上の回路素子に対す
る電圧ブレークダウンを保護し得るようにする。
m以上の横方向距離に亘って1つ以上の回路素子に対す
る電圧ブレークダウンを保護し得るようにする。
【0022】大規模集積回路ではかかる拡散領域を数個
用いる。これら拡散領域はチップの高電圧素子の存在す
る部分に位置させるとともにこれら高電圧素子から数1
00μm離間された箇所に位置させる。或は又、金属相
互接続部は、以下に説明するように基板内で空乏領域の
横方向の広がりを促進して集積回路の全体を囲むように
する。
用いる。これら拡散領域はチップの高電圧素子の存在す
る部分に位置させるとともにこれら高電圧素子から数1
00μm離間された箇所に位置させる。或は又、金属相
互接続部は、以下に説明するように基板内で空乏領域の
横方向の広がりを促進して集積回路の全体を囲むように
する。
【0023】基板は通常100Ωcm以上の高固有抵抗
のp−型シリコンのシリコン基板とするのが好適である
。本発明の他の好適な例では、絶縁層を酸化シリコン層
とする。この基板をp−型シリコン基板とし、絶縁層を
酸化シリコン層とする場合にはシリコン−酸化シリコン
層界面に通常存在する正の界面電荷によって1cm以上
の大きな距離に亘って空乏領域を拡げるようになる。
のp−型シリコンのシリコン基板とするのが好適である
。本発明の他の好適な例では、絶縁層を酸化シリコン層
とする。この基板をp−型シリコン基板とし、絶縁層を
酸化シリコン層とする場合にはシリコン−酸化シリコン
層界面に通常存在する正の界面電荷によって1cm以上
の大きな距離に亘って空乏領域を拡げるようになる。
【0024】基板をp−型シリコン基板とする場合には
拡散区域はn−型拡散区域となる。しかし、本発明はp
−型拡散区域を設けたn−型シリコン基板にも適用する
ことができる。
拡散区域はn−型拡散区域となる。しかし、本発明はp
−型拡散区域を設けたn−型シリコン基板にも適用する
ことができる。
【0025】シリコン基板をp−型シリコン基板とし、
絶縁層を酸化シリコン層とする場合には半導体層はほぼ
n−型単結晶シリコン層とするのが好適である。
絶縁層を酸化シリコン層とする場合には半導体層はほぼ
n−型単結晶シリコン層とするのが好適である。
【0026】本発明は特に高電圧用集積回路に有利であ
る。特に、本発明はソースホロワモードで作動し得る装
置またはサブ回路領域を含む回路構体とするのが有利で
あることを確かめた。本発明の好適な例では、半導体構
体は第1導電型の半導体基板と、この基板上に設けられ
た絶縁層と、この絶縁層上に設けられた第2導電型の半
導体層と、前記基板に設けられ集積回路の他の回路素子
から横方向に分離され前記ソースおよびドレイン部分の
最高電位に少なくとも等しい電圧に保持された拡散区域
とを具える。これらソースおよびドレイン部分はソース
ホロワモードで作動し得る分離された装置またはサブ回
路領域とし、高電圧接続部は金属バスラインにより構成
するのが好適である。
る。特に、本発明はソースホロワモードで作動し得る装
置またはサブ回路領域を含む回路構体とするのが有利で
あることを確かめた。本発明の好適な例では、半導体構
体は第1導電型の半導体基板と、この基板上に設けられ
た絶縁層と、この絶縁層上に設けられた第2導電型の半
導体層と、前記基板に設けられ集積回路の他の回路素子
から横方向に分離され前記ソースおよびドレイン部分の
最高電位に少なくとも等しい電圧に保持された拡散区域
とを具える。これらソースおよびドレイン部分はソース
ホロワモードで作動し得る分離された装置またはサブ回
路領域とし、高電圧接続部は金属バスラインにより構成
するのが好適である。
【0027】この拡散区域は回路素子と重なり合って接
触しないように位置決めするのが好適である。さらに、
この拡散区域は装置における任意のサブ回路の最高電位
よりも高い電圧に保持するのが好適である。
触しないように位置決めするのが好適である。さらに、
この拡散区域は装置における任意のサブ回路の最高電位
よりも高い電圧に保持するのが好適である。
【0028】図面につき本発明の実施例を説明する。本
発明集積回路の基本的な作動を図1につき説明する。本
例では高電圧ダイオードを示すが、他の高電圧装置に同
一の原理を適用することができる。
発明集積回路の基本的な作動を図1につき説明する。本
例では高電圧ダイオードを示すが、他の高電圧装置に同
一の原理を適用することができる。
【0029】基板1は高固有抵抗p−型シリコン(10
0Ωcm以上)で作る。n−型拡散領域2は以下に詳細
に説明するように基板1内に形成する。酸化物層5およ
び7間に設けられn−型拡散領域2に接触するSOI層
3内の集積回路の部分を酸化物トレンチ9により集積回
路の残部から分離してn−型の島11を形成し、この島
11をN+接点13および金属バス15を経て回路全体
の正の最高電位(700V)にバイアスし、基板1を接
地する。空乏領域はp−型基板1を経てn−型拡散領域
2から集積回路の他の部分のすぐ下側の酸化物層5の下
方に拡がるようになる。
0Ωcm以上)で作る。n−型拡散領域2は以下に詳細
に説明するように基板1内に形成する。酸化物層5およ
び7間に設けられn−型拡散領域2に接触するSOI層
3内の集積回路の部分を酸化物トレンチ9により集積回
路の残部から分離してn−型の島11を形成し、この島
11をN+接点13および金属バス15を経て回路全体
の正の最高電位(700V)にバイアスし、基板1を接
地する。空乏領域はp−型基板1を経てn−型拡散領域
2から集積回路の他の部分のすぐ下側の酸化物層5の下
方に拡がるようになる。
【0030】集積回路の高電圧素子間の相互接続部を形
成する手段を図1の領域11および16で示す。n−型
島11内には縁部を囲んでp−型領域17を設け、この
領域17を接地電位(0V)に保持する。n−型拡散領
域2を700Vに保持するため、n−型島11全体は島
の下側でp−型基板1のように空乏化する。これがため
、集積回路の1部分から他の部分に高電圧(700V)
の金属バス16が張り巡らすようにすることができる。
成する手段を図1の領域11および16で示す。n−型
島11内には縁部を囲んでp−型領域17を設け、この
領域17を接地電位(0V)に保持する。n−型拡散領
域2を700Vに保持するため、n−型島11全体は島
の下側でp−型基板1のように空乏化する。これがため
、集積回路の1部分から他の部分に高電圧(700V)
の金属バス16が張り巡らすようにすることができる。
【0031】集積回路の装置またはサブ区分が拡散n−
型領域の電位以下の任意の電位で存在する装置のいわゆ
るソースホロワ作動を図1の領域19によって示す。n
−型接点21および金属バス22は高電位(700V)
で存在するこの領域の部分を示し、p−型接点23は高
電位または低電位(0−700V)で存在し得る部分を
示す。隣接する島3の1部分上に領域19から延在する
金属“フィールドプレート”25によって空乏領域が島
11および領域19を経て拡がるのを助け、これにより
領域19が高電位にある際のブレークダウンを防止し得
るようにする。
型領域の電位以下の任意の電位で存在する装置のいわゆ
るソースホロワ作動を図1の領域19によって示す。n
−型接点21および金属バス22は高電位(700V)
で存在するこの領域の部分を示し、p−型接点23は高
電位または低電位(0−700V)で存在し得る部分を
示す。隣接する島3の1部分上に領域19から延在する
金属“フィールドプレート”25によって空乏領域が島
11および領域19を経て拡がるのを助け、これにより
領域19が高電位にある際のブレークダウンを防止し得
るようにする。
【0032】図2は高電圧相互接続部を張り巡らす手段
を示す回路の1部分を示す。本例では便宜上2つの直列
接続されたダイオードを用いる。即ち、実際の回路では
トランジスタのような他の型の装置を用いることができ
る。700Vのバスライン15は、図1に断面で示すよ
うに基板のn−型領域2にn+領域13を経て接触し且
つ“ソースホロワ”モードで作動する第1ダイオードに
おいてn−型接点21に金属パッド22を経て接触する
。周縁p−型領域23はソースホロワダイオードの周縁
に設けるが高電圧バス15が導入する側で省略する。 p−型領域23を低電位または高電位で存在し得る第2
ダイオードのn−型接点27に他の金属バス26によっ
て接続する。
を示す回路の1部分を示す。本例では便宜上2つの直列
接続されたダイオードを用いる。即ち、実際の回路では
トランジスタのような他の型の装置を用いることができ
る。700Vのバスライン15は、図1に断面で示すよ
うに基板のn−型領域2にn+領域13を経て接触し且
つ“ソースホロワ”モードで作動する第1ダイオードに
おいてn−型接点21に金属パッド22を経て接触する
。周縁p−型領域23はソースホロワダイオードの周縁
に設けるが高電圧バス15が導入する側で省略する。 p−型領域23を低電位または高電位で存在し得る第2
ダイオードのn−型接点27に他の金属バス26によっ
て接続する。
【0033】図3は1つの回路素子が高電位で作動し、
他の回路素子が高電位または低電位で作動するいわゆる
“ブリッジ構造”を有する本発明集積回路の1例を示す
。図3には2つのLDMOS−SOIトランジスタを具
えるソースホロワブリッジ回路を有する集積回路の1部
分を示す。
他の回路素子が高電位または低電位で作動するいわゆる
“ブリッジ構造”を有する本発明集積回路の1例を示す
。図3には2つのLDMOS−SOIトランジスタを具
えるソースホロワブリッジ回路を有する集積回路の1部
分を示す。
【0034】図3において、領域31はソースホロワモ
ードで作動するトランジスタを示し、領域32は接地ソ
ース構造で作動するトランジスタを示し、領域33は集
積回路の最高電圧(本例では700V)の箇所に接続さ
れた基板の拡散区域を含む。
ードで作動するトランジスタを示し、領域32は接地ソ
ース構造で作動するトランジスタを示し、領域33は集
積回路の最高電圧(本例では700V)の箇所に接続さ
れた基板の拡散区域を含む。
【0035】図3に示す半導体構造の製造順序は次の通
りである。例えば帯域熔融再結晶法または直接ボンディ
ング法のような上述した標準技術の任意のものによって
得た出発SOI層34を基板35に形成する。この基板
35は固有抵抗が100Ωcm以上のp−型シリコンと
するのが好適であり、埋設酸化物絶縁体36の厚さは0
.5−5μmとするのが好適であり、頂部SOI層34
は固有抵抗が10Ωcmの厚いn−型シリコンで厚さが
0.5−10μmとするのが好適である。
りである。例えば帯域熔融再結晶法または直接ボンディ
ング法のような上述した標準技術の任意のものによって
得た出発SOI層34を基板35に形成する。この基板
35は固有抵抗が100Ωcm以上のp−型シリコンと
するのが好適であり、埋設酸化物絶縁体36の厚さは0
.5−5μmとするのが好適であり、頂部SOI層34
は固有抵抗が10Ωcmの厚いn−型シリコンで厚さが
0.5−10μmとするのが好適である。
【0036】SOI層34には燐イオンを標準600Å
のスクリーン酸化物を経て注入して最適のブレークダウ
ン電圧に必要な適宜の固有抵抗を得る。(IEDM
Proc.1079年、第238頁に記載されているA
ppelsおよびVaesの論文参照)。この場合には
、0. 5〜2×1012/cm2 のドーズ量で50
KeVでイオン注入を行い、次いで1150℃の温度で
5時間に亘って拡散を行う。
のスクリーン酸化物を経て注入して最適のブレークダウ
ン電圧に必要な適宜の固有抵抗を得る。(IEDM
Proc.1079年、第238頁に記載されているA
ppelsおよびVaesの論文参照)。この場合には
、0. 5〜2×1012/cm2 のドーズ量で50
KeVでイオン注入を行い、次いで1150℃の温度で
5時間に亘って拡散を行う。
【0037】トレンチ分離領域37は次のようにして形
成する。まず、3000Åのシリコン窒化物層( 図示
せず) を標準化学蒸着によりSOI層の表面の表面の
600Åの厚さの酸化物パッド上に堆積する。次に、7
000Åの二酸化シリコン層(図示せず)を標準化学蒸
着により窒化シリコン層上に堆積する。次いでフォトレ
ジストマスク層(図示せず)を用いてトレンチを所望と
する領域を選択的に露出する。その後、二酸化シリコン
、窒化シリコンおよびパッド酸化物層の非マスク区域を
反応性イオンエッチングによりそれぞれ除去する。フォ
トレジストマスク層の除去後SOI層34の厚さ全体を
堆積された二酸化シリコン層をマスクとして用いて反応
性イオンエッチングにより除去する。かようにして、S
OI層を貫通して1〜2μm幅のトレンチが形成される
。次いで、1〜2μmの厚さの二酸化シリコンをほぼ1
000℃の温度でこれらトレンチ内に充填する。次に、
二酸化シリコンおよび窒化シリコン層に平坦化エッチン
グを施して上記処理を完了する。
成する。まず、3000Åのシリコン窒化物層( 図示
せず) を標準化学蒸着によりSOI層の表面の表面の
600Åの厚さの酸化物パッド上に堆積する。次に、7
000Åの二酸化シリコン層(図示せず)を標準化学蒸
着により窒化シリコン層上に堆積する。次いでフォトレ
ジストマスク層(図示せず)を用いてトレンチを所望と
する領域を選択的に露出する。その後、二酸化シリコン
、窒化シリコンおよびパッド酸化物層の非マスク区域を
反応性イオンエッチングによりそれぞれ除去する。フォ
トレジストマスク層の除去後SOI層34の厚さ全体を
堆積された二酸化シリコン層をマスクとして用いて反応
性イオンエッチングにより除去する。かようにして、S
OI層を貫通して1〜2μm幅のトレンチが形成される
。次いで、1〜2μmの厚さの二酸化シリコンをほぼ1
000℃の温度でこれらトレンチ内に充填する。次に、
二酸化シリコンおよび窒化シリコン層に平坦化エッチン
グを施して上記処理を完了する。
【0038】埋設拡散領域41は次のようにして形成す
る。窒化シリコン(1400Å)、ポリシリコン(35
00Å)および二酸化シリコン(7000Å)の各層(
図示せず) は標準化学蒸着により堆積する。埋設拡散
を行うトレンチの区域をフォトレジストマスク層(図示
せず)に画成する。二酸化シリコン、ポリシリコンおよ
び窒化シリコンの層はそれぞれ反応性イオンエッチング
により除去する。次いで、フォトレジスト層を除去し、
頂部二酸化シリコン層39をマスクとして用いて反応性
イオンエッチングによりSOI層34および埋設層36
を除去し、これによりトレンチを形成する。このトレン
チの底部および壁部には600Åの厚さのスクリーン酸
化物を成長させる。次いで燐を4×1015/cm2
のドーズ量で100KeVでイオン注入する。かように
して、各トレンチに対し埋設N層を個別に形成する。P
型本体領域49を拡散する場合には連続埋設N層41を
形成する。次いでトレンチの底部および側壁のスクリー
ン酸化物を除去し、その後厚さ2μに亘ってポリシリコ
ンを堆積し、元通り30Ω/□のシート抵抗にドープし
て埋設N層41に対するN+接点43を形成する。ポリ
シリコンおよび窒化シリコン層に平坦化エッチングを施
して上記処理を完了する。
る。窒化シリコン(1400Å)、ポリシリコン(35
00Å)および二酸化シリコン(7000Å)の各層(
図示せず) は標準化学蒸着により堆積する。埋設拡散
を行うトレンチの区域をフォトレジストマスク層(図示
せず)に画成する。二酸化シリコン、ポリシリコンおよ
び窒化シリコンの層はそれぞれ反応性イオンエッチング
により除去する。次いで、フォトレジスト層を除去し、
頂部二酸化シリコン層39をマスクとして用いて反応性
イオンエッチングによりSOI層34および埋設層36
を除去し、これによりトレンチを形成する。このトレン
チの底部および壁部には600Åの厚さのスクリーン酸
化物を成長させる。次いで燐を4×1015/cm2
のドーズ量で100KeVでイオン注入する。かように
して、各トレンチに対し埋設N層を個別に形成する。P
型本体領域49を拡散する場合には連続埋設N層41を
形成する。次いでトレンチの底部および側壁のスクリー
ン酸化物を除去し、その後厚さ2μに亘ってポリシリコ
ンを堆積し、元通り30Ω/□のシート抵抗にドープし
て埋設N層41に対するN+接点43を形成する。ポリ
シリコンおよび窒化シリコン層に平坦化エッチングを施
して上記処理を完了する。
【0039】ポリシリコンゲート領域45は次に示すよ
うに形成する。前のステップで用いたパッド酸化物を除
去し、厚さが600Åのゲート酸化物47を成長させる
。次いで5000Åの厚さのポリシリコンを堆積し、ゲ
ート領域にフォトレジスト(図示せず)をマスクする。 次に、非マスクポリシリコン領域を反応性イオンエッチ
ングにより除去し、その後フォトレジストを除去する。
うに形成する。前のステップで用いたパッド酸化物を除
去し、厚さが600Åのゲート酸化物47を成長させる
。次いで5000Åの厚さのポリシリコンを堆積し、ゲ
ート領域にフォトレジスト(図示せず)をマスクする。 次に、非マスクポリシリコン領域を反応性イオンエッチ
ングにより除去し、その後フォトレジストを除去する。
【0040】P型本体領域49は次に示すようにして形
成する。即ち、この領域49に硼素イオンをフォトレジ
ストマスク(図示せず)を用いて4. 4×1013/
cm2 のドーズ量で80KeVのエネルギーでイオン
注入する。このフォトレジストマスクを用いることによ
りイオン注入をポリシリコンゲート49に自己整合させ
ることができる。フォトレジストを除去した後ウエファ
を1100℃の温度で20時間に亘ってアニール処理す
る。これによりほぼ5μmの深さまでP型本体領域49
を拡散する(即ち、SOI層34の厚さ)。また、拡散
は横方向にも3.5μmに亘って行われ、これによりチ
ャネル領域51を形成する。さらに、多重埋設N層を拡
散して単一の連続N埋設層41を形成する。
成する。即ち、この領域49に硼素イオンをフォトレジ
ストマスク(図示せず)を用いて4. 4×1013/
cm2 のドーズ量で80KeVのエネルギーでイオン
注入する。このフォトレジストマスクを用いることによ
りイオン注入をポリシリコンゲート49に自己整合させ
ることができる。フォトレジストを除去した後ウエファ
を1100℃の温度で20時間に亘ってアニール処理す
る。これによりほぼ5μmの深さまでP型本体領域49
を拡散する(即ち、SOI層34の厚さ)。また、拡散
は横方向にも3.5μmに亘って行われ、これによりチ
ャネル領域51を形成する。さらに、多重埋設N層を拡
散して単一の連続N埋設層41を形成する。
【0041】N+ソース53およびドレイン55は次の
ようにして形成する。砒素イオンを7. 5×1015
/cm2 のドーズ量且つ190KeVのエネルギーで
ソースおよびドレイン領域53および55に注入し、フ
ォトレジストマスク(図示せず)を用いてN型本体層3
8の頂部に形成する。フォトレジストを除去した後ウエ
ファを950℃の温度でほぼ1時間に亘ってアニール処
理する。この処理により厚さが300Åの二酸化シリコ
ン(図示せず)をポリシリコンゲート45上に成長させ
てこれを絶縁する。
ようにして形成する。砒素イオンを7. 5×1015
/cm2 のドーズ量且つ190KeVのエネルギーで
ソースおよびドレイン領域53および55に注入し、フ
ォトレジストマスク(図示せず)を用いてN型本体層3
8の頂部に形成する。フォトレジストを除去した後ウエ
ファを950℃の温度でほぼ1時間に亘ってアニール処
理する。この処理により厚さが300Åの二酸化シリコ
ン(図示せず)をポリシリコンゲート45上に成長させ
てこれを絶縁する。
【0042】P+型領域57はフォトレジストマスク(
図示せず)を用いて硼素を4.0×1015/cm2
のドーズ量で40KeVのエネルギーで領域57にイオ
ン注入して形成し、次いでフォトレジストを除去する。
図示せず)を用いて硼素を4.0×1015/cm2
のドーズ量で40KeVのエネルギーで領域57にイオ
ン注入して形成し、次いでフォトレジストを除去する。
【0043】ソース53に対するアルミニウム接点59
、ゲート45に対するアルミニウム接点61、ドレイン
55に対するアルミニウム接点63および埋設拡散層4
1へのN+型接点43に対するアルミニウム接点63は
次に示すように形成する。厚さ1.3μmの二酸化シリ
コン(8%の燐)をウエファ上に堆積する。次いでこの
層にフォトレジストをマスクし、アルミニウム接点を所
望とする領域部分のみを露出する。この二酸化シリコン
を反応性イオンエッチングにより除去し、次に、フォト
レジストを除去する。その後ウエファをほぼ1000℃
の温度で30分間に亘ってアニール処理して、エッチン
グ除去された二酸化シリコン層を平滑化し、これにより
良好なアルミニウム被覆を得るようにする。この接点区
域から残存する二酸化シリコンをエッチング除去した後
、厚さが1.2μmのアルミニウム(シリコン1%、2
5Ω□)を堆積する。フォトレジストマスクを用いてア
ルミニウムを除去すべき領域を選択的に露出する。次い
でアルミニウムに反応性イオンエッチングを施して図示
のようなソース、ゲート、ドレイン等に対する個別の接
点を形成する。次に、フォトレジストを除去し、ウエフ
ァを407℃の温度で30分間に亘り合金化する。
、ゲート45に対するアルミニウム接点61、ドレイン
55に対するアルミニウム接点63および埋設拡散層4
1へのN+型接点43に対するアルミニウム接点63は
次に示すように形成する。厚さ1.3μmの二酸化シリ
コン(8%の燐)をウエファ上に堆積する。次いでこの
層にフォトレジストをマスクし、アルミニウム接点を所
望とする領域部分のみを露出する。この二酸化シリコン
を反応性イオンエッチングにより除去し、次に、フォト
レジストを除去する。その後ウエファをほぼ1000℃
の温度で30分間に亘ってアニール処理して、エッチン
グ除去された二酸化シリコン層を平滑化し、これにより
良好なアルミニウム被覆を得るようにする。この接点区
域から残存する二酸化シリコンをエッチング除去した後
、厚さが1.2μmのアルミニウム(シリコン1%、2
5Ω□)を堆積する。フォトレジストマスクを用いてア
ルミニウムを除去すべき領域を選択的に露出する。次い
でアルミニウムに反応性イオンエッチングを施して図示
のようなソース、ゲート、ドレイン等に対する個別の接
点を形成する。次に、フォトレジストを除去し、ウエフ
ァを407℃の温度で30分間に亘り合金化する。
【0044】最終ステップでは集積回路を保護するため
の厚さが1.2μmの二酸化シリコン層(6%燐)(図
示せず)を堆積する。外部電気接続に用いるパッド区域
(図示せず)はフォトレジストマスクを用い、次いで化
学的湿潤エッチングによってパターン化する。
の厚さが1.2μmの二酸化シリコン層(6%燐)(図
示せず)を堆積する。外部電気接続に用いるパッド区域
(図示せず)はフォトレジストマスクを用い、次いで化
学的湿潤エッチングによってパターン化する。
【0045】図4および図5はソースホロワトランジス
タ拡散区域への供給電圧を700Vとした図3に示され
るブリッジ回路を構成する集積回路装置のコンピュータ
シミュレーションにより形成された等電位輪郭マップを
示す。
タ拡散区域への供給電圧を700Vとした図3に示され
るブリッジ回路を構成する集積回路装置のコンピュータ
シミュレーションにより形成された等電位輪郭マップを
示す。
【0046】図4は共通ソース構体で作動する装置の等
電位輪郭マップを示し、図5はソースホロワ構体で作動
する装置の等電位輪郭マップを示す。双方の場合に、計
算されたブレークダウン電圧は700V以上となり、電
位輪郭は最大可能なブレークダウン電圧を得るに必要な
ように均一とすべき電界を示し均一に離間されるように
なる。
電位輪郭マップを示し、図5はソースホロワ構体で作動
する装置の等電位輪郭マップを示す。双方の場合に、計
算されたブレークダウン電圧は700V以上となり、電
位輪郭は最大可能なブレークダウン電圧を得るに必要な
ように均一とすべき電界を示し均一に離間されるように
なる。
【0047】本例ではLDMOSトランジスタにつき説
明したが、本発明はこれに限定されるものではなく、ダ
イオードおよび絶縁ゲートバイポーラトランジスタのよ
うな他の誘電体分離装置を含む高電圧集積回路に容易に
適用することができる。装置の分離は図示のような分離
トレンチを用いて容易に達成することができる。
明したが、本発明はこれに限定されるものではなく、ダ
イオードおよび絶縁ゲートバイポーラトランジスタのよ
うな他の誘電体分離装置を含む高電圧集積回路に容易に
適用することができる。装置の分離は図示のような分離
トレンチを用いて容易に達成することができる。
【0048】一般に、集積回路の電圧ブレークダウン特
性を改善するためには単一の埋設拡散区域のみを存在さ
せるだけで充分である。
性を改善するためには単一の埋設拡散区域のみを存在さ
せるだけで充分である。
【図1】基板内の拡散接点領域、高電圧相互接続バスお
よびソースホロワ装置を含む高電圧SOI集積回路の1
部分を示す断面図である。
よびソースホロワ装置を含む高電圧SOI集積回路の1
部分を示す断面図である。
【図2】高電圧ダイオード、ソースホロワモードで作動
するダイオードおよび高電圧相互接続バスを含む高電圧
SOI集積回路の1部分を示す平面図である。
するダイオードおよび高電圧相互接続バスを含む高電圧
SOI集積回路の1部分を示す平面図である。
【図3】ソースホロワ回路に2つの横方向二重拡散(L
D)MOSSOIトランスミッタを具えるブリッジ回路
の構成を示す断面図である。
D)MOSSOIトランスミッタを具えるブリッジ回路
の構成を示す断面図である。
【図4】図3に示すブリッジ回路において接地ソース構
造で作動するLDMOSトランスミッタの静電位分布の
コンピュータシミュレーションにより形成した等電位輪
郭マップである。
造で作動するLDMOSトランスミッタの静電位分布の
コンピュータシミュレーションにより形成した等電位輪
郭マップである。
【図5】図3に示すブリッジ回路においてソースホロワ
構造で作動するLDMOSトランスミッタの静電位分布
のコンピュータシミュレーションにより形成した等電位
輪郭マップである。
構造で作動するLDMOSトランスミッタの静電位分布
のコンピュータシミュレーションにより形成した等電位
輪郭マップである。
1 基板
2 n−型拡散領域
3 SOI層
5、7 酸化物層
9 酸化物トレンチ
11、16 n−型島領域
13 N+接点
15 金属バス
17 p−型領域
19 拡散n−型領域
21 n−型接点
22 金属バス
23 p−型接点
25 フィールドプレート
26 金属バス
27 n−型接点
31 トランジスタ
32 トランジスタ
33 拡散区域
34 SOI層
35 基板
36 埋設二酸化シリコン
37 トレンチ分離領域
38 N埋設層
39 頂部二酸化シリコン
41 連続埋設N層
45 ポリシリコンゲート領域
47 ゲート酸化物
49 ポリシリコンゲート
53 ソース
55 ドレイン
57 P+領域
Claims (6)
- 【請求項1】 電圧ブレークダウン特性を改善した特
に高電圧用集積回路装置において、少なくともほぼ10
00Ωcmの固有抵抗を有する第1導電型の半導体基板
と、この半導体基板上に設けられた絶縁層と、この絶縁
層上に設けられた半導体層と、この半導体層に設けられ
複数のサブ回路の部分を形成する複数の横方向に分離さ
れた回路素子と、前記基板に設けられ前記回路素子から
横方向に離間された前記第1導電型とは逆の第2導電型
の拡散区域と、集積回路装置内の任意のサブ回路の最高
電位に少なくとも等しい電圧で前記拡散区域を接触保持
する手段とを具えることを特徴とする集積回路装置。 - 【請求項2】 多数の回路構成部に対し単一の拡散区
域を設けるようにしたことを特徴とする請求項1に記載
の集積回路装置。 - 【請求項3】 電圧ブレークダウン特性を改善した特
に高電圧用集積回路装置において、第1導電型の比較的
高固有抵抗の半導体基板と、この基板上に設けられた絶
縁層と、この絶縁層上に設けられ第1導電型とは逆の第
2導電型の半導体層と、この半導体層上に設けられサブ
回路の部分を形成する複数の回路素子と、前記半導体層
に設けられ前記回路素子から横方向に分離されこれと重
なり合わない第2導電型の拡散区域と、集積回路装置内
の任意のサブ回路の最高電位に少なくとも等しい電圧で
前記拡散区域を保持する手段とを具えることを特徴とす
る集積回路装置。 - 【請求項4】 電圧ブレークダウン特性を改善したS
OI横方向MOSトランジスタのソースホロワブリッジ
構体を有する特に高電圧用集積回路装置において、第1
導電型の半導体基板と、この基板上に設けられた絶縁層
と、この絶縁層上に設けられた半導体層と、この半導体
層に設けられたトランジスタのドレイン、ゲート、ソー
スおよび相互接続部分と、前記基板に設けられ前記ドレ
イン、ゲート、ソースから部分から横方向に分離された
第1導電型とは逆の第2導電型の拡散区域と、前記ドレ
インまたはソース部分の最高電位に少なくとも等しい電
圧で前記拡散区域を保持する手段とを具えることを特徴
とする集積回路装置。 - 【請求項5】 前記基板をp−型シリコン基板とし、
前記絶縁層を酸化シリコンとし、前記半導体層をほぼn
−型の単結晶シリコン層としたことを特徴とする請求項
1ないし4のいずれかの項に記載の集積回路装置。 - 【請求項6】 前記拡散区域は集積回路装置内の任意
のサブ回路の最高電位よりも高い電圧に保持するように
したことを特徴とする請求項5に記載の集積回路装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/628,307 US5113236A (en) | 1990-12-14 | 1990-12-14 | Integrated circuit device particularly adapted for high voltage applications |
US07/628307 | 1990-12-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04275450A true JPH04275450A (ja) | 1992-10-01 |
JP3423006B2 JP3423006B2 (ja) | 2003-07-07 |
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---|---|---|---|
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KR (1) | KR100257412B1 (ja) |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2009060064A (ja) * | 2007-09-04 | 2009-03-19 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
JP2010056212A (ja) * | 2008-08-27 | 2010-03-11 | Hitachi Ltd | 半導体集積回路装置、及びその製造方法 |
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- 1990-12-14 US US07/628,307 patent/US5113236A/en not_active Expired - Lifetime
-
1991
- 1991-12-06 EP EP91203189A patent/EP0490437B1/en not_active Expired - Lifetime
- 1991-12-06 DE DE69129617T patent/DE69129617T2/de not_active Expired - Fee Related
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- 1991-12-13 JP JP33071191A patent/JP3423006B2/ja not_active Expired - Fee Related
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