JP5040135B2

JP5040135B2 - 誘電体分離型半導体装置及びその製造方法

Info

Publication number: JP5040135B2
Application number: JP2006081904A
Authority: JP
Inventors: 篤雄渡辺; 信一栗田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-03-24
Filing date: 2006-03-24
Publication date: 2012-10-03
Anticipated expiration: 2026-03-24
Also published as: JP2007258501A

Description

本発明は、素子間絶縁に誘電体分離方式を用いる半導体装置に係わり、特に、大電力のモータをドライブするパワーデバイスを最適に制御する半導体装置に関する。

パワーデバイスを最適に制御する半導体装置ではそれぞれの素子をシリコン酸化膜などの誘電体材料で取り囲み素子間及び素子と基板との間を高電圧で絶縁分離させ、高耐圧素子、大電流出力回路、及び低耐圧のロジック回路が集積化された誘電体分離型半導体装置が提案されている。特許文献１には、このような半導体装置の例が開示されている。

図１４に、誘電体分離型半導体装置を用いたモータドライブシステムの例を示す。負荷のモータを駆動するＩＧＢＴモジュールと、このＩＧＢＴモジュールのスイッチング動作を制御する上下２個のＭＯＳトランジスタを基本構成とする駆動回路と、さらにこの駆動回路を最適に制御する誘電体分離型半導体装置からなる。ここで、誘電体分離型半導体装置は、高電圧側ゲート駆動回路とこの駆動回路に制御信号を与える高耐圧ＭＯＳトランジスタ、さらにはシステム全体を制御するデジタル制御ＩＣとのインターフェースをとる制御ロジック回路、図には示されていないが各種の保護回路などで構成されている。

図１４で、高電圧側ゲート駆動回路および低電圧側ゲート駆動回路を構成する素子はＭＯＳトランジスタ構造であり、その代表的素子構造の断面図を図１２に示す。図１２で、符号１は、ｎ⁺型の高不純物濃度のソース領域、２は、ゲート電極、３は、ｎ⁺型の高不純物濃度のドレイン領域、３０は、ｎ^-型の低不純物濃度のドレイン領域である。図１２の符号１４０は、低不純物濃度のｎ^--シリコン基板１１の第１面に形成されたｐ型のウエル領域、６１は、上記ＭＯＳトランジスタが形成されている低不純物濃度のｎ^--シリコン基板１１を絶縁分離するための誘電体分離層、１５０は、誘電体分離層６１に隣接して設けられているｎ⁺型高不純物濃度層である。図１３は、ドレイン領域での各領域についてｎ^--シリコン基板１１のシリコン表面から深さ方向について不純物濃度をそれぞれの領域について示した図である。ｐ型のウエル領域１４０は、表面から不純物濃度の変らない分布をしている。

高不純物濃度のドレイン領域３が低不純物濃度のドレイン領域３０で囲まれているため、ドレイン接合でのアバランシェ電圧が高くなり通常のロジックＭＯＳトランジスタより高い電圧、例えば１５Ｖから３０Ｖの中電圧を制御できるＭＯＳトランジスタである。これにより、該ＭＯＳトランジスタで構成されているゲート駆動回路は次段のＩＧＢＴモジュールを駆動するＭＯＳトランジスタの制御信号に必要な１５Ｖから２０Ｖの出力電圧を発生できる。

さらに、ゲート駆動回路は次段のＭＯＳトランジスタのゲート電圧を充分な速さで充放電させなければならないため所定の出力電流が要求される。このため駆動回路を構成するＭＯＳトランジスタのゲート幅を大きくとって必要なドレイン電流が得られるように設計する。通常のゲート駆動回路の出力電流は０.５Ａから１Ａである。このような大電流を得るゲート幅は通常数mmオーダの長さになるため平面的なレイアウト面積が大きくなり、図１３での誘電体分離型半導体装置の素子面積の大部分を占める。このため、誘電体分離型半導体装置を小さくして低コスト化を実現するにはゲート駆動回路のＭＯＳトランジスタの高電流化が不可欠となる。

しかし、図１２、図１３に示されている構造のＭＯＳトランジスタの場合、高電流化を図るためにはソースとドレインの間の距離、つまりゲート長を短くしてトランジスタの伝達コンダクタンスｇｍを増加させる必要がある。

特開２００１−２５１８８６号公報（図１、図９の記載。）

しかしながら、図１２、図１３に示す従来技術のＭＯＳトランジスタでは中電圧のドレイン接合耐圧を得るためにソース領域１に比べて深い低不純物濃度のドレイン領域３０を持つためゲート長を短くすると、この深いドレイン領域からの電界が電荷の分布に著しく影響し、従って、しきい電圧の低下、耐圧の低下、さらにはトランジスタのリーク電流の増大などトランジスタ特性の劣化を生じるため、ゲート長を短くできない素子構造上の制約がある。

本発明の目的は、誘電体分離型半導体装置の駆動回路を構成するＭＯＳトランジスタのゲート長を短くしてｇｍを向上しても、短チャネル効果による素子特性の劣化を発生しない新規な素子構造で、ゲート駆動回路の面積を縮小できる半導体装置を提供することにある。

本発明の半導体装置は、略垂直な深いトレンチで誘電体分離構造を有し、高耐圧素子のゲート電圧程度の素子耐圧を持つ中耐圧ＭＯＳトランジスタのウエル領域が、ソース領域より深い低不純物濃度のドレイン領域より深くて、ソース，ドレイン層及びドレインの直下のところで表面近傍の不純物濃度に比べて高不純物濃度になっている。

本発明の半導体装置によれば、絶縁分離領域を最小面積とすることができ、オン抵抗の増大を防止できる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各図面において、同一の部分には同一の符号を付し、各図面の説明は省略する。

本実施の形態の誘電体分離型半導体装置は、半導体、特にシリコンを半導体材料として選択し、誘電体分離に有利なＳＯＩ（Silicon on Insulator）基板を用い、主表面から中間のシリコン酸化膜に達する深いトレンチ（溝）を形成しこのトレンチをシリコン酸化膜と多結晶シリコン等の部材で埋め込み誘電体分離させた後、ＭＯＳトランジスタを形成する領域を定義するためＬＯＣＯＳ（local oxidation of silicon）法により所定の領域に厚い酸化膜を形成する、その後、イオン注入技術の中で不純物を注入する加速電圧を適宜設定することで本発明のウエル領域を形成した後、ゲート酸化膜工程、ゲート電極としての多結晶シリコンの成膜と加工、さらに、通常のイオン注入技術と熱処理工程を加えてソース領域、ドレイン領域、その他の活性領域を形成することで実現する。

図１は、本実施例に係わる誘電体分離型半導体装置の断面図であって、ｎ型のチャネルを形成するｎＭＯＳトランジスタ１００に適用した。図１ではｎＭＯＳトランジスタのみを示し、その他の素子は省略されている。半導体基板、特にシリコン基板５上には、シリコン酸化膜６を介して低抵抗、すなわち高不純物濃度のｎ⁺型シリコン層９と、高抵抗、すなわち低不純物濃度のｎ^--型シリコン層１０とが積層されて配置された、いわゆるＳＯＩ基板を形成している。ｎ^--型シリコン層１０の主表面からシリコン酸化膜６に達する略垂直な溝が形成されその溝の中に誘電体部材が埋め込まれ誘電体分離溝７が形成される。この溝の平面的形状は閉ループとなっており、内と外を絶縁分離する機能を有する。誘電体分離溝７の両側にはｎ⁺型シリコン層８が形成される。ｎ^--型シリコン層１０の主表面から内部に高不純物濃度のｐ型ウエル領域９０が、ｐ型ウエル領域９０に隣接して主表面まで上記のｐ型ウエル領域９０より低不純物濃度のｐ型ウエル領域９１がそれぞれ形成される。ｐ型ウエル領域９０、９１の主表面に薄い膜厚でシリコン酸化膜（図１では省略。）が形成され、その上に多結晶シリコンからなるゲート電極２が配置される。ゲート電極の一方にはｎ⁺型シリコンのソース領域１がｐ型ウエル領域９１の中に形成されている。ソース領域１に対向する他方には、ソース領域１より深く、低不純物濃度のｎ^-型シリコンのドレイン領域３０が形成され、さらにドレイン領域３０の中にｎ⁺型シリコンのドレイン領域３が配置されている。

図１のドレイン領域の表面から内部に沿って各領域、つまり、ドレイン領域３、低不純物濃度のドレイン領域３０、低不純物濃度のｐ型ウエル領域９１、高不純物濃度のｐ型ウエル領域９０、さらに、ｎ^--型シリコン層１０の不純物濃度分布を、図２に示す。図２において、内部に形成されている高不純物濃度のｐ型ウエル領域９０の濃度は、低不純物濃度のドレイン領域３０にくらべてわずかに高い５倍から１０倍程度に設定されることがよい。また、本実施例のＭＯＳトランジスタでは高不純物濃度のｐ型ウエル領域９０が存在するため、ドレイン領域３、３０、ｐ型ウエル領域９０、９１、ｎ^--型シリコン層１０とで構成される寄生ｎｐｎバイポーラトランジスタ作用も大幅に改善できる。

本実施例によれば、ＭＯＳトランジスタの反転層であるチャネルが形成されるウエル領域では、内部での不純物濃度が表面より高い不純物濃度になっており、低不純物濃度のドレイン領域と接触しているためドレイン電圧が印加されたときに形成される空乏層が狭く抑えられ、ソース領域とドレイン領域をより近接させた場合でも短チャネル効果を起こす事が無い。従って、ゲート長の短いＭＯＳトランジスタとすることができるため伝達コンダクタンスｇｍを大きくすることができて、ゲート幅を縮小できる。

図３は、本実施例に係わる誘電体分離型半導体装置の断面図である。本実施例の誘電体分離型半導体装置では、高耐圧のｐＭＯＳトランジスタ３００、中耐圧のｎＭＯＳトランジスタ１００、同じく中耐圧のｐＭＯＳトランジスタ２００を備えている。中耐圧のｐＭＯＳトランジスタ２００において、ｐ^-型低不純物濃度のドレイン領域４０と、この低不純物濃度のドレイン領域４０より深いところに僅かに高不純物濃度になっているｎ型ウエル領域８０と、ｎ型ウエル領域８０に隣接して形成される低不純物濃度のｎ型ウエル領域８１がそれぞれ形成される。ｎＭＯＳトランジスタ１００と同様に中耐圧のｐＭＯＳトランジスタ２００もチャネルを短くできるために伝達コンダクタンスｇｍを大きくすることができ、ゲート長を短縮できる。

本実施例によれば、ｎＭＯＳトランジスタ１００とｐＭＯＳトランジスタ２００とのＣＭＯＳ回路でゲート駆動回路を構成する場合に、チップ面積の低減とＣＭＯＳ回路の低消費電力性が同時に達成できる。このとき、ｎＭＯＳトランジスタ１００とｐＭＯＳトランジスタ２００とがそれぞれ単独に誘電体分離溝７で分離されているためｐｎｐｎ寄生サイリスタ構造が形成されない。そのために、ＣＭＯＳ回路のラッチアップ現象による素子破壊の欠点が解消できる。さらに、本実施例ではｎＭＯＳトランジスタのｐ型ウエル領域９０、９１が高耐圧のｐＭＯＳトランジスタ３００のドレイン層として共用されている。そのために、従来技術のドレインに比べて不純物濃度が高く、高耐圧ｐＭＯＳの高い印加電圧に誘起されて薄い酸化膜５０の上に蓄積される不純物電荷による影響を受けにくくなり、トランジスタの耐圧低下を回避できる信頼性が高いｐＭＯＳトランジスタが実現できる。

図４は、本実施例の誘電体分離型半導体装置の断面図である。本実施例の誘電体分離型半導体装置では、高耐圧のｎＭＯＳトランジスタ４００、中耐圧のｎＭＯＳトランジスタ１００、同じく中耐圧のｐＭＯＳトランジスタ２００を備えている。図４の符号４１はｎ⁺型シリコンのソース領域でｎＭＯＳトランジスタ４００のソース、４０はドレイン領域であって、一般にｐボディーと呼ばれゲート電極２によりｎ型チャネルが形成される領域である。ソース領域４１とドレイン領域４０のチャネルとがゲート電極２に対して自己整合的に形成されるＤＭＯＳ構造になっている。コレクタには、高不純物濃度のｎ⁺型シリコン層４３とこの領域を囲む中耐圧ｎＭＯＳで配置されているｎ型ウエル領域８０、８１を配置して電界緩和を図っている。

図５は、本実施例に係わる誘電体分離型半導体装置の断面図である。本実施例の誘電体分離型半導体装置では高耐圧のＩＧＢＴトランジスタ５００、中耐圧のｎＭＯＳトランジスタ１００、同じく中耐圧のｐＭＯＳトランジスタ２００を備えている。図５の符号５１はｎ⁺型シリコンでエミッタ領域、４０はＩＧＢＴのｐボディーと呼ばれゲート電極２のバイアスによりｎ型チャネルが形成されるドレイン領域、５３はｐ⁺型シリコンのコレクタ領域であり、このコレクタ領域５３を取り囲むｎ型シリコン領域５３１が図５に示すように配置され、コレクタ領域５３からのホールの注入を制御している。なお、場合によっては図４に示した高耐圧ｎＭＯＳトランジスタのドレインと同じくｎ型シリコン領域５３１領域をさらに取り囲んでｎ型ウエル領域８０、８１を配置させ電界緩和を行ってもよい。

図６の（ａ）は、図１、図３、図４、図５示した実施例１から実施例４の誘電体分離型半導体装置の機能ブロックごとに配置した平面パターンを示す。図６（ａ）の平面パターンは、３相ドライバＩＣの場合を示す。Ｕ相、Ｖ相、Ｗ相の上アームには高耐圧ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタから構成されたレベルシフト回路がそれぞれ近傍に配置されている。Ｕ相、Ｖ相、Ｗ相それぞれには、実施例１から実施例４の誘電体分離型半導体装置を用いたインバータシステムでのパワー半導体素子等の過電流、加熱による素子の破壊を保護する保護回路が設けられ配置されている。さらに、マイコンとのインターフェースを行う制御回路、各種電源を作る電源回路周囲には、ボンディングパッドが配置されている。図６の（ｂ）は、図６の（ａ）に示した平面パターンの中で各駆動回路の中で使われている中耐圧のＭＯＳトランジスタの平面パターンを示す。ただし、駆動回路のすべてを示したものではなく一部を示したものである。また、ｎＭＯＳの場合でもｐＭＯＳの場合でもこの平面パターンは同じである。本平面パターンにおいて、ゲート電極２は所定のゲート長Ｌｇで所定のゲート幅Ｗｇを基本単位にしてこれらが幾つか並列に接続されて構成されている。

図７は、本実施例に係わる誘電体分離型半導体装置の断面図である。本実施例の誘電体分離型半導体装置では中耐圧のｎＭＯＳトランジスタ１００、同じく中耐圧のｐＭＯＳトランジスタ２００を備えている。多くの半導体素子が同一のシリコン基板に集積されている半導体装置の場合では、シリコンの主表面にそれぞれのトランジスタの、ソース領域１、チャネル領域、ゲート領域、ドレイン領域３などが形成される領域と、これらを相互に分離させるために酸化膜が形成されている領域とが配置されている。

本実施例の誘電体分離型半導体装置では酸化膜に、薄い酸化膜５０の部分と厚い酸化膜６０の部分との少なくとも２種類以上の領域がある。厚い酸化膜６０の部分は、その上にレイアウトされている配線が高電位になっても下地のシリコン基板との間で電気的絶縁が図られるようにするためである。具体的には、６００Ｖの電圧が印加された場合ではその酸化膜の厚さは少なくとも４μｍ以上にすることが必要である。

本実施例の場合では、ｎＭＯＳトランジスタ１００、及びｐＭＯＳトランジスタ２００のそれぞれのｎ型ウエル領域８０、８１、とｐ型ウエル領域９０、９１とが前記の厚い酸化膜６０が形成されている領域に対して自己整合的に形成されている。この自己整合方式によりウエル領域が面積的に効率よく形成されるためＭＯＳトランジスタの面積を縮小出来る。

図８は、本実施例の誘電体分離型半導体装置の断面図である。本実施例の誘電体分離型半導体装置では中耐圧のｎＭＯＳトランジスタ１００を備えている。ゲート電極２と上下で重複して配置されているドレイン領域はｎ^-型シリコンのドレイン領域３３のみで、高不純物濃度のｎ⁺型シリコンのドレイン領域３はゲート電極２と位置がオフセットしている。オフセットの構造をとるため図１から図７までに示した深い低不純物濃度のドレイン領域が本実施例では不要になる。図８に示すような構造でも、内部に高不純物濃度となるｐ型ウエル領域９０を有するため短いチャネル構造を有するＭＯＳトランジスタを実現できる。

図９と図１０とに、本実施例の誘電体分離型半導体装置の製造方法の詳細を示す。本実施例では、実施例２の半導体装置の製造工程を説明する。

図９（ａ）において、シリコン基板５の一方の面にシリコン酸化膜６を介してｎ^--型シリコン層１０が積層されたＳＯＩ基板を用意する。このときｎ^--型シリコン層１０はシリコン酸化膜６と接触している面にｎ⁺型シリコン層９を設けている。

図９（ｂ）において、ｎ^--型シリコン層１０の主表面から前記の埋め込んだシリコン酸化膜６まで達する溝をドライエッチング装置を用いて垂直な形状で形成する。この溝の幅は２μｍ前後である。垂直溝を形成した後、溝の側壁に気相拡散法によりｎ型の不純物をドーピングさせてｎ⁺型シリコン層８を形成する。その後酸化性雰囲気にで熱処理し、側壁にシリコン酸化膜７１を形成する。その後、溝の隙間にＣＶＤ法により多結晶シリコンを成膜して充填し、誘電体分離溝７を形成する。

図９（ｃ）において、シリコン窒化膜を用いた選択的酸化法を２回にわたり繰り返し厚い酸化膜６０の領域と、薄い酸化膜５０の領域とを形成する。また、３回に渡り選択酸化法を繰り返して厚みの異なる酸化膜を３種形成する場合もある。

図１０（ｄ）において、ホトレジスト部材１１０をマスキング部材として用い所定の領域に開口窓を設け、イオン注入装置の加速エネルギーを、例えば１ＭｅＶの高エネルギーに設定してｎ型不純物ではリンを、ｐ型不純物ではボロンをそれぞれ注入し、シリコン内部に高不純物濃度のｎ型ウエル領域８０、ｐ型ウエル領域９０を形成する。引き続き加速電圧を５００ｋｅＶ程度に低減して同一の元素をイオン注入することにより低不純物濃度のｐ型ウエル領域９１、ｎ型ウエル領域８１を形成する。このとき酸化膜とシリコン基板との界面ではイオン注入法での加速電圧に従った濃度でドーピングされるため、酸化膜とシリコン界面でのボロンの偏析現象による界面領域での濃度不足が起きることはない。本実施例では、ｐ型ウエル領域９０、９１のドーピング量としては２×１０¹²ケ／cm² 〜１×１０¹³ケ／cm² の範囲とした。同様にｎ型ウエル領域８０、８１でもリン元素を用いて２×１０¹²ケ／cm²〜１×１０¹³ケ／cm² の量をイオン注入させて形成する。

その後、図１０（ｅ）において、図示してはいないが５０ｎｍから８０ｎｍの厚さでｎ^--型シリコン層１０の主表面にシリコン酸化膜を形成しゲート酸化膜とする。ゲート酸化膜の上に多結晶シリコン膜を成膜し、通常のドライエッチング装置でこの多結晶シリコン膜をパターニングしてゲート電極２を形成する。次に、このゲート電極２と自己整合的に高耐圧ｐＭＯＳのｎボディーであるドレイン領域３０とｎＭＯＳトランジスタのｎ型のドレイン領域３０とを同時に形成する。ｐＭＯＳトランジスタのｐ^-型の低濃度ドレイン領域４０もリン元素をイオン注入法でドーピングして形成する。

図１０（ｆ）において、ソース領域１、２１、ドレイン領域３、２３、及び高耐圧ｐＭＯＳトランジスタのソース領域３１、ドレイン領域３３をイオン注入法によりゲート電極２と薄い酸化膜５０とをマスクにして自己整合的に形成する。その後、通常の半導体製造装置で必要な工程の、例えば、ＣＶＤ法によりシリコン酸化膜を成膜しそれぞれの素子の上でソース、コレクタ、ゲートなどの電気的接続の必要な箇所にドライエッチング装置で開口する工程、スパッタ法によりアルミニウムを主成分とする電極を成膜、加工する工程、最終的なパッシベーション工程などを行うが、図面では省略した。

図１１に、本実施例の誘電体分離型半導体装置の製造方法の詳細を示す。本実施例では、実施例５の半導体装置の製造工程を説明する。本実施例ではＳＯＩ基板を用いた半導体装置の製造方法ではあるがＳＯＩ基板それ自体製造法の部分は省略して図示している。また、ＭＯＳトランジスタのウエル領域を自己整合プロセスで形成する部分のみを示しており、その他の工程は省略している。

図１１（ａ）において、ｎ^--型シリコン層１０の主表面に厚さの異なる酸化膜領域、すなわち厚い酸化膜６０と薄い酸化膜５０とが形成された後の工程を示す。ホトレジスト部材１１０を所定の厚さで塗布し、通常のホトリソグラフィ法によりイオン注入用の開口部を形成する。本実施例では、先ず、ｎＭＯＳトランジスタ１００のｐ型ウエル領域を形成しているので、ｎＭＯＳトランジスタ領域のホトレジストを開口している。その後、イオン注入法により加速電圧を２水準とする方法で深い部分と表面の浅い部分のｐ型ウエル領域を形成する。このとき、厚い酸化膜６０の領域では加速電圧が低い為イオンが透過せず酸化膜中で留まってしまい、ｎ^--型シリコン層１０の中に形成されるｐ型ウエル領域は厚い酸化膜６０以外の領域に自己整合して形成される。

図１１（ｂ）において、図１１（ａ）に示したｎＭＯＳトランジスタのｐ型ウエル領域を形成した方法と同様にして、ホトレジプロセスとイオン注入法を用いてｐＭＯＳトランジスタ用のｎ型ウエル領域を厚い酸化膜６０を利用した自己整合プロセスで形成する。

実施例に示すように、それぞれの半導体素子が略垂直な深いトレンチで誘電体分離させているため絶縁分離領域を最小面積とすることができる。特にゲート駆動回路を構成するＭＯＳトランジスタのドレイン領域は低不純物濃度の領域と高不純物濃度の領域から構成され、チャネルが形成されるウエル領域では、内部での不純物濃度が表面より高い不純物濃度になっており、低不純物濃度のドレイン領域と接触しているためドレイン電圧が印加されたときに形成される空乏層が狭く抑えられ、ソース領域とドレイン領域をより近接させた場合でも短チャネル効果を起こす事が無い。従って、ゲート長の短いＭＯＳトランジスタとすることができるため伝達コンダクタンスｇｍを大きくすることができ、ゲート幅を縮小できる。この結果ＭＯＳトランジスタで構成されたゲート駆動回路のレイアウト面積を縮小できて誘電体分離型半導体装置の小型による低コスト化を達成できる。

以上、説明した各実施例では、誘電体分離溝の側壁および埋め込み酸化膜６と隣接して高不純物濃度のｎ⁺型シリコン層８、９が形成されているが、これらの無いＳＯＩ基板と誘電体分離型構造を基本とする場合でも適用できる。

実施例１の誘電体分離型半導体装置の断面図である。実施例１の誘電体分離型半導体装置で、ＭＯＳトランジスタのドレイン領域でシリコン表面から内部に沿ったそれぞれの領域での不純物濃度分布を示す図である。実施例２の誘電体分離型半導体装置の断面図である。実施例３の誘電体分離型半導体装置の断面図である。実施例４の誘電体分離型半導体装置の断面図である。実施例５の誘電体分離型半導体装置の平面図である。実施例６の誘電体分離型半導体装置の断面図である。実施例７の誘電体分離型半導体装置の断面図である。実施例８の誘電体分離型半導体装置の製造工程の説明図である。実施例８の誘電体分離型半導体装置の製造工程の説明図である。実施例９の誘電体分離型半導体装置の製造工程の説明図である。従来技術の誘電体分離型半導体装置の断面図である。従来技術の誘電体分離型半導体装置のドレイン領域でシリコン表面から内部に沿ったそれぞれの領域での不純物濃度分布を示す図である。従来技術の誘電体分離型半導体装置を適用したモータドライブシステムを示すブロック図である。

符号の説明

１、２１、３１、４１…ソース領域、２…ゲート電極、３、２３、３０、３３、４０…ドレイン領域、５…シリコン基板、６、７１…シリコン酸化膜、７…誘電体分離溝、８、９、４３…ｎ⁺型シリコン層、１０…ｎ^--型シリコン層、１１…ｎ^--シリコン基板、５０…薄い酸化膜、５１…エミッタ領域、５３…コレクタ領域、６０…厚い酸化膜、６１…誘電体分離層、８０、８１…ｎ型ウエル領域、９０、９１…ｐ型ウエル領域、１００…ｎＭＯＳトランジスタ、１１０…ホトレジスト部材、１４０…ウエル領域、１５０…ｎ⁺型高不純物濃度層、２００、３００…ｐＭＯＳトランジスタ、４００…ｎＭＯＳトランジスタ、５００…ＩＧＢＴトランジスタ、５３１…ｎ型シリコン領域。

Claims

シリコン基板上にシリコン酸化膜とシリコン層とが積層されたＳＯＩ基板に、該シリコン層の主表面からシリコン酸化膜に達する誘電体分離溝で高電圧ゲート駆動回路、低電圧ゲート駆動回路が複数の領域に形成されている誘電体分離型半導体装置において、
前記ゲート駆動回路のＭＯＳトランジスタが、ウエル領域内に、ソース、及び前記ソースに対向して前記ソースよりも低濃度で深いドレイン層が形成され、前記ドレイン層内に前記ドレイン層よりも高不純物濃度のドレインが形成され、
前記ウエル領域における前記ドレイン層より深く、かつ前記ソース，前記ドレイン層及び前記ドレインの直下の領域が、前記ウエル領域の表面部分より高い不純物濃度を有することを特徴とする誘電体分離型半導体装置。
請求項１において、
前記ウエル領域が、素子分離領域の上に形成されたシリコン酸化膜の平面形状に対して自己整合的に形成された領域であることを特徴とする誘電体分離型半導体装置。
請求項１において、
前記ウエル領域が、高耐圧素子のドレイン領域あるいはコレクタ領域と同じ不純物濃度を有することを特徴とする誘電体分離型半導体装置。
請求項１において、
前記ゲート駆動回路を構成するＭＯＳトランジスタの低濃度ドレイン領域は高耐圧素子のチャネルを形成するボディー領域と同じ不純物濃度を有することを特徴とする誘電体分離型半導体装置。
シリコン支持基板上にシリコン酸化膜およびシリコン層が積層されたＳＯＩ基板を準備する工程と、
該シリコン層の主表面からシリコン酸化膜に達する垂直な誘電体分離溝を形成する工程と、
前記分離溝の中を熱酸化膜と多結晶シリコンとで埋め込む工程と、
選択酸化により素子活性層を分離する少なくとも２種類以上の膜厚を有する酸化膜を形成する工程と、
該酸化膜を形成した後に、イオン注入装置での加速電圧を変えることで同一のイオン注入用マスクの開口窓を利用して深さ方向で表面側に低不純物濃度領域と前記低不純物濃度領域よりも深くて高濃度の高不純物濃度の領域からなるウエル領域を形成する工程と、
前記ウエル領域の前記低不純物濃度領域にソース、及びソースよりも深くて低不純物濃度のドレイン層を形成する工程と、
を含むことを特徴とする誘電体分離型半導体装置の製造方法。