JP2020205308A - 半導体装置 - Google Patents

Abstract

【課題】高耐圧化と低オン抵抗化が両立された横型の半導体装置を実現する。
【解決手段】
半導体装置は、半導体層の表層に設けられているｎ型のドレイン領域と、ドレイン領域より不純物濃度が低いｎ型のドリフト領域と、ｐ型のボディ領域と、半導体層の表層に設けられているとともにボディ領域によってドリフト領域から分離されているｎ型のソース領域を備えている。また、半導体装置は、ドレイン領域からソース領域に至る範囲において半導体層の表面に設けられている絶縁層と、絶縁層を介してドレイン領域からソース領域に至る範囲に対向して設けられているポリシリコン層を備えている。ポリシリコン層は、ドレイン電極に接続されているｐ型の第１領域と、第１領域に隣接して設けられているｎ型の第２領域と、第２領域に隣接して設けられているとともにゲート電極に接続されているｐ型の第３領域を有している。
【選択図】図１

Description

本明細書は、横型の半導体装置に関する技術を開示する。

特許文献１に、横型の半導体装置が開示されている。特許文献１の半導体装置は、ドレイン電極に接続されているｎ型ドレイン領域と、ｎ型ドレイン領域に隣接して設けられているｎ⁻型ドリフト領域と、ｎ型ドレイン領域とは反対側でｎ⁻型ドリフト領域に隣接して設けられているｐ型ボディ領域と、ソース電極に接続されているｎ型ソース領域を備えている。ｎ型ソース領域は、ｐ型ボディ領域の表層に設けられており、ｐ型ボディ領域によってｎ⁻型ドリフト領域から分離されている。

特許文献１では、ｎ型ドレイン領域とｐ型ボディ領域の間のｎ⁻型ドリフト領域の表層に、埋込み絶縁層（シャロートレンチアイソレイション：ＳＴＩ）が設けられている。埋込み絶縁層は、ｎ型ドレイン領域に接し、ｐ型ボディ領域から離れている。特許文献１では、さらに、埋込み絶縁層とｐ型ボディ領域の間のｎ⁻型ドリフト領域の表層に、ｎ⁻型ドリフト領域の深部よりｎ型不純物を高濃度に含むｎ型表面領域を設けている。すなわち、特許文献１では、ｎ型ドレイン領域とｐ型ボディ領域の間において、ｎ型ドレイン領域側に埋込み絶縁層を設け、ｐ型ボディ領域側にｎ型表面領域を設けている。なお、特許文献１では、ｐ型ボディ領域から埋込み絶縁層に至る範囲に対向するようにゲート電極を設けている。

特開２０１１−１８７８５３号公報

特許文献１の半導体装置は、埋込み絶縁層及びｎ型表面領域をｎ⁻型ドリフト領域の表層に設けることによって、半導体装置の高耐圧化と低オン抵抗化の両立を図っている。具体的には、ｎ型ドレイン領域とｐ型ボディ領域の間において、ｎ型ドレイン領域側に埋込み絶縁層を設けて耐圧を確保し、ｐ型ボディ領域側にｎ型表面領域を設けて低オン抵抗化を確保し、高耐圧化と低オン抵抗化の両立を図っている。しかしながら、ｎ型表面領域が設けられている部分では耐圧が低下し、埋込み絶縁層が設けられている部分ではオン抵抗が増大することは避けられない。そのため、特許文献１に開示されている技術では、高耐圧化と低オン抵抗化を両立させることに限界がある。本明細書は、横型の半導体装置において、高耐圧化と低オン抵抗化を両立させるため、従来にない新規な構造を提供することを目的とする。

本明細書に開示する半導体装置は、横型の半導体装置であり、半導体層と、絶縁層と、ポリシリコン層を備えている。半導体層には、ｎ型のドレイン領域と、ｎ型のドリフト領域と、ｐ型のボディ領域と、ｎ型のソース領域が設けられている。ドレイン領域は、半導体層の表層に設けられており、ドレイン電極に接続されている。ドリフト領域は、半導体層内においてドレイン領域に隣接して設けられており、ドレイン領域より不純物濃度（ｎ型不純物濃度）が低い。ボディ領域は、半導体層内においてドレイン領域とは反対側でドリフト領域に隣接して設けられている。ソース領域は、半導体層の表層に設けられており、ボディ領域によってドリフト領域から分離されているとともに、ソース電極に接続されている。絶縁層は、ドレイン領域からソース領域に至る範囲において半導体層の表面に設けられている。ポリシリコン層は、絶縁層を介してドレイン領域からソース領域に至る範囲に対向して設けられており、ゲート電極に接続されている。また、ポリシリコン層は、ドレイン電極に接続されているｐ型の第１領域と、第１領域に隣接して設けられているｎ型の第２領域と、第２領域に隣接して設けられており、ゲート電極に接続されているｐ型の第３領域を有している。

上記半導体装置は、ゲート電極に正電圧を印加する（半導体装置をオンする）と、第３領域から第２領域に正孔が注入され、ポリシリコン層に正孔が蓄積する。なお、上記半導体装置では、第１領域に接続しているドレイン電極にも正電圧が印加される。そのため、第３領域から第２領域に注入された正孔は、第１領域を通過してドレイン電極に移動することができない。その結果、ポリシリコン層の電位が上昇し、ボディ領域と絶縁層の界面に反転層が形成され、ドリフト領域と絶縁層の界面がアキミュレーション状態になる。ドリフト領域の表層に、低抵抗のアキミュレーション層が形成される。そのため、電子がソース領域からドレイン領域に移動する際、電子は、低抵抗のチャネル（アキミュレーション層）を移動することができ、オン抵抗が低減する。

一方、ゲート電極への正電圧の印加を停止する（半導体装置をオフする）と、ポリシリコン層に蓄積されていた正孔が第３領域からゲート電極に排出され、ポリシリコン層の電位が低下し、ボディ領域に形成されていた反転層が消失し、ドリフト領域に形成されていたアキミュレーション層も消失する。すなわち、上記半導体装置において、ポリシリコン層は、半導体装置のオンオフを制御するゲート構造として機能する。上記半導体装置は、ドリフト領域の表層にｎ型不純物を高濃度に含む領域を設けることなくオン抵抗を低減することができるので、ドリフト領域の不純物濃度を低く維持する（半導体装置の耐圧を高く維持する）ことができる。すなわち、上記半導体装置は、高耐圧化と低オン抵抗化の両立を実現することができる。

上記半導体装置では、第３領域が、第３領域よりもｐ型の不純物濃度が濃い第４領域を介してゲート電極に接続されていてよい。ゲート電極とポリシリコン層の電気的接続（コンタクト性）を向上させることができる。

上記半導体装置では、第２領域内の第１領域及び第３領域から離れた位置に、第２領域よりもｎ型の不純物濃度が濃い第５領域が設けられていてよい。ポリシリコン内に、ドレイン電極側からゲート電極側に向けて、ｐ／ｎ⁻／ｎ／ｎ⁻構造（第１領域／第２領域／第５領域／第２領域）が形成される。半導体装置をオンしたときに、第３領域から第２領域に注入された正孔がドレイン電極に移動することが確実に防止され、ポリシリコン内により確実に正孔に蓄積することができる。

上記半導体装置において、第５領域を備える半導体装置においては、ドリフト領域が、第３領域と第５領域の間の第２領域に対向していてよい。ｐ／ｎ⁻／ｎ構造（第３領域／第２領域／第５領域）において、正孔が蓄積されやすい部分（第２領域）にドリフト領域が対向する。ドリフト領域にアキミュレーション層が形成され易くなり、半導体装置のオン抵抗をさらに低減することができる。

上記半導体装置では、半導体層は、ＳＯＩ基板の活性層に形成されていてよい。すなわち、ポリシリコン層は、ＳＯＩ基板の内部に形成されず、ＳＯＩ基板の外部（活性層の表面）に設けられていてよい。半導体装置の製造（ＳＯＩ基板の加工）を容易にすることができる。

実施例の半導体装置の概略図を示す。

図１を参照し、半導体装置１００について説明する。半導体装置１００は、横型の半導体装置である。半導体装置１００は、半導体基板１２と埋込み絶縁層１４と半導体層（活性層）１６を含むＳＯＩ（Silicon on Insulator）基板１０を利用して製造されている。半導体基板１２の材料は単結晶シリコンであり、埋込み絶縁層１４の材料は酸化シリコンであり、半導体層１６の材料は単結晶シリコンである。半導体層１６の表面には、ドレイン電極６，ソース電極２，ゲート電極４，ポリシリコン層５０が設けられている。

半導体層１６は、ｎ型のドレイン領域２２と、ｎ型のバッファ領域２４と、ｎ型のドリフト領域２０と、ｐ型のボディ領域３０と、ｎ型のソース領域２８と、ｐ型のボディコンタクト領域２６を備えている。半導体装置１００では、ｎ型不純物としてリン（Ｐ）が用いられ、ｐ型不純物としてホウ素（Ｂ）が用いられている。

ドレイン領域２２は、半導体層１６の表層に設けられている。ドレイン領域２２は、ドレイン電極６に接続されており、不純物濃度が５×１０^１７ｃｍ^−３〜１×１０^２１ｃｍ^−３に調整されている。ドリフト領域２０は、ドレイン領域２２に隣接して設けられている。なお、半導体層１６の表層においては、ドリフト領域２０とドレイン領域２２の間にバッファ領域２４が介在している。ドリフト領域２０の不純物濃度は５×１０^１４ｃｍ^−３〜１×１０^１６ｃｍ^−３であり、ドレイン領域２２の不純物濃度より低い。バッファ領域２４の不純物濃度は５×１０^１６ｃｍ^−３〜５×１０^１７ｃｍ^−３に調整されており、ドレイン領域２２の不純物濃度より低く、ドリフト領域２０の不純物濃度より高い。なお、ドリフト領域２０は、半導体層（ＳＯＩ基板１０の活性層）１６内に、ドレイン領域２２，バッファ領域２４，ボディ領域３０，ソース領域２８及びボディコンタクト領域２６を形成した残部である。

ボディ領域３０は、半導体層１６の表層において、ドリフト領域２０に隣接して設けられている。ボディ領域３０は、ドリフト領域２０に対して、ドレイン領域２２の反対側に設けられている。すなわち、ドリフト領域２０は、ボディ領域３０とドレイン領域２２の間に設けられている。ボディ領域３０の不純物濃度は、５×１０^１６ｃｍ^−３〜５×１０^１７ｃｍ^−３に調整されている。

ソース領域２８は、半導体層１６の表層に設けられている。より具体的には、ソース領域２８は、ボディ領域３０に囲まれた状態で、ボディ領域３０の表層に設けられている。そのため、ソース領域２８は、ボディ領域３０によってドリフト領域２０から分離されている。ソース領域２８は、ソース電極２に接続されており、不純物濃度が１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３に調整されている。

ボディコンタクト領域２６は、ボディ領域３０の表層に設けられている。ボディコンタクト領域２６は、ソース電極２に接続されており、不純物濃度が１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３に調整されている。ボディコンタクト領域２６は、ボディ領域３０とソース電極２を低抵抗に接続するためにボディ領域３０内に局所的に設けられた不純物高濃度領域であり、ボディ領域３０の一部と捉えることもできる。ボディコンタクト領域２６は、ソース領域２８に対して、ドリフト領域２０の反対側に設けられている。換言すると、ボディコンタクト領域２６は、ボディ領域３０内において、ソース領域２８とドリフト領域２０の間に介在している部分とは異なる位置に設けられている。

ドレイン電極６，ソース電極２，ゲート電極４，ポリシリコン層５０は、半導体層１６の表面に設けられている。すなわち、ドレイン電極６，ソース電極２，ゲート電極４，ポリシリコン層５０は、半導体層１６の外部に設けられており、半導体層１６の内部に形成されていない。半導体装置１００の表面には、ドレイン電極６，ソース電極２，ゲート電極４が現れている。各電極２，４，６は、パッシベーション膜４２によって絶縁されている。ポリシリコン層５０は、絶縁膜４０を介して半導体層１６の表面に設けられており、ドレイン電極６及びゲート電極４に接続されている。ポリシリコン層５０の表面は、電極４，６との接続部分を除き、パッシベーション膜４２によって覆われている。なお、ポリシリコン層５０とソース電極２は、絶縁層４４によって絶縁されている。

ポリシリコン層５０は、絶縁膜４０を介して、ドレイン領域２２からソース領域２８に至る範囲の半導体層１６に対向している。具体的には、ポリシリコン層５０は、ドレイン領域２２の一部、バッファ領域２４、ドリフト領域２０、ドリフト領域２０とソース領域２８を分離している部分のボディ領域３０、ソース領域２８の一部に対向している。ポリシリコン層５０は、ドレイン領域２２側でドレイン電極６に接続されており、ソース領域２８側でゲート電極４に接続されている。

ポリシリコン層５０は、ドレイン電極６側からゲート電極４側に向けて、ｐ^＋型の第１領域５２、ｎ⁻型の第２領域５４、ｐ型の第３領域６０及びｐ^＋型の第４領域６２が設けられている。第１領域５２がドレイン電極６に接続されており、第４領域６２がゲート電極４に接続されている。また、第２領域５４よりｎ型不純物を高濃度に含む第５領域５６が、第２領域５４内に設けられている。第５領域５６は、第２領域５４を、第１領域５２側の第２領域５４ａと、第３領域６０側の第２領域５４ｂに分割している。すなわち、ポリシリコン層５０内には、ドレイン電極６側からゲート電極４側に向けて、ｐ^＋／ｎ⁻／ｎ／ｎ⁻／ｐ／ｐ^＋構造が形成されている。なお、第５領域５６は、第１領域５２及び第３領域６０に接しておらず（第１領域５２及び第３領域６０から離れた位置に設けられており）、第１領域５２と第３領域６０間において、第１領域５２に近い位置に設けられている。その結果、ｎ⁻型の第２領域５４（５４ｂ）が、ドリフト領域２０に対向している。なお、第２領域５４ｂと第５領域５６の界面は、絶縁膜４０を介してバッファ領域２４に対向している。また、第２領域５４ｂと第３領域６０の界面は、絶縁膜４０を介してドリフト領域２０とボディ領域３０の界面に対向している。

半導体装置１００では、第１領域５２の不純物濃度は５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３に調整されており、第２領域５４（５４ａ，５４ｂ）の不純物濃度は５×１０^１４ｃｍ^−３〜１×１０^１６ｃｍ^−３に調整されており、第３領域６０の不純物濃度は５×１０^１６ｃｍ^−３〜５×１０^１７ｃｍ^−３に調整されており、第４領域６２の不純物濃度は１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３に調整されており、第５領域５６の不純物濃度は５×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３に調整されている。なお、ｐ^＋型の第４領域６２は、ｐ型の第３領域６０とゲート電極４を低抵抗に接続するコンタクト領域である。よって、第３領域６０は、第４領域６２を介してゲート電極４に接続されていると捉えることができる。

半導体装置１００では、ドレイン電極６が電源の高電位側に接続され、ソース電極２が電源の低電位側（例えば、接地電位）及びＳＯＩ基板１０の半導体基板１２に接続される。また、ゲート電極４は、ゲート駆動回路（図示省略）に接続される。ゲート電極４にオン電圧（正電圧）が印加されると、第３領域６０（第４領域６２）から第２領域５４ｂに正孔が注入され、ポリシリコン層５０の電位が上昇する。なお、第２領域５４ｂよりもドレイン電極６側には、ドレイン電極６から第２領域５４ｂに向けてｐ^＋／ｎ⁻／ｎ構造が設けられている。そのため、第３領域６０（第４領域６２）から第２領域５４ｂに注入された正孔は、ドレイン電極６から排出されない。また、ドレイン電極６はドレイン領域２２に接続されているが、ドレイン領域２２と第１領域５２は同電位となるので、ドレイン領域２２と第１領域５２間に電流が流れることもない。その結果、第３領域６０から第２領域５４ｂに注入された正孔がポリシリコン層５０内に蓄積され、ポリシリコン層５０の電位が上昇する。

ポリシリコン層５０の電位が上昇すると、絶縁膜４０とボディ領域３０の界面に反転層（電子のチャネル）が形成され、ソース領域２８とドリフト領域２０が導通する。ソース領域２８からドレイン領域２２に電子が移動可能となり、ドレイン電極６からソース電極２に電流が流れる（半導体装置１００がオンする）。ポリシリコン層５０は、半導体装置１００のゲート部として機能する。また、ポリシリコン層５０の電位が上昇すると、絶縁膜４０とドリフト領域２０の界面がアキミュレーション状態となり、絶縁膜４０とドリフト領域２０の間に低抵抗のアキミュレーション層７０が形成される。そのため、半導体装置１００がオンしているときに、電子は、低抵抗のアキミュレーション層７０を移動することができる。その結果、半導体装置１００は、従来の半導体装置（アキミュレーション層が形成されない半導体装置）と比較して、オン抵抗を低減することができる。

ゲート電極４に対するオン電圧の印加を停止すると、ポリシリコン層５０から正孔が排出され、ポリシリコン層５０の電位が低下する。絶縁膜４０とボディ領域３０の界面に形成されていた反転層が消失し、ソース領域２８とドリフト領域２０が非導通となり、半導体装置１００がオフする。また、ポリシリコン層５０の電位が低下すると、アキミュレーション層７０も消失し、ボディ領域３６からドリフト領域２０に向けて電界が広がる。具体的には、半導体装置１００をオフしたときに、ｐ型のボディ領域３６からｎ⁻型のドリフト領域２０に電界が広がる。その結果、半導体装置１００は、従来の半導体装置（アキミュレーション層が形成されない半導体装置）と同等の耐圧を得ることができる。半導体装置１００は、従来の半導体装置と比較して、耐圧を低下させることなくオン抵抗を低減することができる。

なお、上記したように、ドレイン電極６は、ドレイン領域２２とポリシリコン層５０（第１領域５２）の双方に接続している。また、第２領域５４ｂと第３領域６０の界面は、絶縁膜４０を介してドリフト領域２０とボディ領域３０の界面に対向している。そのため、半導体装置１００がオフしているときに、第２領域５４ｂの電位とドリフト領域２０の電位をほぼ同電位とすることができる。その結果、半導体装置１００がオフしているときに、絶縁膜４０に加わる電圧負荷を抑制することができ、絶縁膜４０の劣化が抑制される。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：ソース電極
４：ゲート電極
６：ドレイン電極
１０：第１半導体領域
１６：半導体層
２０：ドリフト領域
２２：ドレイン領域
２８：ソース領域
３０：ボディ領域
４０：絶縁層
５０：ポリシリコン層
５２：第１領域
５４：第２領域
６０：第３領域
１００：半導体装置

Claims (5)

1. 横型の半導体装置であり、
   半導体層と、
   前記半導体層の表層に設けられており、ドレイン電極に接続されているｎ型のドレイン領域と、
   前記半導体層内において前記ドレイン領域に隣接して設けられており、前記ドレイン領域より不純物濃度が低いｎ型のドリフト領域と、
   前記半導体層内において前記ドレイン領域とは反対側で前記ドリフト領域に隣接して設けられているｐ型のボディ領域と、
   前記半導体層の表層に設けられており、前記ボディ領域によって前記ドリフト領域から分離されているとともに、ソース電極に接続されているｎ型のソース領域と、
   前記ドレイン領域から前記ソース領域に至る範囲において前記半導体層の表面に設けられている絶縁層と、
   前記絶縁層を介して前記ドレイン領域から前記ソース領域に至る範囲に対向して設けられており、ゲート電極に接続されているポリシリコン層と、を備えており、
   前記ポリシリコン層は、
   前記ドレイン電極に接続されているｐ型の第１領域と、
   前記第１領域に隣接して設けられているｎ型の第２領域と、
   前記第２領域に隣接して設けられており、前記ゲート電極に接続されているｐ型の第３領域と、を有している半導体装置。
2. 前記第３領域が、前記第３領域よりもｐ型の不純物濃度が濃い第４領域を介して前記ゲート電極に接続されている請求項１に記載の半導体装置。
3. 前記第２領域内の前記第１領域及び前記第３領域から離れた位置に、前記第２領域よりもｎ型の不純物濃度が濃い第５領域が設けられている請求項１または２に記載の半導体装置。
4. 前記ドリフト領域が、前記第３領域と前記第５領域の間の前記第２領域に対向している請求項３に記載の半導体装置。
5. 前記半導体層は、ＳＯＩ基板の活性層に形成されている請求項１から４のいずれか一項に記載の半導体装置。
   

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