JP2010258396A - Ｍｏｓ型半導体装置 - Google Patents
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Abstract
【目的】耐放射線特性の改善と高耐圧化が図れるＭＯＳ型半導体装置を提供する。
【解決手段】ＬＯＣＯＳ膜１８上に窒化膜１８を形成し、窒化膜１４上にＰＢＳＧ膜１０を形成する。窒化膜１４の屈折率を２．０〜２．１とし、膜厚を０．１μｍ〜０．５μｍとすることで半絶縁性薄膜にする。γ線でＬＯＣＯＳ膜１８内に発生した電子―正孔対のうち移動度が小さい正孔３１を窒化膜１４を通してソース電極１２に逃がし、ＬＯＣＯＳ膜１８にできる正の固定電荷３３の蓄積量を抑制する。このように３層構造とすることで耐放射線特性の改善と高耐圧化が図れる。
【選択図】 図１
【解決手段】ＬＯＣＯＳ膜１８上に窒化膜１８を形成し、窒化膜１４上にＰＢＳＧ膜１０を形成する。窒化膜１４の屈折率を２．０〜２．１とし、膜厚を０．１μｍ〜０．５μｍとすることで半絶縁性薄膜にする。γ線でＬＯＣＯＳ膜１８内に発生した電子―正孔対のうち移動度が小さい正孔３１を窒化膜１４を通してソース電極１２に逃がし、ＬＯＣＯＳ膜１８にできる正の固定電荷３３の蓄積量を抑制する。このように３層構造とすることで耐放射線特性の改善と高耐圧化が図れる。
【選択図】 図１
Description
この発明は、耐放射線特性の向上を図ったＭＯＳ型半導体装置に関する。
ＭＯＳ型半導体装置の素子分離は、厚い分離酸化膜を設けて行うのが一般的である。主電流が流れる素子の活性部の周辺部には、例えば、厚さ１μｍ程度のフィールド酸化膜と呼ばれる酸化膜が形成される。通常、このフィールド酸化膜および厚い分離酸化膜はＬＯＣＯＳ（選択酸化）膜で形成される。
このようなＭＯＳ型半導体装置にγ線などの電離性放射線を照射すると、ＬＯＣＯＳ膜中やゲート酸化膜中に電子−正孔対が発生する。ＭＯＳ型半導体装置に電圧が印加されると、発生した電子はプラス極（ドレイン電極側）に、正孔はマイナス極（ソース電極側）に向かって酸化膜中を移動することになる。
酸化膜中の電子は移動度が大きいため、速やかにドレイン側に移動して酸化膜から抜き取られる。一方、酸化膜中の正孔は移動度が小さいため、酸化膜中にある正孔トラップにトラップされ正の固定電荷となって蓄積する。あるいは、シリコン−酸化膜界面の結合を切って界面準位を発生させる。
このようなＭＯＳ型半導体装置にγ線などの電離性放射線を照射すると、ＬＯＣＯＳ膜中やゲート酸化膜中に電子−正孔対が発生する。ＭＯＳ型半導体装置に電圧が印加されると、発生した電子はプラス極（ドレイン電極側）に、正孔はマイナス極（ソース電極側）に向かって酸化膜中を移動することになる。
酸化膜中の電子は移動度が大きいため、速やかにドレイン側に移動して酸化膜から抜き取られる。一方、酸化膜中の正孔は移動度が小さいため、酸化膜中にある正孔トラップにトラップされ正の固定電荷となって蓄積する。あるいは、シリコン−酸化膜界面の結合を切って界面準位を発生させる。
正の固定電荷や界面準位が発生すると、シリコン界面での正味の不純物濃度が変化する。また、正の固定電荷や界面準位が極めて多くなるとシリコン界面に蓄積層や反転層が形成される。その結果として、耐圧の低下やリーク電流の増加などのＭＯＳ型半導体装置の特性に変化が生じる。
電子−正孔対の発生量は酸化膜の厚さに比例する。厚さ２５ｎｍ以下の薄いゲート酸化膜ではその発生量は小さいが、素子分離膜やフィールド酸化膜に用いられるＬＯＣＯＳ膜などの厚い酸化膜では、その膜の厚さは０．８μｍ以上にもなるため、正の固定電荷の蓄積量や界面準位の発生量が多くなり、その結果として特性劣化が著しくなる。
図１１は、ＭＯＳＦＥＴの要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＹ１−Ｙ１線で切断した要部断面図、同図（ｂ）は同図（ａ）のＹ２−Ｙ２線で切断した要部断面図である。
電子−正孔対の発生量は酸化膜の厚さに比例する。厚さ２５ｎｍ以下の薄いゲート酸化膜ではその発生量は小さいが、素子分離膜やフィールド酸化膜に用いられるＬＯＣＯＳ膜などの厚い酸化膜では、その膜の厚さは０．８μｍ以上にもなるため、正の固定電荷の蓄積量や界面準位の発生量が多くなり、その結果として特性劣化が著しくなる。
図１１は、ＭＯＳＦＥＴの要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＹ１−Ｙ１線で切断した要部断面図、同図（ｂ）は同図（ａ）のＹ２−Ｙ２線で切断した要部断面図である。
同図（ａ）では、このＭＯＳＦＥＴは半導体チップ１の隅に形成された場合を示しているが、集積回路を構成するＭＯＳＦＥＴの場合にはＭＯＳＦＥＴは内側に形成されることもあり、その場合には同図（ａ）で示すチップ端部２１は他の素子との境界となる。
同図（ａ）において、半導体チップ１の表面部分にはドレイン部２を、このドレイン部２と対向する部分にはソース部３を配置する。この平面図は説明のための便宜的な図であり、ドレイン部２とソース部３は島状とした。またドレイン部２に形成されるドレイン電極１３およびソース部２に形成されるソース電極１２も島状である。実際の素子では、ドレイン部２とソース部３の平面パターンはくしの歯状に互いに入り組んでいる場合が多く、島状のドレイン電極１３は実際は一つのドレイン電極で繋がっており、島状のソース電極１２も実際は一つのドレイン電極で繋がっている場合が多い。
同図（ａ）において、半導体チップ１の表面部分にはドレイン部２を、このドレイン部２と対向する部分にはソース部３を配置する。この平面図は説明のための便宜的な図であり、ドレイン部２とソース部３は島状とした。またドレイン部２に形成されるドレイン電極１３およびソース部２に形成されるソース電極１２も島状である。実際の素子では、ドレイン部２とソース部３の平面パターンはくしの歯状に互いに入り組んでいる場合が多く、島状のドレイン電極１３は実際は一つのドレイン電極で繋がっており、島状のソース電極１２も実際は一つのドレイン電極で繋がっている場合が多い。
同図（ｂ）および同図（ｃ）において、ＭＯＳＦＥＴは、ｐ型シリコン基板４に形成した低濃度ｐ型拡散層５（ｐ型ウェル領域）、低濃度ｎ型拡散層６（ｎ型オフセット領域）、高濃度ｎ型拡散層７、１７（７はｎ型ソース領域、１７はｎ型ドレイン領域）、高濃度ｐ型拡散層８（ｐ型コンタクト領域）、ＬＯＣＯＳ膜９、ＢＰＳＧ（ボロン・リンガラス）膜１０、ゲート電極１１、ソース電極１２およびドレイン電極１３から構成される活性部と、チップ外周部２２に形成されるＬＯＣＯＳ膜１８およびＢＰＳＧ膜１０の２層膜からなる分離構造部から成り立っている。
尚、ＬＯＣＯＳ膜９およびＬＯＣＯＳ膜１８は同時に形成され繋がっている。また、ソース部３は高濃度ｐ型拡散層８と高濃度ｎ型拡散層７で構成され、ドレイン部２は高濃度ｎ型拡散層１７で構成される。
尚、ＬＯＣＯＳ膜９およびＬＯＣＯＳ膜１８は同時に形成され繋がっている。また、ソース部３は高濃度ｐ型拡散層８と高濃度ｎ型拡散層７で構成され、ドレイン部２は高濃度ｎ型拡散層１７で構成される。
図１２は、図１１の構成においてγ線が照射されない場合の電界集中箇所を示す図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＹ１−Ｙ１で切断した断面図である。電位分布のシミュレーションの結果、チップコーナー部２３の表面のＡ点の箇所での電位は３０Ｖである。また、ブレイクダウンポイントは同図（ｂ）で示すようにドレイン部２とソース部３が対向しているＢ部分であり、低濃度ｎ型拡散層６のゲート電極１１下部で、その耐圧（ブレークダウン電圧）は１６３Ｖである。
図１３は、図１１の構成においてγ線照射により、５×１０11ｃｍ-2の正の固定電荷がＬＯＣＯＳ膜内で素子周辺部に生じた場合の電界集中箇所を示す図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＹ３−Ｙ３線で切断した断面図である。
素子全面にγ線を照射した場合に、ＬＯＣＯＳ膜１８内に発生した電子−正孔対のうち電子は移動度が大きいのでＬＯＣＯＳ膜１８外へ素早く逃げて行く。しかし、正孔は移動度が小さいためＬＯＣＯＳ膜１８内でトラップされ正の固定電荷３３となる。チップコーナー部２３では面積が広いため、電子−正孔対の発生総数が多く、そのために、チップコーナー部２３に正の固定電荷３３が多数存在することになる。図１２において正の固定電荷３３が素子周辺部（チップコーナー部２３）に生じるようにしたのはそれを模擬したためである。
図１３は、図１１の構成においてγ線照射により、５×１０11ｃｍ-2の正の固定電荷がＬＯＣＯＳ膜内で素子周辺部に生じた場合の電界集中箇所を示す図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＹ３−Ｙ３線で切断した断面図である。
素子全面にγ線を照射した場合に、ＬＯＣＯＳ膜１８内に発生した電子−正孔対のうち電子は移動度が大きいのでＬＯＣＯＳ膜１８外へ素早く逃げて行く。しかし、正孔は移動度が小さいためＬＯＣＯＳ膜１８内でトラップされ正の固定電荷３３となる。チップコーナー部２３では面積が広いため、電子−正孔対の発生総数が多く、そのために、チップコーナー部２３に正の固定電荷３３が多数存在することになる。図１２において正の固定電荷３３が素子周辺部（チップコーナー部２３）に生じるようにしたのはそれを模擬したためである。
勿論、ＬＯＣＯＳ膜９にも正の固定電荷３３は発生するがチップコーナー部２３に比べれば正の固定電荷３３の総数は極めて少ないので電位分布のシミュレーションではＬＯＣＯＳ膜９の正の固定電荷３３を省いて行なった。
電位分布のシミュレーションの結果、図１３に示すチップコーナー部２３の表面のＣ点（図１２のＡ点に相当する箇所）での電位は４７Ｖとなり、γ線を照射しない時より１７Ｖ上昇した。また、耐圧は４３Ｖ低下して１２０Ｖとなり、ブレイクダウンポイントは、ソース部３の外周表面部分Ｄ点に移動した。
これは、正の固定電荷３３の蓄積により、ソース部３の端部にブレイクダウンポイントが移動し耐圧が低下したものである。
この対策として、例えば特許文献１に開示されている。それによると、薄い酸化膜（数十ｎｍ程度の薄い酸化膜と推定される）とＢＰＳＧ膜の積層構造を用いている。ＢＰＳＧ膜は、膜中に多量の再結合中心や電子・正孔トラップを有しており、放射線で発生した電子−正孔対はこれらに捕らえられる。そのため、ＢＰＳＧ膜内にトラップに捕らえられた電子や正孔は互いに相殺して電気的に中性状態となりチャージ現象は発生しない。また、薄い酸化膜では正孔が電子より勝ってトラップされるが、厚みが薄いため全体からみれば極僅かであり無視できる。
電位分布のシミュレーションの結果、図１３に示すチップコーナー部２３の表面のＣ点（図１２のＡ点に相当する箇所）での電位は４７Ｖとなり、γ線を照射しない時より１７Ｖ上昇した。また、耐圧は４３Ｖ低下して１２０Ｖとなり、ブレイクダウンポイントは、ソース部３の外周表面部分Ｄ点に移動した。
これは、正の固定電荷３３の蓄積により、ソース部３の端部にブレイクダウンポイントが移動し耐圧が低下したものである。
この対策として、例えば特許文献１に開示されている。それによると、薄い酸化膜（数十ｎｍ程度の薄い酸化膜と推定される）とＢＰＳＧ膜の積層構造を用いている。ＢＰＳＧ膜は、膜中に多量の再結合中心や電子・正孔トラップを有しており、放射線で発生した電子−正孔対はこれらに捕らえられる。そのため、ＢＰＳＧ膜内にトラップに捕らえられた電子や正孔は互いに相殺して電気的に中性状態となりチャージ現象は発生しない。また、薄い酸化膜では正孔が電子より勝ってトラップされるが、厚みが薄いため全体からみれば極僅かであり無視できる。
また、従来の別の構成のＭＯＳＦＥＴについて説明する。
図１４は、集積回路を構成するｎ型ＭＯＳＦＥＴの要部平面図である。ＬＯＣＯＳ膜５９で囲まれた活性領域５１内にソース領域５２とドレイン領域５３を、活性領域５１を跨ぐ形でゲート電極５４を配置する。
図１５は、図１４のＡ−Ａ線で切断した要部断面図、図１６は、図１４のＢ−Ｂ線で切断した要部断面図である。
このＭＯＳＦＥＴは、ｐ型シリコン基板５５に形成したｐ型拡散層５６、高濃度ｎ型拡散層であるソース領域５２、高濃度ｎ型拡散層であるドレイン領域５３、ｐ型拡散層５６の表面層に選択的に形成されｐ型拡散層５６より不純物濃度が高くソース領域５２やドレイン領域５３より低い中濃度ｐ型拡散層５８、ＬＯＣＯＳ膜５９、ソース領域５２とドレイン領域５３に挟まれたｐ拡散領域５６上に形成されたゲート絶縁膜６０、ゲート絶縁膜６０上に形成されたゲート電極５４、表面を被覆する保護膜６１から成り立っている。
図１４は、集積回路を構成するｎ型ＭＯＳＦＥＴの要部平面図である。ＬＯＣＯＳ膜５９で囲まれた活性領域５１内にソース領域５２とドレイン領域５３を、活性領域５１を跨ぐ形でゲート電極５４を配置する。
図１５は、図１４のＡ−Ａ線で切断した要部断面図、図１６は、図１４のＢ−Ｂ線で切断した要部断面図である。
このＭＯＳＦＥＴは、ｐ型シリコン基板５５に形成したｐ型拡散層５６、高濃度ｎ型拡散層であるソース領域５２、高濃度ｎ型拡散層であるドレイン領域５３、ｐ型拡散層５６の表面層に選択的に形成されｐ型拡散層５６より不純物濃度が高くソース領域５２やドレイン領域５３より低い中濃度ｐ型拡散層５８、ＬＯＣＯＳ膜５９、ソース領域５２とドレイン領域５３に挟まれたｐ拡散領域５６上に形成されたゲート絶縁膜６０、ゲート絶縁膜６０上に形成されたゲート電極５４、表面を被覆する保護膜６１から成り立っている。
ｎ型絶縁ゲート半導体素子では、ゲート極性を正とした時にオン状態となるため、酸化膜中に発生した正孔は、シリコンとの界面に移動し、Ｓｉ−Ｈの結合を切り、Ｈを分離する。その結果として０から２価までとれる空孔準位が発生する。ゲートを正バイアスにした状態で放射線を照射すると、ＬＯＣＯＳのバーズピーク近辺で電界強度が増大し表面が反転する。
また、放射線照射による電荷発生量は酸化膜の厚さに比例する。ゲート端部で保護膜として、例えば、ＨＴＯ、ＢＰＳＧおよびＴＥＯＳ（テトラエトキシシラン）等、合計厚さ２μｍの酸化膜を堆積するため、ゲート端からの電界により、前記酸化膜に発生した電荷の影響が無視できなくなる。
対策としては、ｎ型半導体素子の場合には、ＬＯＣＯＳ膜５９下のｐ型不純物濃度を高める方法が有効であり、トータルドーズ量として１ｋＧｙ程度まではリーク電流の増加が抑えられる。ただし、耐圧の低下が避けられない。耐圧はｐ型不純物の表面濃度が約５×１０16ｃｍ-3の時、１２．０Ｖ、約１×１０17ｃｍ-3の時９．６Ｖであった。
また、放射線照射による電荷発生量は酸化膜の厚さに比例する。ゲート端部で保護膜として、例えば、ＨＴＯ、ＢＰＳＧおよびＴＥＯＳ（テトラエトキシシラン）等、合計厚さ２μｍの酸化膜を堆積するため、ゲート端からの電界により、前記酸化膜に発生した電荷の影響が無視できなくなる。
対策としては、ｎ型半導体素子の場合には、ＬＯＣＯＳ膜５９下のｐ型不純物濃度を高める方法が有効であり、トータルドーズ量として１ｋＧｙ程度まではリーク電流の増加が抑えられる。ただし、耐圧の低下が避けられない。耐圧はｐ型不純物の表面濃度が約５×１０16ｃｍ-3の時、１２．０Ｖ、約１×１０17ｃｍ-3の時９．６Ｖであった。
図１７は、コバルト６０をγ線源とする放射線の照射前後のＮＭＯＳＦＥＴのしきい値特性を示す図である。ＮＭＯＳＦＥＴのチャネル幅およびチャネル長はそれぞれ２５μｍ、トータルドーズ量は１ｋＧｙである。Ａは照射前、Ｂは照射後の特性を示す。また、図の縦軸のＥはべき数を表し、例えば、Ｅ−１０とは１０-10を表す。
ガンマ線照射前のしきい値電圧は０．６６Ｖ、ドレイン耐圧は１２．０Ｖ、リーク電流は１．０ｐＡであった。ガンマ線照射後のしきい値電圧は０．６０Ｖ、リーク電流は２００ｎＡ、ドレイン耐圧は１２．０Ｖであった。しきい値電圧は６０ｍＶ低下し、リーク電流は５桁程度増加した。耐圧は変化しなかった。
耐放射線性向上対策が特許文献１に開示されている。薄い酸化膜とＢＰＳＧ膜の積層構造を用いている。ＢＰＳＧ膜は、膜中に多量の再結合中心や電子、正孔トラップを有しており、発生した電子−正孔対はこれらに捕らえられるため、電荷が蓄積しにくい。したがって特性変動も生じにくいため高い耐放射線性を示す。また、シリコン界面には厚さ３０ｎｍ程度の熱酸化膜を形成しているためリーク電流の増加も防止できる効果がある。
ガンマ線照射前のしきい値電圧は０．６６Ｖ、ドレイン耐圧は１２．０Ｖ、リーク電流は１．０ｐＡであった。ガンマ線照射後のしきい値電圧は０．６０Ｖ、リーク電流は２００ｎＡ、ドレイン耐圧は１２．０Ｖであった。しきい値電圧は６０ｍＶ低下し、リーク電流は５桁程度増加した。耐圧は変化しなかった。
耐放射線性向上対策が特許文献１に開示されている。薄い酸化膜とＢＰＳＧ膜の積層構造を用いている。ＢＰＳＧ膜は、膜中に多量の再結合中心や電子、正孔トラップを有しており、発生した電子−正孔対はこれらに捕らえられるため、電荷が蓄積しにくい。したがって特性変動も生じにくいため高い耐放射線性を示す。また、シリコン界面には厚さ３０ｎｍ程度の熱酸化膜を形成しているためリーク電流の増加も防止できる効果がある。
また、特許文献２では、ＳｉＯ2膜中では、放射線による電離効果により生じた正孔が捕獲され、一方、シリコン窒化膜とＳｉＯ2膜の界面では電子捕獲が支配的になることから、活性領域表面上のＳｉＯ2膜を取り除き、この活性領域表面上に新たに１０００℃以下の温度で１００ｎｍ以下（例えば、５０ｎｍ）のＳｉＯ2膜を、さらに約８００℃の温度でシリコン窒化膜（例えば、膜厚１００ｎｍ）を形成することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献３では、フィールド酸化膜上に窒化シリコン膜を形成し、さらにその上に酸化シリコン膜を形成することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献４では、熱酸化膜上にシリコン酸化膜もしくはリンガラスとシリコン窒化膜を交互に形成することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献３では、フィールド酸化膜上に窒化シリコン膜を形成し、さらにその上に酸化シリコン膜を形成することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献４では、熱酸化膜上にシリコン酸化膜もしくはリンガラスとシリコン窒化膜を交互に形成することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献５では、トランジスタの絶縁層に導電材料（アルミニウムなどの良導体）を混入することで、放射線により絶縁層内に発生した電子と正孔を積極的にトラップし中和することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献６では、フィールド酸化膜内にアモルファスシリコン層を形成することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献７では、パッシベーション膜である層間絶縁膜とモールド樹脂である封止用樹脂層の間にカーボン不連続薄膜を挿入することで、封止用樹脂層と層間絶縁膜の界面に蓄積する可動イオンをカーボンや金属の不連続薄膜を介して中性化し、この可動イオンによるＭＯＳＦＥＴの耐圧変動を防止することが記載されている。
また、特許文献８では、積層構造の保護絶縁膜として、引張り応力を有する熱ＣＶＤ法による保護窒化膜の上に圧縮応力を有するプラズマＣＶＤ法による保護酸化膜或いは保護窒化膜を形成することで、水分の浸入により形成される電子や正孔のトラップ準位を減少させ、水分自体の進入も阻止できることが記載されている。
また、特許文献６では、フィールド酸化膜内にアモルファスシリコン層を形成することで、耐放射線特性に優れた半導体装置を形成できることが記載されている。
また、特許文献７では、パッシベーション膜である層間絶縁膜とモールド樹脂である封止用樹脂層の間にカーボン不連続薄膜を挿入することで、封止用樹脂層と層間絶縁膜の界面に蓄積する可動イオンをカーボンや金属の不連続薄膜を介して中性化し、この可動イオンによるＭＯＳＦＥＴの耐圧変動を防止することが記載されている。
また、特許文献８では、積層構造の保護絶縁膜として、引張り応力を有する熱ＣＶＤ法による保護窒化膜の上に圧縮応力を有するプラズマＣＶＤ法による保護酸化膜或いは保護窒化膜を形成することで、水分の浸入により形成される電子や正孔のトラップ準位を減少させ、水分自体の進入も阻止できることが記載されている。
特許文献１で説明したように、薄い酸化膜上にＢＰＳＧ膜を形成することにより、前記のように耐放射線特性は改善される。しかしながら、薄い酸化膜とＢＰＳＧ膜の組み合わせでは高耐圧のＭＯＳ型半導体装置を製作することは困難である。
また、放射線量が増大した場合には、放射線で発生した電荷がトラップされずに表面を反転させて、リーク経路が形成されるため、高耐圧のＭＯＳ型半導体装置を製作することは困難である。
また、特許文献２〜６，８では、絶縁膜上に、屈折率を規定した半絶縁性窒化膜やｎｍオーダー以下の膜厚のカーボン薄膜でできた半絶縁性薄膜などを形成し、この半絶縁性薄膜をソース電極に接続することで、耐放射線特性に優れた半導体装置を形成することについては記載されていない。
また、放射線量が増大した場合には、放射線で発生した電荷がトラップされずに表面を反転させて、リーク経路が形成されるため、高耐圧のＭＯＳ型半導体装置を製作することは困難である。
また、特許文献２〜６，８では、絶縁膜上に、屈折率を規定した半絶縁性窒化膜やｎｍオーダー以下の膜厚のカーボン薄膜でできた半絶縁性薄膜などを形成し、この半絶縁性薄膜をソース電極に接続することで、耐放射線特性に優れた半導体装置を形成することについては記載されていない。
また、特許文献７では、モールド樹脂に含まれる＋イオンや−イオンを防止することを目的に不連続膜を設けたが、半導体基板表面上に形成された絶縁膜において放射線照射により発生した正孔を除去することに関しては記載されていない。
この発明の目的は、前記の課題を解決して、耐放射線特性の改善と高耐圧化が図れるＭＯＳ型半導体装置を提供することにある。
この発明の目的は、前記の課題を解決して、耐放射線特性の改善と高耐圧化が図れるＭＯＳ型半導体装置を提供することにある。
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、ＭＯＳ型半導体装置において、半導体基板上に配置された絶縁膜と、該絶縁膜上に配置された該絶縁膜より抵抗率の低い薄膜とを有し、該薄膜がソース電極または該ソース電極とドレイン電極の両電極に電気的に接続する構成とする。この構成とすることで、放射線によって絶縁膜に発生した電荷を薄膜とソース電極を通して外部へ速やかに逃がすことができる。
特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記絶縁膜が、ＬＯＣＯＳ膜または熱酸化膜であるとよい。集積回路が形成された場合の絶縁膜としてはＬＯＣＯＳ膜が多用される。一方、微細加工を必要としない単独デバイスの場合の絶縁膜としては熱酸化膜を用いることが多い。
特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記薄膜が、前記半導体基板上に配置され前記ＭＯＳ半導体装置を構成するソース部およびドレイン部を取り囲むように配置されるとよい。こうすることで、ソース部、ドレイン部を薄膜で取り囲むことで絶縁膜に発生した電荷を効果的に除去したり固定したりすることができる。
特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記絶縁膜が、ＬＯＣＯＳ膜または熱酸化膜であるとよい。集積回路が形成された場合の絶縁膜としてはＬＯＣＯＳ膜が多用される。一方、微細加工を必要としない単独デバイスの場合の絶縁膜としては熱酸化膜を用いることが多い。
特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記薄膜が、前記半導体基板上に配置され前記ＭＯＳ半導体装置を構成するソース部およびドレイン部を取り囲むように配置されるとよい。こうすることで、ソース部、ドレイン部を薄膜で取り囲むことで絶縁膜に発生した電荷を効果的に除去したり固定したりすることができる。
特許請求の範囲の請求項４記載の発明によれば、請求項１に記載の発明において、前記薄膜は、前記ソース電極と前記ドレイン電極の間に素子の定格電圧を印加した時１ｐＡ〜１ｎＡの電流が流れる抵抗率であるとよい。
特許請求の範囲の請求項５記載の発明によれば、請求項４記載の発明において、前記薄膜が、半絶縁性薄膜であるとよい。このような屈折率とすることで適正な抵抗率が得られる。
特許請求の範囲の請求項６記載の発明によれば、請求項５記載の発明において、前記半絶縁性薄膜が、屈折率が２．０〜２．１の窒化膜または負の固定電荷を発生させる膜のいずれかであるとよい。
特許請求の範囲の請求項７記載の発明によれば、請求項４記載の発明において、前記薄膜が、導電性薄膜であるとよい。
特許請求の範囲の請求項５記載の発明によれば、請求項４記載の発明において、前記薄膜が、半絶縁性薄膜であるとよい。このような屈折率とすることで適正な抵抗率が得られる。
特許請求の範囲の請求項６記載の発明によれば、請求項５記載の発明において、前記半絶縁性薄膜が、屈折率が２．０〜２．１の窒化膜または負の固定電荷を発生させる膜のいずれかであるとよい。
特許請求の範囲の請求項７記載の発明によれば、請求項４記載の発明において、前記薄膜が、導電性薄膜であるとよい。
特許請求の範囲の請求項８記載の発明によれば、請求項７記載の発明において、前記導電性薄膜が、平均膜厚が０．１ｎｍ〜０．５ｎｍのカーボン薄膜または高融点金属薄膜であるとよい。このように極めて薄い膜とすることで高い抵抗値が得られる。
特許請求の範囲の請求項９記載の発明によれば、請求項８記載の発明において、前記高融点金属薄膜が、タングステン薄膜、チタン薄膜またはクロム薄膜のいずれかであるとよい。
特許請求の範囲の請求項１０記載の発明によれば、請求項１〜９のいずれか一項に記載の発明において、前記絶縁膜上に前記薄膜を介して該薄膜より抵抗率が高い第２絶縁膜を形成するとよい。
特許請求の範囲の請求項９記載の発明によれば、請求項８記載の発明において、前記高融点金属薄膜が、タングステン薄膜、チタン薄膜またはクロム薄膜のいずれかであるとよい。
特許請求の範囲の請求項１０記載の発明によれば、請求項１〜９のいずれか一項に記載の発明において、前記絶縁膜上に前記薄膜を介して該薄膜より抵抗率が高い第２絶縁膜を形成するとよい。
この発明によれば、ＭＯＳＦＥＴの分離構造部を３層構造として形成し、１層目であるＬＯＣＯＳ膜や熱酸化膜をシリコン界面に、電荷の移動し易い膜（半絶縁性薄膜や導電性薄膜など）を２層目に、そして絶縁膜（ＢＰＳＧ膜やＨＴＯ膜とＢＰＳＧ膜の積層膜など）を３層目に設けて、２層目をソース電極と接続することで、放射線照射によるシリコン界面部への正の固定電荷の蓄積量を抑えて、耐放射線性を向上したＭＯＳ型半導体装置を実現するものである。
実施の形態を以下の実施例で説明する。以下の説明で従来の構造と同一部位には同一の符号を付した。
図１は、この発明の第１実施例のＭＯＳ型半導体装置の要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＹ１−Ｙ１線で切断した要部断面図である。このＭＯＳ型半導体装置はＭＯＳＦＥＴを例に挙げた。従来構造とは、ＬＯＣＯＳ膜１８上に半絶縁性薄膜である窒化膜１４を形成し、この窒化膜１４とソース電極とを電気的に接続している点が異なる。
ｐ型シリコン基板４の表面層に低濃度ｐ型拡散層５（ｐ型ウェル領域）とこの低濃度ｐ型拡散層５と離して低濃度ｎ型拡散層６（ｎ型オフセット領域）を形成する。低濃度ｐ型拡散層５の表面層に高濃度ｎ型拡散層７（ｎ型ソース領域）と高濃度ｐ型拡散層８（ｐ型コンタクト領域）を形成し、低濃度ｎ拡散層６の表面層に高濃度ｎ拡散層１７（ｎ型ドレイン領域）を形成する。
ｐ型シリコン基板４の表面層に低濃度ｐ型拡散層５（ｐ型ウェル領域）とこの低濃度ｐ型拡散層５と離して低濃度ｎ型拡散層６（ｎ型オフセット領域）を形成する。低濃度ｐ型拡散層５の表面層に高濃度ｎ型拡散層７（ｎ型ソース領域）と高濃度ｐ型拡散層８（ｐ型コンタクト領域）を形成し、低濃度ｎ拡散層６の表面層に高濃度ｎ拡散層１７（ｎ型ドレイン領域）を形成する。
高濃度ｐ型拡散層８（ｐ型コンタクト領域）と接してｐ型シリコン基板４の表面に厚さが０．６μｍ程度のＬＯＣＯＳ膜１８を形成し、高濃度ｎ型拡散層１７（ｎ型ドレイン領域）と接してｐ型シリコン基板の表面にＬＯＣＯＳ膜９を形成する。前記のＬＯＣＯＳ膜１８の膜厚は信頼性の観点から０．２μｍ〜０．６μｍの範囲が好ましい。
高濃度ｎ型拡散層７と低濃度ｎ型拡散層６に挟まれた低濃度ｐ型拡散層５上とｐ型シリコン基板上のゲート絶縁膜１９（例えば、ゲート酸化膜）を介してＬＯＣＯＳ膜１８上に延在させてゲート電極１１を形成する。
ＬＯＣＯＳ膜１８の表面に高濃度ｐ型拡散層８に接するように窒化膜１４を形成する。この窒化膜１４上とゲート電極１１上とＬＯＣＯＳ膜９上に厚さが０．６μｍ程度のＢＰＳＧ膜１０を形成し、このＢＰＳＧ膜１０にコンタクトホール２０を形成する。前記のＢＰＳＧ膜１０の膜厚は信頼性の観点から０．４μｍ〜１μｍの範囲が好ましい。
高濃度ｎ型拡散層７と低濃度ｎ型拡散層６に挟まれた低濃度ｐ型拡散層５上とｐ型シリコン基板上のゲート絶縁膜１９（例えば、ゲート酸化膜）を介してＬＯＣＯＳ膜１８上に延在させてゲート電極１１を形成する。
ＬＯＣＯＳ膜１８の表面に高濃度ｐ型拡散層８に接するように窒化膜１４を形成する。この窒化膜１４上とゲート電極１１上とＬＯＣＯＳ膜９上に厚さが０．６μｍ程度のＢＰＳＧ膜１０を形成し、このＢＰＳＧ膜１０にコンタクトホール２０を形成する。前記のＢＰＳＧ膜１０の膜厚は信頼性の観点から０．４μｍ〜１μｍの範囲が好ましい。
このコンタクトホール２０を介してＢＰＳＧ膜１０上に高濃度ｎ型拡散層７と高濃度ｐ型拡散層８に電気的に接続するソース電極１２を形成し、高濃度ｎ型拡散層１７にコンタクトホール２０を介して電気的に接続するドレイン電極を形成する。
尚、前記の高濃度ｎ型拡散層７はｎ型ソース領域であり、高濃度ｎ型拡散層１７はｎ型ドレイン領域であり、高濃度ｐ型拡散層８はｐ型コンタクト領域である。また、低濃度ｐ型拡散層５はｐ型ウェル領域であり、低濃度ｎ型拡散層６はｎ型オフセット領域である。
窒化膜１４の膜厚と屈折率を所定の値にすることで半絶縁性薄膜にできる。γ線照射中にＬＯＣＯＳ膜１８に発生した正孔３１を、窒化膜１４から高濃度ｐ型拡散層８を通りソース電極１２に達する経路２５で引き抜くことができる。その結果、ＬＯＣＯＳ膜１８内に正の固定電荷３３が蓄積するのを大幅に減少させることができる。また、図示しないがＢＰＳＧ膜１０に図示しないコンタクトホールを形成してソース電極１２に窒化膜１４を電気的に直接接続させるとさらに効果的である。
尚、前記の高濃度ｎ型拡散層７はｎ型ソース領域であり、高濃度ｎ型拡散層１７はｎ型ドレイン領域であり、高濃度ｐ型拡散層８はｐ型コンタクト領域である。また、低濃度ｐ型拡散層５はｐ型ウェル領域であり、低濃度ｎ型拡散層６はｎ型オフセット領域である。
窒化膜１４の膜厚と屈折率を所定の値にすることで半絶縁性薄膜にできる。γ線照射中にＬＯＣＯＳ膜１８に発生した正孔３１を、窒化膜１４から高濃度ｐ型拡散層８を通りソース電極１２に達する経路２５で引き抜くことができる。その結果、ＬＯＣＯＳ膜１８内に正の固定電荷３３が蓄積するのを大幅に減少させることができる。また、図示しないがＢＰＳＧ膜１０に図示しないコンタクトホールを形成してソース電極１２に窒化膜１４を電気的に直接接続させるとさらに効果的である。
この実施例では、ＬＯＣＯＳ膜１８とＢＰＳＧ膜１０の間に厚さ０．１μｍ、屈折率２．０の窒化膜１４を形成した。その結果、放射線を照射しない場合に比べて耐圧低下は１３Ｖとなり、従来例より低下の程度は低減した。また、リーク電流は従来と同じレベルであった。
尚、この実施例では、屈折率２．０の窒化膜１４を用いたが、屈折率の範囲は２．０以上で２．１以下であれば良い。この窒化膜１４の屈折率はシリコンの組成比率が増大すると（シリコンリッチになると）大きくなり、窒化膜１４の抵抗率は低下する。
この屈折率が２．０未満になるとシリコンの組成比率が小さくなるため、抵抗率が高くなり、正孔３１の引き抜きが悪くなりＢＰＳＧ膜１８内に正の固定電荷３３が蓄積する。また、界面準位も増える。そのため、耐圧低下と漏れ電流の増大を招く。
尚、この実施例では、屈折率２．０の窒化膜１４を用いたが、屈折率の範囲は２．０以上で２．１以下であれば良い。この窒化膜１４の屈折率はシリコンの組成比率が増大すると（シリコンリッチになると）大きくなり、窒化膜１４の抵抗率は低下する。
この屈折率が２．０未満になるとシリコンの組成比率が小さくなるため、抵抗率が高くなり、正孔３１の引き抜きが悪くなりＢＰＳＧ膜１８内に正の固定電荷３３が蓄積する。また、界面準位も増える。そのため、耐圧低下と漏れ電流の増大を招く。
一方、屈折率が２．１超になるシリコンの組成比率が大きくなり過ぎ、抵抗率が小さくなり過ぎて素子の耐圧低下と漏れ電流の増大を招く。
前記の条件の窒化膜１４を選定することで、素子に定格電圧を印加した時に半絶縁性薄膜である窒化膜１４に流れる電流は１ｐＡ〜１ｎＡ程度になる。つまり、定格電圧印加時に窒化膜１４に流れる電流を１ｐＡ〜１ｎＡになるように窒化膜１４の抵抗率を設定すればＬＯＣＯＳ膜１８内での正の固定電荷３３の蓄積を大幅に減少させることができる。さらに好ましくは、窒化膜１４に流れる電流を１ｐＡ〜１００ｐＡとするとよい。
前記の条件の窒化膜１４を選定することで、素子に定格電圧を印加した時に半絶縁性薄膜である窒化膜１４に流れる電流は１ｐＡ〜１ｎＡ程度になる。つまり、定格電圧印加時に窒化膜１４に流れる電流を１ｐＡ〜１ｎＡになるように窒化膜１４の抵抗率を設定すればＬＯＣＯＳ膜１８内での正の固定電荷３３の蓄積を大幅に減少させることができる。さらに好ましくは、窒化膜１４に流れる電流を１ｐＡ〜１００ｐＡとするとよい。
図２は、この発明の第２実施例のＭＯＳ型半導体装置の要部断面図である。このＭＯＳ型半導体装置はＭＯＳＦＥＴを例に上げた。図１との違いは、窒化膜１４の代わりにカーボン薄膜１５を用いた点が異なる。
ＬＯＣＯＳ膜１８とＢＰＳＧ１０の間に平均膜厚が０．１ｎｍの導電性薄膜であるカーボン薄膜１５を形成した。本実施例での耐圧低下は１５Ｖとなり、従来例より改善されている。また、リーク電流は従来と同じレベルであった。
本実施例では、カーボンの薄膜１５を平均膜厚が０．５ｎｍとなるようにスパッタ法を用いて形成した。このカーボンの他に、例えば、タングステン、チタンあるクロムなどの高融点金属を用いても良い。
これらはＬＯＣＯＳ膜１８との濡れ性が一般的に悪いため、膜形状とはならず、孤立的な粒子形状となるため、高い抵抗率を実現することが出来る。正孔３１はカーボン粒子が繋がった箇所（図示せず）を通って引き抜かれる。前記の平均膜厚とは、孤立した粒子全体が表面全域に均一に広がったと仮定したときの高さ（膜厚）をいう。
ＬＯＣＯＳ膜１８とＢＰＳＧ１０の間に平均膜厚が０．１ｎｍの導電性薄膜であるカーボン薄膜１５を形成した。本実施例での耐圧低下は１５Ｖとなり、従来例より改善されている。また、リーク電流は従来と同じレベルであった。
本実施例では、カーボンの薄膜１５を平均膜厚が０．５ｎｍとなるようにスパッタ法を用いて形成した。このカーボンの他に、例えば、タングステン、チタンあるクロムなどの高融点金属を用いても良い。
これらはＬＯＣＯＳ膜１８との濡れ性が一般的に悪いため、膜形状とはならず、孤立的な粒子形状となるため、高い抵抗率を実現することが出来る。正孔３１はカーボン粒子が繋がった箇所（図示せず）を通って引き抜かれる。前記の平均膜厚とは、孤立した粒子全体が表面全域に均一に広がったと仮定したときの高さ（膜厚）をいう。
また、カーボン薄膜１５の平均膜厚としては０．１ｎｍ以上で０．５ｎｍ以下の厚さとする。この平均膜厚とすることで耐圧低下の防止と、リーク電流増加の防止を両立することが出来る。
また、平均膜厚が０．１ｎｍ未満になると抵抗率が高過ぎて、ＬＯＣＯＳ膜１８からの正孔３１の引き抜きが悪く、ＬＯＣＯＳ膜１８内に固定電荷量が蓄積する。一方、平均膜厚が０．５ｎｍ超になると抵抗率が小さくなり過ぎて素子の漏れ電流が増大する。
薄膜の形成方法としては、スパッタ法を用いているが、これはイオン注入法を用いても良い。カーボンのドーズ量は、５×１０11ａｔｏｍ／ｃｍ2〜１×１０13ａｔｏｍ／ｃｍ2とすれば良い。この条件のカーボン薄膜１５とすることで、定格電圧印加時にカーボン薄膜１５を流れる電流は１ｐＡ〜１ｎＡ程度になる。
また、平均膜厚が０．１ｎｍ未満になると抵抗率が高過ぎて、ＬＯＣＯＳ膜１８からの正孔３１の引き抜きが悪く、ＬＯＣＯＳ膜１８内に固定電荷量が蓄積する。一方、平均膜厚が０．５ｎｍ超になると抵抗率が小さくなり過ぎて素子の漏れ電流が増大する。
薄膜の形成方法としては、スパッタ法を用いているが、これはイオン注入法を用いても良い。カーボンのドーズ量は、５×１０11ａｔｏｍ／ｃｍ2〜１×１０13ａｔｏｍ／ｃｍ2とすれば良い。この条件のカーボン薄膜１５とすることで、定格電圧印加時にカーボン薄膜１５を流れる電流は１ｐＡ〜１ｎＡ程度になる。
つまり、定格電圧印加時にカーボン薄膜１５に流れる電流を１ｐＡ〜１ｎＡになるようにカーボン薄膜１５の抵抗率を設定すればＬＯＣＯＳ膜１８内での正の固定電荷３３の蓄積を大幅に減少させることができる。更に好ましくは、カーボン薄膜１５に流れる電流を１ｐＡ〜１００ｐＡとするとよい。
図３は、この発明の第３実施例のＭＯＳ型半導体装置の要部断面図である。このＭＯＳ型半導体装置はＭＯＳＦＥＴを例に上げた。図１（ｂ）との違いは、窒化膜１４の代わりに負の固定電界を発生する絶縁性薄膜である例えばＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜１６を中間層を用いた点が異なる。これはＨＴＯ膜１６内に負の固定電荷３２を存在させることにより負の固定電界が発生する。
本実施例では、ＬＯＣＯＳ膜１８とＢＰＳＧ１０の間に厚さ０．２μｍ程度の絶縁性薄膜であるＨＴＯ膜１６を形成した。ＨＴＯ膜１６は、成膜後に負に帯電しやすいため、膜内に負の固定電荷３２を存在させることができる。その結果、ＬＯＣＯＳ膜１８／ＨＴＯ膜１６／ＢＰＳＧ膜１０からなるシリコン界面の固定電荷を負にオフセットする事ができ、ＬＯＣＯＳ膜１８の正の固定電荷３３を相殺して、結果として正の固定電荷３３の影響を低減することが出来る。
本実施例では、ＬＯＣＯＳ膜１８とＢＰＳＧ１０の間に厚さ０．２μｍ程度の絶縁性薄膜であるＨＴＯ膜１６を形成した。ＨＴＯ膜１６は、成膜後に負に帯電しやすいため、膜内に負の固定電荷３２を存在させることができる。その結果、ＬＯＣＯＳ膜１８／ＨＴＯ膜１６／ＢＰＳＧ膜１０からなるシリコン界面の固定電荷を負にオフセットする事ができ、ＬＯＣＯＳ膜１８の正の固定電荷３３を相殺して、結果として正の固定電荷３３の影響を低減することが出来る。
本実施例での耐圧低下は２０Ｖであり従来例より低下率は改善された。絶縁性薄膜であるＨＴＯ膜１６の膜厚は０．１μｍ〜０．５μｍがよい。０．１μｍ未満の膜厚はＣＶＤではＨＴＯ膜１６の形成が困難である。一方、０．５μｍ超の膜厚では膜に割れが入りＨＴＯ膜１６の形成が困難である。
また、リーク電流は従来と同じレベルであった。また、この条件のＨＴＯ膜１６を選定することで、定格電圧印加時にＨＴＯ膜１６に流れる電流は１ｐＡ〜１ｎＡ程度になる。つまり、定格電圧印加時にＨＴＯ膜１６に流れる電流を１ｐＡ〜１ｎＡになるようにＨＴＯ膜１６の膜厚を変えて適正な抵抗率に設定すればＬＯＣＯＳ膜１８内での正の固定電荷３３の影響を大幅に減少できる。さらに好ましくは、ＨＴＯ膜１６に流れる電流を１ｐＡ〜１００ｐＡとするとよい。
また、リーク電流は従来と同じレベルであった。また、この条件のＨＴＯ膜１６を選定することで、定格電圧印加時にＨＴＯ膜１６に流れる電流は１ｐＡ〜１ｎＡ程度になる。つまり、定格電圧印加時にＨＴＯ膜１６に流れる電流を１ｐＡ〜１ｎＡになるようにＨＴＯ膜１６の膜厚を変えて適正な抵抗率に設定すればＬＯＣＯＳ膜１８内での正の固定電荷３３の影響を大幅に減少できる。さらに好ましくは、ＨＴＯ膜１６に流れる電流を１ｐＡ〜１００ｐＡとするとよい。
図４〜図６は、この発明の第４実施例のＭＯＳ型半導体装置の構成図であり、図４は要部平面図、図５は図４のＸ−Ｘ線で切断した要部断面図、図６は図４のＹ−Ｙ線で切断した要部断面図である。このＭＯＳ型半導体装置はＭＯＳＦＥＴを例に挙げた。本実施例では、半絶縁性薄膜として半絶縁性窒化膜６２（これは図１で説明した窒化膜１４と同じものである）を用い、この半絶縁性窒化膜６２はＬＯＣＯＳ膜５９上に形成されており、特に、ゲート電極５４に隣接して形成されることが望ましい。この実施例では、ゲート電極５４の端部の周囲（以下ゲート周囲部と記す）を囲んでいる。ＬＯＣＯＳ膜５９下には中濃度ｐ型拡散層５８が形成されている。
図４は集積回路を構成するｎ型ＭＯＳＦＥＴの簡略化した平面構造であり、活性領域５１内にソース領域５２とドレイン領域５３を、活性領域をまたぐ形でゲート電極５４を配置する。図４ではＬＯＣＯＳ膜５９やソース電極６４およびドレイン電極６５は省略されている。
図４は集積回路を構成するｎ型ＭＯＳＦＥＴの簡略化した平面構造であり、活性領域５１内にソース領域５２とドレイン領域５３を、活性領域をまたぐ形でゲート電極５４を配置する。図４ではＬＯＣＯＳ膜５９やソース電極６４およびドレイン電極６５は省略されている。
図５および図６において、このｎ型ＭＯＳＦＥＴは、ｐ型シリコン基板５５に形成したｐ型シリコン基板５５より不純物濃度が高いｐ型拡散層５６と、高濃度ｎ型拡散層で形成されたソース領域５２と、高濃度ｎ型拡散層で形成されたドレイン領域５３と、ソース領域５２上に形成されたソース電極６４と、ドレイン領域５３上に形成されたドレイン電極６５で構成される。
また、ｐ型拡散層５６の表面層に選択的に形成されｐ型拡散層５６より不純物濃度が高くソース領域５２およびドレイン領域５３の不純物濃度より低く形成された中濃度ｐ型拡散層５８（例えば、不純物濃度が１×１０17ｃｍ-3程度）と、活性領域５１を囲むＬＯＣＯＳ膜５９と、ソース領域５２およびドレイン領域５３に接触部で接しゲート周囲部のＬＯＣＯＳ膜５９上に形成される半絶縁性窒化膜６２とで構成される。この半絶縁性窒化膜６２はソース領域５２を介してソース電極６４やドレイン領域５３を介してドレイン電極６５に電気的に接続する。
また、ｐ型拡散層５６の表面層に選択的に形成されｐ型拡散層５６より不純物濃度が高くソース領域５２およびドレイン領域５３の不純物濃度より低く形成された中濃度ｐ型拡散層５８（例えば、不純物濃度が１×１０17ｃｍ-3程度）と、活性領域５１を囲むＬＯＣＯＳ膜５９と、ソース領域５２およびドレイン領域５３に接触部で接しゲート周囲部のＬＯＣＯＳ膜５９上に形成される半絶縁性窒化膜６２とで構成される。この半絶縁性窒化膜６２はソース領域５２を介してソース電極６４やドレイン領域５３を介してドレイン電極６５に電気的に接続する。
また、ソース領域５２とドレイン領域５３に挟まれたｐ拡散領域５６上に形成されたゲート絶縁膜６０（例えば、ゲート酸化膜）と、ゲート絶縁膜６０上に形成されたゲート電極５４および表面を被覆する絶縁膜からなる保護膜６１とで構成されている。ここではゲート電極５４は活性領域５３の外側に延在しゲート配線の役割も有している。
ゲート電極５３となるポリシリコン膜を厚さ０．６μｍ形成した後に、ＬＯＣＯＳ膜５９上に厚さ０．１μｍ、屈折率２．０の半絶縁性窒化膜６２を形成する。その後、半絶縁性窒化膜６２上に、ＨＴＯ膜とＢＰＳＧ膜とをこの順に積層した保護膜６１を厚さ１μｍ形成する。この保護膜６１は、実施例１〜３のようにＢＰＳＧ膜であってもよいし、その他の絶縁膜であっても構わない。また、実施例１〜３においても、ＢＰＳＧ膜１０の代わりに、この実施例の保護膜６１を用いることができるし、その他の絶縁膜を用いてもよい。半絶縁性窒化膜６２は前記したようにソース領域５２およびドレイン領域５３と接触部で接続する。尚、半絶縁性窒化膜６２はソース領域５２のみに接続しても構わない。
ゲート電極５３となるポリシリコン膜を厚さ０．６μｍ形成した後に、ＬＯＣＯＳ膜５９上に厚さ０．１μｍ、屈折率２．０の半絶縁性窒化膜６２を形成する。その後、半絶縁性窒化膜６２上に、ＨＴＯ膜とＢＰＳＧ膜とをこの順に積層した保護膜６１を厚さ１μｍ形成する。この保護膜６１は、実施例１〜３のようにＢＰＳＧ膜であってもよいし、その他の絶縁膜であっても構わない。また、実施例１〜３においても、ＢＰＳＧ膜１０の代わりに、この実施例の保護膜６１を用いることができるし、その他の絶縁膜を用いてもよい。半絶縁性窒化膜６２は前記したようにソース領域５２およびドレイン領域５３と接触部で接続する。尚、半絶縁性窒化膜６２はソース領域５２のみに接続しても構わない。
このようにソース領域５２に半絶縁性窒化膜６２が接することでＬＯＣＯＳ膜５９内に放射線で発生した正孔が半絶縁性薄膜６２を通してソース領域５２に素早く移動するため、ＬＯＣＯＳ膜５９内に正電荷が蓄積されない。
また、半絶縁性窒化膜６２の代わりに、０．１ｎｍ厚みのカーボン薄膜などを用いてもよい。また、カーボン薄膜をスパッタ法で０．５ｎｍの厚みにして導電性薄膜を形成しこれを用いても同様の効果が得られる。そのため、カーボン薄膜を用いた場合の膜厚としては０．１ｎｍ以上で０．５ｎｍ以下とするとよい。また、イオン注入でカーボン薄膜を形成する場合には、カーボンのドーズ量（打ち込み量）を５×１０11ａｔｏｍ／ｃｍ2〜１×１０13ａｔｏｍ／ｃｍ2とすれば良い。この条件のカーボン薄膜とすることで、定格電圧印加時にカーボン薄膜を流れる電流は１ｐＡ〜１ｎＡ程度になる。さらに好ましくは、カーボン薄膜を流れる電流を１ｐＡ〜１００ｐＡとするとよい。
また、半絶縁性窒化膜６２の代わりに、０．１ｎｍ厚みのカーボン薄膜などを用いてもよい。また、カーボン薄膜をスパッタ法で０．５ｎｍの厚みにして導電性薄膜を形成しこれを用いても同様の効果が得られる。そのため、カーボン薄膜を用いた場合の膜厚としては０．１ｎｍ以上で０．５ｎｍ以下とするとよい。また、イオン注入でカーボン薄膜を形成する場合には、カーボンのドーズ量（打ち込み量）を５×１０11ａｔｏｍ／ｃｍ2〜１×１０13ａｔｏｍ／ｃｍ2とすれば良い。この条件のカーボン薄膜とすることで、定格電圧印加時にカーボン薄膜を流れる電流は１ｐＡ〜１ｎＡ程度になる。さらに好ましくは、カーボン薄膜を流れる電流を１ｐＡ〜１００ｐＡとするとよい。
また、カーボンの他に、例えば、タングステン、チタンあるクロム等の高融点金属を用いて導電性薄膜を形成しても良い。これらの金属はＬＯＣＯＳ膜５９などの絶縁膜と濡れ性が一般的に悪いため、膜形状とはならず、孤立的な粒子形状となるため、高い抵抗率を実現することが出来る。この場合もイオン注入法を用いた場合のドーズ量は５×１０11ａｔｏｍ／ｃｍ2〜１×１０13ａｔｏｍ／ｃｍ2とすれば良い。この条件の薄膜とすることで、定格電圧印加時に薄膜を流れる電流は１ｐＡ〜１ｎＡ程度になる。さらに好ましくは、薄膜を流れる電流を１ｐＡ〜１００ｐＡとするとよい。
図７は、コバルト６０をγ線源とする放射線の照射前後のＮＭＯＳＦＥＴのしきい値特性を示す図である。半絶縁性薄膜として０．１μｍ厚さで屈折率が２．０の半絶縁性窒化膜６２を用いた場合である。
図７は、コバルト６０をγ線源とする放射線の照射前後のＮＭＯＳＦＥＴのしきい値特性を示す図である。半絶縁性薄膜として０．１μｍ厚さで屈折率が２．０の半絶縁性窒化膜６２を用いた場合である。
照射後(点線Ｂ)、しきい値電圧は従来と同じで６０ｍＶ低下したがリーク電流は初期値（実線Ａ）とほぼ同じレベルで従来と比べて大幅に改善された。また、このＭＯＳＦＥＴの耐圧は１２．０Ｖである。本実施例では、半絶縁性窒化膜６２として屈折率２．０の窒化膜を用いたが、屈折率の範囲は図１で説明したのと同じであり、２．０以上２．１以下であれば良い。この条件の半絶縁性窒化膜６２とすることで、定格電圧印加時に半絶縁性窒化膜６２を流れる電流は１ｐＡ〜１ｎＡ程度になる。さらに好ましくは、半絶縁性窒化膜６２を流れる電流を１ｐＡ〜１００ｐＡとするとよい。
また、前記した絶縁性窒化膜６２の代わりにカーボン薄膜を用いた場合も同様の結果が得られた。
本発明を適用することで、これらゲート周囲部の電荷蓄積を防止できるため、リーク電流の増大や耐圧の低下を伴わずに放射線特性の向上が図れる。
また、前記した絶縁性窒化膜６２の代わりにカーボン薄膜を用いた場合も同様の結果が得られた。
本発明を適用することで、これらゲート周囲部の電荷蓄積を防止できるため、リーク電流の増大や耐圧の低下を伴わずに放射線特性の向上が図れる。
図８は、この発明の第５実施例のＭＯＳ型半導体装置の要部平面図である。実施例４と異なるのは、半絶縁性窒化膜６２がソース領域５２にのみ接続している点であり、その他は実施例４と同様の構成である。この場合も実施例４と同様の効果が得られる。
また、図９は図８の変形例で、半絶縁性窒化膜６２がドレイン領域５３の周囲の一部を被覆していない場合の例である。このような場合でもゲート周囲部が半絶縁性窒化膜６２で被覆され、ソース領域５２に電気的に接続していれば図８の場合と同じ効果が得られる。
また、図９は図８の変形例で、半絶縁性窒化膜６２がドレイン領域５３の周囲の一部を被覆していない場合の例である。このような場合でもゲート周囲部が半絶縁性窒化膜６２で被覆され、ソース領域５２に電気的に接続していれば図８の場合と同じ効果が得られる。
図１０は、この発明の第６実施例のＭＯＳ型半導体装置の要部断面図である。この図は実施例４の図６に相当する断面図であり、平面図は実施例４の場合と同じであるので説明は省略する。
実施例４と異なるのは、半絶縁性窒化膜６２の下に形成されるＬＯＣＯＳ膜５９を熱酸化膜６３に代えた点である。この場合は半絶縁性窒化膜６２は直接ソース電極６４およびドレイン電極６５に接続する。またゲート電極５４上に保護膜６１（層間絶縁膜を含む）が形成されている。
また、半絶縁性窒化膜６２下に形成される熱酸化膜６３は、シリコン表面を水蒸気雰囲気で高温に晒し、厚い酸化膜をシリコン表面の全域に形成し、その後でパターニングして形成される。前記のＬＯＣＯＳ膜９，１８は窒化膜をマスクにシリコン表面を水蒸気雰囲気で高温に晒し、選択的に形成される厚い酸化膜のことである。実施例１〜３において、ＬＯＣＯＳ膜９，１８を熱酸化膜６３に代えた場合にも実施例１〜３で説明した効果と同様の効果が得られる。
実施例４と異なるのは、半絶縁性窒化膜６２の下に形成されるＬＯＣＯＳ膜５９を熱酸化膜６３に代えた点である。この場合は半絶縁性窒化膜６２は直接ソース電極６４およびドレイン電極６５に接続する。またゲート電極５４上に保護膜６１（層間絶縁膜を含む）が形成されている。
また、半絶縁性窒化膜６２下に形成される熱酸化膜６３は、シリコン表面を水蒸気雰囲気で高温に晒し、厚い酸化膜をシリコン表面の全域に形成し、その後でパターニングして形成される。前記のＬＯＣＯＳ膜９，１８は窒化膜をマスクにシリコン表面を水蒸気雰囲気で高温に晒し、選択的に形成される厚い酸化膜のことである。実施例１〜３において、ＬＯＣＯＳ膜９，１８を熱酸化膜６３に代えた場合にも実施例１〜３で説明した効果と同様の効果が得られる。
以上の実施例では、ＭＯＳＦＥＴを取り上げたが、ＩＧＢＴなどのような絶縁型ゲート構造（ＭＯＳ型ゲート構造）を有する素子であれば適用できる。ＩＧＢＴの構成は、例えば、図１で示した、ＭＯＳＦＥＴにおいて、高濃度ｎ型拡散層１７を高濃度ｐ型拡散層に置き換えたものである。
１ 半導体チップ
２ ドレイン部
３ ソース部
４ ｐ型シリコン基板
５ 低濃度ｐ型拡散層
６ 低濃度ｎ型拡散層
７、１７ 高濃度ｎ型拡散層
８ 高濃度ｐ型拡散層
９、１８、５９ ＬＯＣＯＳ膜
１０ ＢＰＳＧ膜
１１、５４ ゲート電極
１２、６４ ソース電極
１３、６５ ドレイン電極
１４ 窒化膜
１５ カーボン薄膜
１６ ＨＴＯ膜
１９、６０ ゲート絶縁膜
２０ コンタクトホール
２１ チップ端部
２２ チップ周辺部
２３ チップコーナー部
２５ 経路
３１ 正孔
３２ 負の固定電荷
３３ 正の固定電荷
５１ 活性領域
５２ ソース領域
５３ ドレイン領域
５５ ｐ型シリコン基板
５６ ｐ型拡散層
５８ 中濃度ｐ型拡散層
６１ 保護膜
６２ 半絶縁性窒化膜
６３ 熱酸化膜
６４ ソース電極
６５ ドレイン電極
２ ドレイン部
３ ソース部
４ ｐ型シリコン基板
５ 低濃度ｐ型拡散層
６ 低濃度ｎ型拡散層
７、１７ 高濃度ｎ型拡散層
８ 高濃度ｐ型拡散層
９、１８、５９ ＬＯＣＯＳ膜
１０ ＢＰＳＧ膜
１１、５４ ゲート電極
１２、６４ ソース電極
１３、６５ ドレイン電極
１４ 窒化膜
１５ カーボン薄膜
１６ ＨＴＯ膜
１９、６０ ゲート絶縁膜
２０ コンタクトホール
２１ チップ端部
２２ チップ周辺部
２３ チップコーナー部
２５ 経路
３１ 正孔
３２ 負の固定電荷
３３ 正の固定電荷
５１ 活性領域
５２ ソース領域
５３ ドレイン領域
５５ ｐ型シリコン基板
５６ ｐ型拡散層
５８ 中濃度ｐ型拡散層
６１ 保護膜
６２ 半絶縁性窒化膜
６３ 熱酸化膜
６４ ソース電極
６５ ドレイン電極
Claims (10)
- ＭＯＳ型半導体装置において、半導体基板上に配置された絶縁膜と、該絶縁膜上に配置された該絶縁膜より抵抗率の低い薄膜とを有し、該薄膜がソース電極または該ソース電極とドレイン電極の両電極に電気的に接続することを特徴とするＭＯＳ型半導体装置。
- 前記絶縁膜が、ＬＯＣＯＳ膜または熱酸化膜であることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
- 前記薄膜が、前記半導体基板上に配置され前記ＭＯＳ半導体装置を構成するソース部およびドレイン部を取り囲むように配置されることを特徴する請求項１に記載のＭＯＳ型半導体装置。
- 前記薄膜は、前記ソース電極と前記ドレイン電極の間に素子の定格電圧を印加した時１ｐＡ〜１ｎＡの電流が流れる抵抗率であることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
- 前記薄膜が、半絶縁性薄膜であることを特徴とする請求項４に記載のＭＯＳ型半導体装置。
- 前記半絶縁性薄膜が、屈折率が２．０〜２．１の窒化膜または負の固定電荷を発生させる膜のいずれかであることを特徴とする請求項５に記載のＭＯＳ型半導体装置。
- 前記薄膜が、導電性薄膜であることを特徴とする請求項４に記載のＭＯＳ型半導体装置。
- 前記導電性薄膜が、平均膜厚が０．１ｎｍ〜０．５ｎｍのカーボン薄膜または高融点金属薄膜であることを特徴とする請求項７に記載のＭＯＳ型半導体装置。
- 前記高融点金属薄膜が、タングステン薄膜、チタン薄膜またはクロム薄膜のいずれかであることを特徴とする請求項８に記載のＭＯＳ型半導体装置。
- 前記絶縁膜上に前記薄膜を介して該薄膜より抵抗率が高い第２絶縁膜を形成することを特徴とする請求項１〜９のいずれか一項に記載のＭＯＳ型半導体装置。
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2009
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