CN103390593A - 一种半导体衬底及其制造方法 - Google Patents

Abstract

一种半导体衬底及其制作方法，该半导体衬底包括支撑衬底，依次位于该支撑衬底上的多晶硅层、第一氧化层和半导体层，所述支撑衬底为重掺型硅衬底，该支撑衬底的杂质掺杂浓度使得支撑衬底的电阻率处于10^-3Ω﹒cm的量级，所述多晶硅层同样可以导电性或绝缘性的多晶硅。该半导体衬底结构通过与SOI相反的设计思路，将支撑衬底用的底硅设计成重掺之后的导电性衬底，利用该导电性衬底实现接地效果，不仅避免了漏电电流和功率损耗问题，而且还能提供更多的半导体器件的电极连接方案和散热解决方案。

Description

一种半导体衬底及其制造方法

技术领域

本发明涉及半导体衬底制作领域，具体地是一种具有高掺导体上半导体型结构的衬底。

背景技术

SOI（Silicon-On-Insulator）指绝缘体上硅，可以实现集成电路中器件的介质隔离，SOI结构独特的隐埋绝缘层把器件与衬底隔开，消除了体硅CMOS电路的闩锁效应。采用SOI结构器件制作的集成电路具有寄生电容小、速度快、集成度高、工艺简单、短沟道效应小等优点。

请参见图1，传统的SOI类型的衬底结构通常包括：底硅11（即支撑层），该底硅11通常由高电阻率的硅单晶体制成；氧化物层12，通常为氧化硅材料；以及半导体材料的薄层13，该半导体薄层13上经过半导体加工技术后形成各种应用的电子元件，诸如LDMOS、CMOS等。

上述传统型SOI类型衬底上的半导体器件，尤其应用在一些射频领域的器件上时，由于射频器件电流、电压的高变性质，即使有氧化物层12的存在，所发射的高频信号仍然会有部分被底硅11吸收，引起电损耗。

为了克服该缺点，人们提出将底硅11的电阻率增加至大于500Ω﹒cm，或甚至超过几千Ω﹒cm。然而这种做法会存在以下几个问题：第一：增加底硅11的电阻率意味着要求底硅的单晶纯度要非常高，这对硅晶圆的制作工艺提出了很高的要求；第二、位于底硅11上的半导体薄层13在后续的加工工艺中，势必要进行各种杂质的的掺杂，在这些掺杂工艺中，无可避免的对底硅进行污染，减少了底硅的纯度；第三、高纯度的单晶硅意味着整个器件都需要在高温中处理各种工艺，而高温操作对于某些半导体器件而言具有一定的局限性，甚至会破坏半导体器件的功能；第四、尽管在诸多困难中实现底硅电流率的增加，但是这种增加仍然无法免除能量的损耗。

因此人们在这个基础上又提出了在底硅11和半导体薄层13之间沉积一层具有高载荷子陷阱密度的材料，用来屏蔽上层半导体薄层对底硅产生的泄漏电流和功率损耗。

典型的技术方案如法国Soitec公司在中国的申请专利：CN102640278中记载的，在底硅上生长一层多晶硅层，由于多晶硅的结构由多个晶粒形成，这些晶粒具有形成陷阱的缺陷边界（粒子结合处），这使得整体的导电性降低。然而该技术方案依然存在如下的缺陷：

为了确保底硅的大电阻率特性，需要对底硅进行复杂的高温（>1000℃）处理，这种高温处理对于多晶硅遮蔽层来说，将面临多晶结构被破坏的风险，另外多晶硅相比单晶硅，更容易受到掺杂杂质对导电性能的影响，因此仍旧无法避免在后续半导体加工工艺中受到污染的风险。

因此，有必要提出一种新的半导体衬底结构，能够解决上述现有的SOI技术中存在的问题

发明内容

有鉴于此，本发明的目的在于提出一种新的半导体衬底结构及制作方法，该半导体衬底结构通过与SOI相反的设计思路，将支撑衬底用的底硅设计成重掺之后的导电性衬底，利用该导电性衬底实现接地效果，不仅避免了漏电电流和功率损耗问题，而且还能提供更多的半导体器件的电极连接方案和散热解决方案。

根据本发明的目的提供的一种半导体衬底，其技术方案如下：包括支撑衬底，依次位于该支撑衬底上的多晶硅层、第一氧化层和半导体层，所述支撑衬底为重掺型硅衬底，该支撑衬底的杂质掺杂浓度使得支撑衬底的电阻率处于10^-3Ω﹒cm的量级，所述多晶硅层同样为高掺型多晶硅层，该多晶硅层的电阻率与所述支撑衬底的量级相当。

根据本发明的目的的另一种技术方案如下：包括支撑衬底，依次位于该支撑衬底上的多晶硅层、第一氧化层和半导体层，其特征在于：所述支撑衬底为重掺型硅衬底，该支撑衬底的杂质掺杂浓度使得支撑衬底的电阻率处于10^-3Ω﹒cm的量级，所述支撑衬底和多晶硅层之间还设有第二氧化层，所述多晶硅层为导体型多晶硅层或绝缘型多晶硅层中的一种，当该多晶硅层为导电型多晶硅层时，该多晶硅层的电阻率与所述支撑衬底的量级相当。

优选的，所述支撑衬底和多晶硅之间通过至少一贯穿于所述第二氧化层的导电沟道实现连接。

优选的，所述导电沟道由所述半导体层的顶面贯穿至所述支撑衬底的上表面。

优选的，所述第一氧化层和第二氧化层为氧化硅层，其中所述第二氧化层由外延生长工艺制作在所述支撑衬底上，该第二氧化层的厚度为10～50nm。

优选的，所述半导体层中制作有半导体器件，所述支撑衬底和所述多晶硅层相对所述半导体层中的半导体器件来说，同时接地。

优选的，所述支撑衬底的背面设有金属层。

同时上述半导体衬底的制作方法，包括步骤：

1）提供第一硅晶圆作为支撑衬底，并对该支撑衬底进行杂质掺杂工艺，使该支撑衬底的电阻率处于10^-3Ω﹒cm的量级；

2）在所述支撑衬底上制备一层多晶硅层，并在多晶硅层上制作一层氧化硅层；

3）提供第二硅晶圆作为半导体层，在所述半导体层上制作一层氧化硅层，并对半导体层进行杂质掺杂工艺，以形成半导体层中的器件区域；

4）将半导体层具有氧化硅层的一面与支撑衬底具有氧化硅层的一面进行键合。

优选的，进一步添加对半导体层的表面进行研磨，将所述半导体层的厚度减薄至露出所述器件区的区域为止。

优选的，所述步骤2）中，在进行多晶硅的沉积之前，还包括在所述支撑衬底上外延一层氧化硅，将所述多晶硅沉积于该氧化硅上。

优选的，所述步骤5）之后，还包括在半导体层表面开设沟槽，并在该沟槽中填充导电材质形成导电沟道，所述沟槽的深度使得所述导电沟道接触至所述支撑衬底。

优选的，进一步包括对所述半导体衬底进行一次热稳定处理工艺，该热稳定处理工艺的加热温度小于使得多晶硅层的多晶性质发生变化的温度。

优选的，进一步包括在所述支撑衬底的背面制作一层金属层。

优选的，在制作金属层之前，还包括将所述支撑衬底进行减薄的工艺，该减薄工艺将所述支撑衬底减薄至50-200μm。

本发明的半导体衬底，相比较现有技术，具有如下的技术优势：

第一：导电性支撑衬底可以作为半导体器件的地端，起到信号输出或输入的作用，因此其本身不用考虑漏电电流和功率损耗的问题。

第二：导电型多晶硅与支撑衬底共同接地，能够将电位始终嵌制在零上，实现很好的屏蔽效果。

第三：从半导体层到支撑衬底之间设有面积较大的导电沟道，不仅可以为半导体层中的半导体器件提供电极的接入，而且可以将半导体器件中的热量传递至支撑衬底中进行散热。

第四：支撑衬底背部可以直接制作金属层，为半导体器件同外部电路板或者其他载体的连接提供更多选择，该金属层同时能增强半导体器件的散热效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1现有的绝缘体上硅型的半导体衬底结构示意图；

图2是本发明第一实施方式下的半导体衬底结构示意图；

图3是本发明第二实施方式下的半导体衬底结构示意图；

图4是第二实施方式增加导电沟道后的半导体衬底结构示意图；

图5是本发明半导体衬底制作方法对应的各步骤结构示意图。

具体实施方式

正如背景技术中所述，现有的绝缘体上硅结构的半导体衬底，为了在一些高频器件上使用时，降低由底硅带来的漏电损耗，特意设计一些高电阻率的单晶硅支撑衬底，然而这不仅给SOI技术带来了成本上的增加，而且也没有真正解决问题，无论单晶硅的电阻率提高的多少，始终会有漏电电流及功率的损耗问题存在。而在Soitec公司的技术中，使用多晶硅来做屏蔽层，虽然可以减少底硅中漏电电流，但是这种靠提高整体电阻率的方法，始终面临杂质污染、以及加工工程中的高温问题。另外，现有的半导体衬底，由于底部的支撑衬底为绝缘型衬底，因此制作于这种半导体衬底上的半导体器件，往往只能从顶部将电极通过引线引出，这种方式不仅增加了引线的杂生电感，而且不利于散热。

因此本发明提出了一种新的半导体衬底结构，该半导体衬底使用高掺杂的导体型衬底作为支撑衬底，在此基础上加入同样高掺杂的多晶硅屏蔽层，后续在本发明的半导体衬底上制作完半导体器件之后，可以将导体型衬底和高掺多晶硅层同时接地，形成如下的作用，第一：高掺多晶硅层接地之后，在该层处的电位被始终嵌制在零电位处，位于该高掺多晶硅上方的半导体器件无论电压、电流如何变化，都无法影响到位于该多晶硅下方的导体型衬底。第二：导体型衬底的下方可以直接接金属法兰或电路板，不仅有利于散热，而且可以使得制作在本发明的半导体衬底上的半导体器件利用衬底背面形成地端，如此一来就无需考虑支撑衬底是否会形成漏电和电阻损耗，相比现有技术，将支撑衬底用低电阻率的导电型衬底代替高电阻率的绝缘体型衬底的作法，可以利用衬底本身的导电特性形成地端，用绕开漏电电流和功率损耗问题的方式来避免一味追求高电阻率的方式，为半导体衬底的类型带来了一种全新的概念。

下面，对本发明的技术方案做详细说明。

请参见图2，图2是本发明第一实施方式下的半导体衬底结构示意图。如图所示，本发明的半导体衬底包括支撑衬底20，依次位于该支撑衬底20上的多晶硅层21、第一氧化层22和半导体层23。

其中，支撑衬底20为重掺的底硅，该支撑衬底20的杂质掺杂要求使得支撑衬底20的电阻率达到10^-3Ω﹒cm数量级别。在具体应用中该支撑衬底20较优地使用N型掺杂，掺杂杂质比如为As、P，掺杂浓度>1e¹⁹/cm3，能够达到更低的电阻率。

多晶硅层21同样也采取了重掺处理，重掺之后该多晶硅层21的电阻率也达到了与支撑衬底相当的量级。该多晶硅层21的厚度控制在200nm-2000nm之间。需要指出的是，在本实施方式中被直接制作在支撑衬底20的上方，这种方式下支撑衬底20和多晶硅21形成直接的电接触，在支撑衬底20被接地的情况下，该多晶硅21自然被连接到地端，形成对下方支撑衬底20的屏蔽。同时，由于多晶硅21与支撑衬底20连接在一起，因此在对多晶硅21进行掺杂时，适合使用与支撑衬底20同类型的掺杂。

氧化硅22作为上层半导体硅层23的隔离层，防止多晶硅层21对于半导体硅层23中形成的半导体器件的损坏或影响。

半导体硅层23中可以通过常规的半导体器件制作工艺形成某种或多种半导体器件，比如通过P态和/或N态的离子掺杂形成作为半导体器件有源区或耗尽区等功能区域。

在该第一实施方式中，支撑衬底20的电阻率使得该底硅接近或成为导体型，相区别于现有技术中的绝缘体上硅的结构，本发明的支撑衬底20不仅起到提供半导体器件支撑强度的效果，而且还可以进一步将该支撑衬底20作为半导体器件的地端使用，具体应用时，可以通过半导体硅层23的顶面做引线拉接到支撑衬底20上形成地端，也可以在半导体衬底的内部利用导电沟道技术，从半导体硅层23开始开设沟槽直至该多晶硅层21或支撑衬底20的表面或内部，然后在沟槽中填入导电材料形成导电沟道，比如钨、钛、铜或者重掺的多晶硅等，以此实现将位于半导体硅层23中的半导体器件的地端接入支撑衬底20的效果。由于支撑衬底20本身已经成为器件的一个端极（无论是输入还是输出），使得支撑衬底20避免了原先作为绝缘材料引发的漏电电流和功率损耗的问题。另外在常规半导体工艺中作为电极引出的金属层工艺，基本上都是考虑在半导体层的上方实施一层层的制作，利用本发明的半导体衬底之后，可以考虑将某个电极接入到支撑衬底中，从而实现背部电极工艺，不仅为半导体器件的电极连接方式提供更多变化的可能，而且在一些高频器件领域，减少外部导线的使用可以降低整个器件的感生电感，使器件具有更好的输入和输出信号。

请参见图3，图3是本发明第二实施方式的半导体衬底结构示意图。如图所示，该第二实施方式与第一实施方式相比，该半导体衬底在支撑衬底20和多晶硅21之间，多了一层第二氧化硅层24。该第二氧化硅层24不仅将多晶硅层21和支撑衬底20之间隔离，而且该第二氧化硅层24采用外延炉内生长工艺制作，其厚度不超过50nm，因此具有非常高的平整度，在此基础上制作的多晶硅层21的表面平整度也会随之提供，进而影响位于多晶硅层21上面的第一氧化硅层22以及位于第一氧化硅层22上方的半导体硅层23的表面平整度。

在该第二实施方式中，由于多晶硅层21的上下表面分别被两层氧化硅层覆盖包裹，对该多晶硅21来说可以实现很好的阻挡作用，这两层氧化硅层的效果堪比去耦层，因此在本方式方式中，对于多晶硅21的处理方式可以有两种，一种是同实施方式一类似，即在制作多晶硅21的过程中采用重掺工艺，将该多晶硅层21设置成导体型多晶硅，并将该多晶硅层21同支撑衬底20电性连接起来实现接地，利用地端的电位器嵌置效应实现很好的屏障作用，在这种应用下，由于有第二氧化硅层24的隔离，使得多晶硅层21即可以采用与支撑衬底20相同类型的掺杂，又可以采用与支撑衬底21不同的掺杂，提高了实际操作中多晶硅21处理工艺的灵活性。另一种应用是将多晶硅21采用轻掺或非掺处理，使多晶硅层21具有较高的电阻率，即形成绝缘型多晶硅层，通过多晶硅层21的势阱效应，实现对支撑衬底20的遮挡作用。多晶硅层21与第一氧化硅层22、第二氧化硅层24组成的三明治结构的平均电阻率，可以达到或超过10⁴Ω﹒cm。在这种应用下，可以考虑后续在制作完半导体器件后，将半导体器件中的源极接到支撑衬底20上，这样一来可以大大减小源、漏之间的电容Cds。

上述两种应用方式中，由于多晶硅层21和支撑衬底20之间多了一层氧化硅，使得多晶硅21与支撑衬底20被电性隔离。这样一来，无论考虑到多晶硅与支撑衬底的接地，还是支撑衬底与上层半导体器件的连接，都需要在多晶硅21与支撑衬底20之间构建一个电性连接的通道。作为可行的一种方法，就是制作一个能够贯穿第二氧化硅层24的导电沟道，这样就可以将多晶硅层21与支撑衬底20电连接起来。

考虑到半导体衬底工艺是处于整个半导体器件制作的前道流程，为了保证衬底的相对“干净”，在此阶段不适合将金属物质引入到半导体衬底中去。因此该导电沟道的制作被安排在半导体硅层23完成之后进行，参见图4，为了制作该导电沟道25，需要从半导体硅层23的顶面开设沟槽，该沟槽贯穿了半导体硅层23、第一氧化硅层22、多晶硅层21以及第二氧化硅层24，其底部至少要接触到支撑衬底20的上表面，或者渗入至支撑衬底20的内部，然后在该沟槽中填充导电材料，使导电材料与支撑衬底20之间欧姆接触，从而形成导电沟道25。在该导电沟道25的作用下，不仅可以将整个多晶硅层21和支撑衬底20之间实现电连接，也可以将半导体层中的半导体器件的某些端极通过该导电沟道25连接到支撑衬底上。

对于该导电沟道25的位置，可以开设在半导体层中的器件区域内，也可以开设在器件区域外，比如当形成的半导体器件需要使用支撑衬底作为一个电极端，则可以借助该导电沟道25将电极端引入到支撑衬底中。较优地，开设该沟槽的面积最好占据半导体器件电极区域的1/3或以上，不仅可以减少电损耗，而且还能将半导体器件中的热量通过该导电沟道传到至支撑衬底上。

上述两个实施方式，仅给出了本发明最简单的两种情况，然而本领域技术人员根据本发明给出的该两个实施方式，可以获得的一些适用的变形情况，比如对于多晶硅层21来说，也可以不仅仅是一层单一的多晶硅材料，还可以增加一层或多层去耦层，比如SiC或SiGe等材料形成的去耦层。另外虽然多晶硅层21的在本发明的应用以其掺杂后的优异导电性为主，但是适合该应用的其他材料也应当可以作为该多晶硅层的等效替代，比如重掺下的非晶硅层等。

当然，上述实施例虽然仅以硅作为衬底材料，然而本领域技术人员同样可以本发明给出的启示，将上述衬底材料应用为其他半导体材料，比如SiGe orSiC或其它硅基半导体材料。

下面，将对本发明的半导体衬底的制作方法做详细说明。

请参见图5，图5是本发明的半导体衬底制作方法各步骤对应的结构示意图。如图所示，该制作方法的主要步骤如下：

S1：提供第一硅晶圆作为支撑衬底，并对该支撑衬底进行杂质掺杂工艺，使该支撑衬底的电阻率处于10^-3Ω﹒cm的量级。这里的硅晶圆选择目前半导体行业中，晶圆制作厂家提供的普通晶圆即可。对于杂质掺杂工艺，对于硅衬底而言，优选采用N型的掺杂类型，可以达到更高的掺杂浓度以及更小的电阻率。

S2：在所述支撑衬底上制备一层多晶硅层，并在多晶硅层的上方再制作一层二氧化硅层。具体的多晶硅层的制备，优先考虑化学气相沉积的方式进行。多晶硅层的沉积厚度从200nm至2000nm不等，视不同的应用场合而定。

在第一种实施方式中，由于多晶硅层和支撑衬底接触，因此必须多晶硅层进行杂质掺杂的工艺，使该多晶硅层的电阻率的大小与所述支撑衬底的量级相当。

在另一种实施方式中，在该步骤S2之前，还包括在支撑衬底的表面先外延一层氧化硅，将所述多晶硅沉积于该氧化硅上。该氧化硅的作用如何上述中提及的，第一可以使得沉积的多晶硅层的表面平整度提高，并且影响后续的氧化硅层和半导体硅层的平整度，提高整个器件的性能。第二可以隔离多晶硅层和支撑衬底，起到去耦层的作用，因此在该种实施方式中，该多晶硅层可以是重掺的导电性多晶硅层，也可以是轻掺或非掺的高电阻率型的多晶硅层，两种多晶硅层利用不同的原理实现对下方支撑衬底的屏蔽或遮挡效果。

S3：提供第二硅晶圆作为半导体层，在所述半导体层上制作一层氧化硅层，通过该氧化硅层，对半导体层进行杂质掺杂工艺，以形成半导体层中的器件区域。该氧化硅层的形成可以通过热氧化或者采用化学气相沉积的方法进行。

S4：将半导体层具有氧化硅层的一面与支撑衬底具有氧化硅的一面进行键合。键合后的效果，使得第一硅晶圆上的氧化硅层与第二硅晶圆上的氧化硅层实现分子间的粘合。

经过上述步骤之后，本发明的半导体衬底基本成形，然后一些后续的加工手段也可以是本发明半导体衬底制作工艺中优选步骤，比如：

在步骤S4之后，还有步骤S5：进一步添加对半导体层的表面进行研磨，将所述半导体层的厚度减薄至露出所述器件区的区域为止。研磨的方式可以采用机械研磨+化学机械研磨的方式，即粗磨和细磨结合的方式进行。

在具有第二氧化硅层的实施方式中，在步骤S5之后，还包括导电沟槽的制备工艺，即在半导体层表面开设沟槽，并在该沟槽中填充导电材质形成导电沟道，该沟槽的深度使得所述导电沟道与所述支撑衬底之间形成欧姆接触。这样一来，就可以形成诸如图4所示的结构。具体制作该沟槽的工艺，可以选用机械打孔（适合沟槽面积较大的情况），或者通过湿法或干法刻蚀，在半导体衬底上选取开洞的位置，将半导体硅层、第一氧化硅层、多晶硅层、第二氧化硅层依次刻蚀，刻蚀时，处理不同的材料层时，可以选用不同的刻蚀液或刻蚀参数进行，并以下层材料为刻蚀的终点，实现刻蚀的自动停止。尤其是处理第二氧化层和支撑衬底时，可以利用支撑衬底的硅材料和第二氧化硅层材料之间的材料性质差异，通过设定刻蚀终止的目标，实现刻蚀自动停止在支撑衬底的表面，提高刻蚀效率和刻蚀精度。

经过上述步骤后，本发明的半导体衬底基本制备得出，进一步地，为了保证该衬底的热稳定性之，在步骤S5之后，还包括对所述半导体衬底进行一次热稳定处理工艺，该热稳定处理工艺的加热温度小于使得多晶硅层的多晶性质发生变化的温度。

在一种具体的应用中，当制备完上述衬底之后，进一步包括在所述支撑衬底的背面制作一层金属层。该金属层不仅可以实现对支撑衬底的接地，而且还可以作为散热层使用，这样一来，可以使得制作在本发明的半导体衬底上的半导体器件具有自带的散热结构。并且在内部开设有导电沟道的实施方式中，该半导体衬底可以将积于器件区域中的热量通过该导电沟道传导到支撑衬底中，并通过支撑衬底将热量散热到金属层中，达到很好的散热效果。

进一步地，为了提高上述金属层的散热效果，在制作金属层之前，还包括将所述支撑衬底进行减薄的工艺，该减薄工艺将所述支撑衬底减薄至50-200μm。这样一来，支撑衬底能够更加有效的将热量直接传导致散热金属中去。

综上所述，本发明提供了一种半导体衬底及其制备方法，该半导体衬底使用导电性支撑衬底，并通过重掺的多晶硅层实现屏蔽。不仅避免了衬底中漏电电流和功率损耗的问题，而且导电性支撑衬底为半导体器件的电极输出以及散热等问题提供了新的解决思路。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种半导体衬底，包括支撑衬底，依次位于该支撑衬底上的多晶硅层、第一氧化层和半导体层，其特征在于：所述支撑衬底为重掺型硅衬底，该支撑衬底的杂质掺杂浓度使得支撑衬底的电阻率达到10^-3Ω﹒cm的量级，所述多晶硅层同样为高掺型多晶硅层，该多晶硅层的电阻率与所述支撑衬底的量级相当。

2.一种半导体衬底，包括支撑衬底，依次位于该支撑衬底上的多晶硅层、第一氧化层和半导体层，其特征在于：所述支撑衬底为重掺型硅衬底，该支撑衬底的杂质掺杂浓度使得支撑衬底的电阻率达到10^-3Ω﹒cm的量级，所述支撑衬底和多晶硅层之间还设有第二氧化层，所述多晶硅层为导体型多晶硅层或绝缘型多晶硅层中的一种，当该多晶硅层为导电型多晶硅层时，该多晶硅层的电阻率与所述支撑衬底的量级相当。

3.如权利要求2所述的半导体衬底，其特征在于：所述支撑衬底和多晶硅之间通过至少一贯穿于所述第二氧化层的导电沟道实现连接。

4.如权利要求3所述的半导体衬底，其特征在于：所述导电沟道由所述半导体层的顶面贯穿至所述支撑衬底的上表面或内部，并与所述支撑衬底形成欧姆接触。

5.如权利要求2所述的半导体衬底，其特征在于：所述第一氧化层和第二氧化层为氧化硅层，其中所述第二氧化层由外延生长工艺制作在所述支撑衬底上，该第二氧化层的厚度为10～50nm。

6.如权利要求1或2任意一项所述的半导体衬底，其特征在于：所述半导体层中制作有半导体器件，所述支撑衬底和所述多晶硅层相对所述半导体层中的半导体器件来说，同时接地。

7.如权利要求1或2任意一项所述的半导体衬底，其特征在于：所述支撑衬底的背面设有金属层。

8.一种半导体衬底的制作方法，其特征在于，包括步骤：

1）提供第一硅晶圆作为支撑衬底，并对该支撑衬底进行杂质掺杂工艺，使该支撑衬底的电阻率达到10^-3Ω﹒cm的量级；

2）在所述支撑衬底上制备一层多晶硅层，并在多晶硅层上制作一层氧化硅层；

3）提供第二硅晶圆作为半导体层，在所述半导体层上制作一层氧化硅层，并对半导体层进行杂质掺杂工艺，以形成半导体层中的器件区域；

4）将半导体层具有氧化硅层的一面与支撑衬底具有氧化硅层的一面进行键合。

9.如权利要求8所述的半导体衬底的制作方法，其特征在于：进一步添加对半导体层的表面进行研磨，将所述半导体层的厚度减薄至露出所述器件区的区域为止。

10.如权利要求8或9所述的半导体衬底的制作方法，其特征在于：所述步骤2）中，在进行多晶硅的沉积之前，还包括在所述支撑衬底上外延一层氧化硅，将所述多晶硅沉积于该氧化硅上。

11.如权利要求10所述的半导体衬底的制作方法，其特征在于：所述步骤5）之后，还包括在半导体层表面开设沟槽，并在该沟槽中填充导电材质形成导电沟道，所述沟槽的深度使得所述导电沟道接触至所述支撑衬底。

12.如权利要求8或9所述的半导体衬底的制作方法，其特征在于：进一步包括对所述半导体衬底进行一次热稳定处理工艺，该热稳定处理工艺的加热温度小于使得多晶硅层的多晶性质发生变化的温度。

13.如权利要求8或9任意一项所述的半导体衬底的制作方法，其特征在于：进一步包括在所述支撑衬底的背面制作一层金属层。

14.如权利要求13所述的半导体衬底的制作方法，其特征在于：在制作金属层之前，还包括将所述支撑衬底进行减薄的工艺，该减薄工艺将所述支撑衬底减薄至50-200μm。

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