WO2021123382A1 - Transistor hemt - Google Patents
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Abstract
L'invention concerne un transistor à effet de champ à haute mobilité (100) comprenant: - un empilement (10) selon un axe Z déposé sur un substrat (11) et comprenant une couche tampon (12), une couche barrière (13), une hétérojonction (15) entre ladite couche tampon (12) et ladite couche barrière (13) et un gaz bidimensionnel d'électrons (9) localisé dans un plan XY perpendiculaire à l'axe Z et au voisinage de l'hétérojonction (15), - une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (14) de la couche barrière (13) entre la source et le drain, - une première couche diélectrique (PL1) présentant une permittivité relative εr et épaisseur e telles que : 0.5 nm ≤ e/εr≤ 2 nm, - un plot (PM) métallique disposé entre la grille (G) et le drain (D) et déposé sur la première couche diélectrique (PL1), le plot métallique étant connecté électriquement à la grille.
Description
DESCRIPTION
TRANSISTOR HEMT
DOMAINE DE L’INVENTION
[0001] L’invention se situe dans le domaine des transistors à effet de champ à haute mobilité électronique dénommés transistors HEMT (acronyme de l’expression anglo-saxonne « High Electron Mobility Transistor ») en technologie GaN et pour des applications hyperfréquences, typiquement à des fréquences allant jusqu’à 40 GHz, voir 80 GHz dans un proche avenir.
[0002] Plus particulièrement l’invention concerne l’amélioration de la fiabilité et du gain du transistor HEMT. L’invention s’applique aux transistors HEMT de puissance RF et aux transistors pour la commutation.
ETAT DE LA TECHNIQUE
[0003] La figure 1 représente schématiquement une coupe de la structure d’un transistor HEMT élémentaire classique, dans un plan XZ, réalisé sur un substrat 11. Classiquement on utilise un substrat 11 isolant ou semi-conducteur, par exemple comprenant du silicium (Si), du carbure de silicium (SiC), du nitrure de gallium (GaN) ou du saphir (Al203), sur lequel est réalisé un empilement selon l’axe Z d’au moins deux couches de semi-conducteur qui s’étendent dans le plan XY.
[0004] Une première couche 12, dénommée couche tampon, ou « buffer » (terme utilisé dans la littérature anglo-saxonne), présente une large bande interdite (matériau semi-conducteur dit à grand gap) comprenant un matériau de la famille des lll-N, famille de semiconducteurs composée d’éléments de la colonne 3 de Mendeleiev et d’azote, pouvant être par exemple un composé binaire tel le GaN ou un composé ternaire tel que l’AIGaN, ou plus précisément l’AlxGa-i-xN.
[0005] Une seconde couche, dénommée couche barrière 13, présente une bande interdite plus grande que celle de la couche tampon 12. Cette couche comprend un matériau à base de composé quaternaire, ternaire ou binaire de nitrure d’éléments de la colonne III, dénommé lll-N, à base de Al, Ga, In, B ou Sc.
[0006] Par exemple, avec une couche tampon en GaN, la couche barrière comprend de l’AlxGa-i-xN, de IΊh-|.cAIcN ou du ScAIN ou une séquence ln-|.
cAIcN/AIN ou AlxGa-i-cN/AIN. L’épaisseur de la couche barrière 13 est typiquement comprise entre 3 nm et 40 nm, l’épaisseur de la couche tampon 12 est typiquement comprise entre 0.2 pm et 3 pm. La couche tampon 12 et la couche barrière 13 sont classiquement réalisées par épitaxie par MOCVD ou par MBE. A titre d’exemple, on peut citer une couche tampon à base de GaN avec une couche barrière à base d’AIGaN ou d’InAIN, et plus précisément à base d’AlxGa-i-cN ou d’lnzAI-|.zN, avec x compris typiquement entre 15% et 35% et z compris typiquement entre 15% et 25%.
[0007] Des couches supplémentaires peuvent être présentes soit en surface, soit entre la couche tampon et la couche barrière.
[0008] La jonction entre la couche tampon et la couche barrière constitue une hétérojonction 15 qui s’étend également dans le plan XY. Un gaz bidimensionnel d’électrons 9 (dénommé 2DEG pour « two-Dimensional Electron Gas ») est localisé au voisinage de l’hétérojonction 15.
[0009] Un transistor HEMT comprend classiquement une source S, un drain D et une grille G. La source S et le drain D sont en contact électrique avec 2DEG. On définit l’axe X comme l’axe d’alignement de S, G et D. La grille G est déposée sur la face supérieure 14 de la couche barrière 13 entre la source S et le drain D, et permet de commander le transistor. Typiquement la distance grille source est comprise entre 0.4 et 1 pm et la distance grille drain est comprise entre 0.6 à 3pm. On définit la longueur de grille Lg comme la dimension de la grille selon l’axe X.
[0010] La conductance entre la source S et le drain D est modulée par l’action électrostatique de la grille G, classiquement de type Schottky ou de type MIS pour (métal/isolant/semiconducteur), et la tension VGs appliquée entre la grille et la source commande le transistor.
[0011] Les électrons du 2DEG sont mobiles dans le plan OXY et ont une forte mobilité électronique pe, typiquement supérieure à 1000cm2/Vs. Dans un fonctionnement normal du transistor ces électrons ne peuvent pas circuler dans la direction Z car ils sont confinés dans le puits de potentiel se formant dans le plan OXY au voisinage de l’hétérojonction 15. Le gaz d’électrons 9, confiné dans ce qui est dénommé le canal du transistor, est donc apte à transporter un courant Us circulant entre le drain et la source.
[0012] Classiquement en fonctionnement une différence de potentiel Vds est appliquée entre la source S et le drain D, avec typiquement une source S à la
masse, et la valeur du courant bs est une fonction de la tension appliquée Vgs entre la grille G et la source S.
[0013] L’effet transistor est basé sur la modulation du nombre de porteurs libres dans le canal entre les contacts S et D (et donc du courant circulant entre la source et le drain) par l'action électrostatique de l’électrode de commande G. L’amplitude de tension Vgs à appliquer est inversement à la transconductance gm du transistor, cette transconductance étant elle-même inversement proportionnelle à l’épaisseur de la barrière. C'est l'effet d'amplification transistor qui permet de transformer un faible signal appliqué sur la grille en un signal plus fort récupéré sur le drain.
[0014] Préférentiellement pour des applications RF, comme illustré figure 2, la grille G présente une forme en T et est constituée d’un tronc surmonté d’au moins un chapeau (il peut y en avoir plusieurs l’un sur l’autre). Les deux branches du chapeau ne sont pas nécessairement symétriques, et la branche côté drain ou source peut même être inexistante (grille dite en G). La base du tronc est couramment dénommé pied de grille.
[0015] En outre selon l’état de l’art on recouvre la face 14 d’une couche de diélectrique PL, dénommée couche de passivation, car la face supérieure 14 de la couche barrière 13 doit être protégée des contacts avec l’extérieur. Classiquement les matériaux diélectriques utilisés sont : Al203, Si3N4, Si02, SiOxNy, BN ou AIN.
[0016] Classiquement les transistors HEMT utilisés pour les applications d’intérêt (RF, commutation) présentent une source S connectée à la masse électrique, typiquement à un plan de masse réalisé classiquement par une couche de métallisation disposée du côté du substrat 11 opposé à la couche 12 (côté inférieur de 11 sur la figure 1). La connexion est par exemple réalisée à l’aide de trous de connexion également dénommés « via hole » qui traversent le substrat de la source jusqu’au plan de masse.
[0017] Pour que les composants en technologies GaN puissent fonctionner aux fréquences millimétriques (>10GHz) avec des performances suffisantes, il est nécessaire de modifier un certain nombre de paramètres définissant le transistor. Parmi ces modifications, celles ayant une importance de premier ordre sont:
[0018] La réduction de l’épaisseur de la barrière 13 qui en rapprochant la grille du canal d’électrons permet d’améliorer la transconductance gm et donc le gain du transistor.
[0019] L’augmentation du nombre de porteurs dans les structures pour réduire les résistances d’accès.
[0020] La diminution de la longueur de grille des transistors qui permet de réduire le temps de transit des électrons sous la grille. Cette dernière option peut nécessiter une optimisation de la couche tampon 12 afin de conserver un bon confinement des électrons dans le canal.
[0021] Cependant, certaines de ses modifications, notamment l’augmentation de la densité de porteurs dans le canal ns et la réduction de l’épaisseur de la barrière, contribuent à augmenter la valeur du champ électrique dans la structure lorsque le transistor est en fonctionnement. Cette augmentation du champ électrique est particulièrement prononcée pour les filières de transistor lnAI(Ga)N/GaN ou AIN pour lesquelles la densité d’électrons dans le canal se situe dans la fourchette 1.2x1013/cm2 à 2.5x1013/cm2. Cela se traduit par une robustesse réduite de cette filière.
[0022] Le champ électrique particulièrement intense dans ces matériaux peut localement atteindre une intensité supérieure à plusieurs MV/cm. Lorsque le transistor est utilisé comme amplificateur de tension (montage source commune) le maximum de champ électrique est localisé au pied de la grille, du côté du drain (c’est entre la grille et le drain qu’est localisée la chute de tension la plus élevée, la différence de potentiel entre ces deux électrodes pouvant atteindre plusieurs dizaines de volts).
[0023] Du fait de l’absence de substrats GaN de grandes dimensions (supérieur à 3”), il est nécessaire de réaliser la croissance des matériaux semi- conducteurs sur des substrats hôtes tels que l’AI203, le SiC ou le silicium. Ces derniers possèdent cependant un paramètre de maille différent de celui du GaN ce qui engendre une importante densité de défauts orientés perpendiculairement au courant circulant dans le canal. Ces défauts traversent toute la structure et la densité de défauts émergents en surface est typiquement de l’ordre de 108 à quelques 109/cm2. Ces défauts constituent des points de fragilité du transistor qui, sous l’action d’un champ électrique élevé et des contraintes mécaniques induites par effet piézoélectrique inverse, vont être à l’origine d’une dégradation des performances (augmentation du courant de grille notamment) voire même d’une défaillance des composants. Cette zone de champ électrique intense a été identifiée dans la littérature comme impactant la fiabilité des dispositifs (voir par exemple la publication «Corrélation between Physical Defects and performance in AIGaN/GaN High Electron Mobility
Transistor Devices » Transactions on electrical and Electronic materials, Vol 11, n°2, p49-53 (2010)).
[0024] Une solution pour réduire l’intensité du champ électrique serait de réduire les tensions appliquées au transistor, notamment la tension de drain Vds. Cela se ferait cependant au détriment du rendement en puissance ajoutée (PAE) et de la puissance disponible en sortie du transistor.
[0025] Une autre solution consiste à réduire la distance entre le chapeau de grille et la surface 14. Cependant les profils de grille permettant de réduire suffisamment le champ électrique au pied de grille s’accompagnent d’une augmentation des capacités Cgd et Cgs du transistor lorsque la densité d’électrons dans le canal est supérieure à 1 0x1013/cm2. Cette augmentation est d’autant plus marquée que la densité d’électrons est importante et se traduit par une dégradation du gain en puissance. Pour les applications supérieures à 35GHz la densité d’électrons dans le canal peut atteindre des valeurs proches de 2x1013/cm2. Cette dernière solution présente donc une limite pour les densités d’électrons dans le canal élevées.
[0026] Un autre paramètre d’intérêt du transistor est son gain. Pour l’augmenter, deux approches sont mises en oeuvre : soit on réduit la longueur de grille, mais cela se fait au détriment du confinement des électrons dans le canal d’ou une diminution de la transconductance gm et donc du gain en puissance qui nécessite de modifier l’épitaxie pour ne pas dégrader cette dernière caractéristique. soit on réduit l’épaisseur de la barrière mais cela conduit à une diminution de la densité d’électrons dans le canal et in fine à une diminution du gain. Là aussi une modification de l’épitaxie (au niveau de la barrière) est nécessaire pour compenser cette réduction.
[0027] Le document JP2011 -210752 décrit un transistor HEMT comprenant un premier ensemble de plaques de champ ou « field plate » FAi associés à un deuxième ensemble de field plate FBi. L’association de ces deux ensembles permet de réduire le champ électrique dans le transistor par un effet capacitif obtenu entre ces deux rangées d’électrodes via une passivation entre les deux rangées. Cette approche est bien adaptée pour les composants de puissance utilisés pour la conversion d’énergie (commutation) fonctionnant à basse fréquence et à haute tension (>600V) mais n’est pas applicable pour un composant de puissance RF (haute fréquence). En effet la distance faible entre la grille et le drain de ces composants RF ne permet pas de réaliser deux
rangées de « field plate » de manière optimale (par manque de place entre la grille et le drain). De plus la présence de ces deux rangées ajouterait des couplages capacitifs (entre grille et drain) qui dégraderait le gain du transistor.
[0028] Un but de la présente invention est de remédier aux inconvénients précités en proposant un transistor HEMT présentant un champ électrique au pied de la grille réduit tout en maintenant un gain acceptable, compatible avec un fonctionnement haute fréquence.
DESCRIPTION DE L’INVENTION
[0029] La présente invention a pour objet un transistor à effet de champ à haute mobilité comprenant :
-un empilement selon un axe Z déposé sur un substrat et comprenant :
- une couche tampon comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite,
- une couche barrière comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite,
- une hétérojonction entre ladite couche tampon et ladite couche barrière et,
- un gaz bidimensionnel d’électrons localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction.
[0030] une source, un drain, et une grille déposée sur une face supérieure de la couche barrière entre la source et le drain, une distance entre la source et le drain étant inférieure ou égal à 4 miti, une longueur de grille étant inférieure ou égal à 0.5 miti,
- une première couche diélectrique déposée au moins sur une surface supérieure de la couche barrière entre la grille et le drain et entre la grille et la source, présentant une permittivité relative er et épaisseur e telles que :
0.5 nm < e/e r < 2 nm,
- un plot métallique disposé entre la grille et le drain et déposé sur la première couche diélectrique, une longueur du plot métallique étant inférieure ou égale à 2 fois la longueur de la grille, le plot métallique étant connecté électriquement à la grille
[0031] Préférentiellement la permittivité relative er de la première couche diélectrique est comprise entre 3 et 10.
[0032] Préférentiellement la fréquence de fonctionnement est comprise entre 10 et 80 GHz.
[0033] Selon un premier mode de connexion le plot métallique est connecté électriquement à la grille par une première connexion métallique.
[0034] Selon un mode de réalisation une somme d’une section de la grille, d’une section du plot et d’une section de ladite première connexion métallique reliant la grille et le plot PM est supérieure ou égale à deux fois une section de la grille.
[0035] Selon un mode de réalisation la première connexion métallique est en contact électrique avec le plot métallique
[0036] Selon un autre mode de réalisation le transistor comprend en outre une deuxième couche diélectrique déposée au moins sur le plot métallique, la première connexion métallique étant en contact avec ladite deuxième couche diélectrique déposée sur le plot métallique, de manière à réaliser une connexion capacitive entre le plot métallique et la grille.
[0037] Selon un mode de réalisation la première connexion métallique est en contact électrique avec la grille.
[0038] Selon un autre mode de réalisation la deuxième couche diélectrique est également déposée sur la grille, et la première connexion métallique est en contact avec une partie de la couche deuxième diélectrique déposée sur la grille.
[0039] Selon un deuxième mode de connexion la grille est connectée à un bus de grille et le plot métallique est connecté audit bus de grille.
[0040] Selon un mode de réalisation une somme d’une section de la grille et d’une section du plot est supérieure ou égale à deux fois une section de la grille.
[0041] Selon un mode de réalisation le transistor comprend en outre une deuxième connexion métallique reliant la grille et le plot métallique du côté opposé au bus de grille.
[0042] Selon un autre aspect l’invention concerne un ensemble comprenant une pluralité de transistors selon l’invention, dans lequel un transistor partage avec un transistor adjacent alternativement une source et un drain et dans lequel les sources sont reliées entre elles par un pont de source.
[0043] L’invention sera mieux comprise et d’autres caractéristiques, buts et avantages de celle-ci apparaîtront au cours de la description détaillée qui va suivre et en regard des dessins annexés donnés à titre d’exemples non limitatifs et sur lesquels :
[0044] La figure 1 déjà citée représente schématiquement une coupe de la structure d’un transistor HEMT élémentaire classique.
[0045] La figure 2 déjà citée représente un transistor HEMT classique avec une grille présentant une forme en T.
[0046] La figure 3 illustre un transistor à effet de champ à haute mobilité selon l’invention.
[0047] La figure 4 illustre l’effet du plot métallique sur le champ électrique dans le canal pour un transistor fonctionnant au point de polarisation (dans cet exemple Vds de 15V et Ids de 0.2A/mm). La partie supérieure illustre la grille du transistor et le plot déposé sur la couche de passivation. La partie inférieure illustre la valeur de la composante selon x du champ électrique dans le canal Fx(x)_Canal en fonction de x, et en fonction de différentes épaisseurs de la couche de passivation.
[0048] La figure 5 illustre l’effet du plot métallique sur le champ électrique dans le canal pour un transistor fonctionnant à une tension Vds Ax de 40V et Vgs Ax de - 9V. La partie supérieure illustre la grille du transistor et le plot déposé sur la couche de passivation. La partie inférieure illustre la valeur de la composante selon x du champ électrique dans le canal Fx(x)_Canal en fonction de x, et en fonction de différentes épaisseurs de la couche de passivation.
[0049] La figure 6 illustre l’évolution de la composante du champ électrique selon z dans la barrière Fz(z)_Bar en fonction de z.
[0050] La figure 7 illustre une première option préférée de connexion grille-plot « par le haut » dans laquelle la première connexion métallique connecte électriquement la grille et le plot métallique en réalisant une connexion directe.
[0051] La figure 8 illustre une première alternative d’une deuxième option dans laquelle la connexion entre la grille et le plot est capacitive, dans laquelle la connexion s’effectue au travers des couches de passivation.
[0052] La figure 9 illustre une deuxième alternative de la deuxième option dans laquelle la connexion entre la grille et le plot est capacitive, dans laquelle la
connexion s’effectue au travers de la couche PL2 côté plot métallique, le contact côté grille étant direct avec celle-ci.
[0053] La figure 10 illustre un mode de connexion grille-plot « planaire» dans laquelle le plot métallique est connecté au bus de grille.
[0054] La figure 11 illustre une variante du mode de connexion grille-plot de la figure 10 dans laquelle une deuxième connexion métallique relie la grille et le plot métallique du côté opposé au bus de grille.
DESCRIPTION DETAILLEE DE L’INVENTION
[0055] Le transistor à effet de champ à haute mobilité 100 selon l’invention est illustré figure 3. Il comprend un empilement 10 selon un axe Z déposé sur un substrat 11 qui comprend:
- une couche tampon 12 comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite (typiquement du GaN),
- une couche barrière 13 comprenant un deuxième matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite (typiquement de IhAIN, ou de l’AIGaN ou de l’InAIGaN),
- une hétérojonction 15 entre la couche tampon 12 et la couche barrière 13, et
- un gaz bidimensionnel d’électrons 9 localisé dans un plan XY perpendiculaire à l’axe Z et au voisinage de l’hétérojonction 15.
[0056] Préférentiellement une fine couche 15 de AIN (typiquement 1 à 2 nm d’épaisseur) est ajoutée entre la couche tampon 12 et la barrière 13 pour augmenter la densité d’électrons et la mobilité électronique dans le canal.
[0057] Le transistor comprend également de manière classique une source S, un drain D, et une grille G déposée sur une face supérieure 14 de la couche barrière 13 entre la source S et le drain D. L’alignement S/G/D définit l’axe X d’intérêt du composant. On prend l’origine O du repère (x,z) au pied de la source S, à l’interface entre la barrière et la couche tampon. La grille présente par exemple une forme rectangulaire, ou en T, ou en G. Le transistor selon l’invention est configuré pour fonctionner à haute fréquence, typiquement entre 10 et 80 GHz. Pour cela il faut que la distance entre la source et le drain dsD (selon l’axe X) soit inférieur ou égal à 4 miti, avec une longueur de grille Lg
(selon l’axe X) inférieure ou égal à 0.5 pm. En effet la fréquence de fonctionnement dimensionne les différentes distances dsG- doD et Lg.
[0058] On a : dSD = dSo + dGD + Lg
[0059] Pour un transistor RF de puissance il faut :
- une résistance d’entrée (entre la source et la grille) la plus petite possible. Cette résistance est proportionnelle à la distance grille-source dsG-
- une grille de longueur telle que le temps de transit des électrons sous cette grille soit compatible de la fréquence de fonctionnement visée. Typiquement avec Lg=0.5pm le transistor fonctionne jusqu’à 10GHz, avec Lg=0.25pm il fonctionne jusqu’à 20GHz, avec Lg=0.15pm il fonctionne jusqu’à 35GHz, avec Lg=0.1 pm jusqu’à 50GHz, et avec Lg=0.065pm jusqu’à 80GHz.
- une résistance de sortie la plus faible possible également mais avec la contrainte additionnelle (par rapport à l’entrée) que la distance ente la grille et le drain doD soit suffisamment grande pour supporter la tension appliquée entre le drain et la grille (si elle est trop courte cela peut entraîner la destruction du composant par claquage par avalanche). Cette distance doD est donc un compromis entre ces deux exigences.
[0060] A noter que, pour les transistors à base de nitrure, une forte densité d’électrons dans le canal est nécessaire pour ces applications RF.
[0061] De manière classique le transistor comprend une première couche diélectrique PL1 (couche de passivation) déposée au moins sur la surface supérieure 14 de la couche barrière 13 entre la grille G et le drain D et entre la grille G et la source S. Cependant cette couche de passivation présente une épaisseur particulière dans le transistor selon l’invention.
[0062] Le transistor selon l’invention comprend également un plot métallique PM disposé entre la grille G et le drain D. Le plot PM métallique est disposé entre la grille G et le drain D, et déposé sur la première couche diélectrique PL1. En outre le plot métallique est connecté électriquement à la grille. Comme décrit plus loin ce plot a un effet sur le champ électrique localisé au pied de la grille du côté drain.
[0063] La source, le drain et la grille sont communément dénommés électrode, et le plot PM peut être assimilé selon cette dénomination à une quatrième électrode. Le plot PM est réalisé en métal, typiquement en Au.
[0064] En relation avec la présence du plot la couche de passivation PL1 selon l’invention présente une permittivité relative er et une épaisseur e telle :
0.5 nm < e/er < 2 nm (1)
[0065] La borne supérieure du paramètre e/8r est déterminée par simulation (voir plus loin). Le ratio e/e r ne peut pas non plus présenter une valeur inférieure à 0.5 nm car le champ électrique dans cette passivation sous le plot PM dépasserait le champ de claquage du matériau ce qui dégraderait cette passivation PL1.
[0066] Pour un fonctionnement optimum du plot, il convient également (voir plus loin) que celui-ci ne présente pas une taille trop importante par rapport à la grille, soit que la longueur Lp du plot métallique selon l’axe X soit inférieure ou égale à 2 fois la longueur Lg de la grille : Lp < 2.Lg
[0067] La valeur du ratio R= e/e r de la couche PL1 selon l’invention est beaucoup plus faible que ce qui est communément pratiqué dans les transistors de l’état de la technique, dans lesquels cette couche de passivation est typiquement d’une épaisseur de 50 nm - 2 miti, avec des permittivités typiquement comprises entre 3 et 10, soit un R compris entre 5 nm et 667 nm.
[0068] Préférentiellement pour l’invention la permittivité relative er est comprise entre 3 et 10. En effet avec une permittivité plus élevée on atteindrait un champ de claquage du matériau trop faible par rapport au champ appliqué lors du fonctionnement du composant. De plus ces valeurs de permittivité correspondent aux matériaux les plus matures technologiquement. Ces valeurs préférentielles de permittivité conduisent alors à une épaisseur de la couche e de passivation comprise entre 1.5 nm et 20 nm.
[0069] Sur la figure 3 la zone 30 est la zone critique du composant. Le champ électrique y est intense, et, comme il existe une forte densité de dislocations dans cette barrière 13, à cause du phénomène de piézoélectricité inverse, c’est une zone de défaillance du composant. Il y a alors création de chemins de conduction entre la grille et le canal via ces défauts ce qui se traduit in fine par une augmentation des courants de fuite de grille et une dégradation des performances du transistor. On dénomme Fx_canal la composante du champ selon x dans le canal. Le canal est localisé dans la couche tampon (Buffer) à quelques nm de l’interface avec la barrière ou la couche 15 lorsqu’elle est présente.
[0070] Comme il sera montré figures 4 et 5, la zone 31 illustre la localisation d’un nouveau champ électrique au pied du plot PM. L’ajout d’une 4éme électrode (PM) très proche de la barrière et séparée d’elle par une passivation PL1, permet de réduire l’intensité du champ électrique au pied de grille, dans le
canal et la barrière, en le déportant au pied de cette 4éme électrode qui, étant isolée de la barrière et de ses défauts par la passivation, permet d’éliminer cette cause de défaillance.
[0071] L’effet du plot PM tel que revendiqué sur le champ électrique au voisinage du pied de la grille est illustré figures 4 et 5. Sur ces deux figures la partie supérieure illustre la grille du transistor et le plot PM déposé sur la couche PL. La partie inférieure illustre la valeur de la composante selon x du champ électrique dans le canal Fx(x)_Canal en fonction de x (avec une origine O choisie à la source comme illustré figure 3) en fonction de différentes épaisseurs e de la couche PL1. Ces simulations ont été réalisées par TCAD (de l'anglais Technology Computer-Aided Design) qui est une branche de la CAO électronique visant à modéliser la fabrication et le fonctionnement des dispositifs à semi-conducteurs.
[0072] Dans cet exemple la distance pied de grille-source est de 0.7 pm et la distance pied de grille-drain 1.4 miti, la longueur de la grille Lg est de 110 nm. Le plot PM présente une longueur Lp de 75 nm et est situé à 800 nm du pied de grille situé du côté du drain (voir échelle selon x sur les figures 4 et 5).
[0073] La figure 4 correspond au comportement du champ lorsque le composant est au point de polarisation (point de repos) avec les paramètres:
Vds = 15V ; lds=0.2A/mm (pour un fonctionnement en classe AB) et la densité de porteurs ns dans le canal est de l’ordre de 1 6.1013/cm2.
[0074] La densité de charge ns (fixée par les matériaux utilisés) impose la tension de fonctionnement maximale Vds Ax qui peut être appliquée au transistor, cette tension de fonctionnement Vds devant être inférieure à Vds Ax·
[0075] La figure 5 correspond au comportement du champ lorsque le composant est au point de fonctionnement avec un Vds maximum de VdSMAx=40V et VgSMAx=-9V.
[0076] On choisit dans cet exemple une couche PL1 en Si3N4 (cas usuel) de permittivité relative er égale à 7.5 et d’épaisseur e variable.
[0077] Sur ces deux figures les deux courbes C1 et CT illustrent le champ Fx(x)_Canal sans plot (l’épaisseur e de la couche PL1 est alors sans influence). Les courbes suivantes intègrent la présence d’un plot PM. Les courbes C5 et C5’ correspondent à une épaisseur e de PL1 de 5 nm, les courbe C15 et C15’ à une épaisseur de PL1 de 15 nm, les courbes C25 et C25’ à une épaisseur de PL1 de 25 nm. Pour la simulation on a pris er=7,5, valeur du nitrure, matériau très utilisé pour la passivation. Ainsi dans les simulations
[0078] e=5 nm <-> R= e/8r = 0.66 e=15 nm <-> R= e/e r = 2 e=25 nm <-> R= e/e r = 3.33
[0079] On constate sur ces deux figures, illustrant deux situations du composant (au point de fonctionnement du transistor et aux tensions maximales appliquées sur le drain et la grille), que la présence du plot PM connecté à la grille a pour effet de réduire l’intensité du pic P1 du champ électrique Fx(x)_Canal au pied de la grille, situé du côté du drain. Simultanément à cette réduction on observe la naissance d’un deuxième pic de champ électrique P2 au pied du plot PM également situé du côté du drain. On observe également que plus le ratio R est faible plus l’intensité du champ électrique au pied de la grille est réduite, et plus celle au pied de PM est augmentée.
[0080] On constate que pour (25 nm et sr=7.5) soit R=3.33 le champ au pied de la grille n’est pas sensiblement réduit, l’effet devenant plus net à partir de (15 nm et sr=7.5) soit R=2 (diminution du champ d’au moins 30%).
[0081] C’est l’effet capacitif induit par la présence du plot métallique PM associé à la couche diélectrique PL1 qui modifie la répartition du champ. L’effet capacitif est créé entre le plot PM et le gaz 2D d’électrons 9 via la première couche de passivation PL1. Ce plot PM permet d’amener un potentiel électrique entre la grille et le drain qui permet de réduire la densité d’électrons localisés à l’interface entre les matériaux 13 et 12 se trouvant à l’aplomb de ce plot. Son action est d’autant plus importante que ce plot est proche du gaz d’électrons 9 et que le ratio R est petit.
[0082] La longueur de la grille Lg (c’est à dire de son tronc pour une grille T ou G) détermine la fréquence maximum de fonctionnement du transistor. Pour ne pas trop dégrader les performances du transistor (particulièrement le gain), le plot PM ne doit pas avoir une longueur Lp trop importante car cela conduirait à une dégradation du gain en puissance du transistor. A l’aide de simulations les inventeurs ont déterminé qu’il convenait que Lp soit inférieur ou égal à 2 fois la longueur de grille Lg (selon l’axe d’alignement X). Le critère est qu’au-delà de cette longueur du plot de 2 fois Lg on perd plus de 1dB sur le gain.
[0083] On note que la réduction du pic P1 de champ électrique est plus marquée pour VdsMAx = 40V et VgSMAx=-9V, le couple (15 nm et sr=7,5) soit R=2 permettant de réduire le champ de 4MV/cm à 2.5 MV/cm.
[0084] La figure 6 illustre un effet additionnel bénéfique du couple (plot PM, PL1 avec R faible). La figure 6 illustre l’évolution de la composante du champ
électrique selon z dans la barrière 13 Fz(z)_Bar en fonction de z (le point 0 correspond au début de la couche additionnelle 15). Les courbes de gauche correspondent au transistor au point de fonctionnement (dans l’exemple choisi lds=0.2A/mm et Vds=15V) et la courbe de droite au transistor à Vds Ax = 40V et VgSMAx=-9V. Les courbes D5, D15 et D25 de gauche correspondent respectivement à une épaisseur de couche de passivation de 5 (R=0.66), 15 (R=2) et 25 nm (R=3.33), de même pour les courbes D5’, D15’ et D25’ de droite. Une valeur excessive du champ Fz(z)_Bar est à l’origine de défaillances du composant, suite à la déformation de la maille cristalline via les contraintes induites par effet piézoélectrique inverse. Ces défaillances se traduisent par la création de chemins de conduction parasite entre la grille et le canal 2DEG menant à une dégradation des performances hyperfréquences du transistor.
[0085] On constate une diminution du champ au pied de grille côté drain Fz(z)_Bar dans la profondeur de la couche barrière, de plus en plus marquée lorsque l’épaisseur devient fine.
[0086] En outre le gain du transistor obtenu pour les quatre valeurs de R 0.66, 2, 3.33 et 4 a été simulé et les résultats sont donnés dans le tableau I ci- dessous, qui synthétise également les résultats sur le champ électrique au pied de la grille.
[0087] Pour le gain on a considéré le point de fonctionnement au repos et une fréquence de 35 GFIz.
Tableau I
*: référence : pas de plot PM
**: relevé au pied de la grille côté drain dans le canal (zone critique du composant)
***: relevé au pied de la grille côté drain dans la barrière (zone critique du composant).
[0088] Au niveau du gain, la présence du plot a tendance à diminuer le gain, de manière plus marquée lorsque l’épaisseur e augmente. Une perte allant
jusqu’à 1dB est considérée comme acceptable, au-delà les performances sont considérées dégradées. Pour un ratio R de 2 on est en dessous de 1 dB (0.9) et pour R=3.33 on a dépassé ce seuil (1 ,5). Ces résultats confortent le choix d’une couche de passivation (e, er) telle que e/e r < 2 pour la réalisation du transistor selon l’invention.
[0089] Pour le champ Fx(x)_Canal, un ratio R=2 permet d’avoir au moins 30% de diminution du champ maximum (sans plot). Pour le champ Fz(z)_Bar, le ratio R=2 permet d’avoir au moins 25% de diminution du champ maximum.
[0090] Pour les ratios 3-4 (et au-delà) l’effet de réduction du pic P1 est faible et la perte de gain est plus importante.
[0091] Cet effet d’étalement du champ électrique n’est pas dépendant au premier ordre de la position du plot dans l’espace grille-drain. Préférentiellement le plot PM n’est trop collé à la grille ni au drain. Si le plot PM est trop près du contact drain cela se traduit par une augmentation de Cgd et donc une réduction du gain et s’il est placé trop près de la grille, cela devient difficile à réaliser. De plus si le pont reliant la grille et le plot PM n’est pas assez long, cela va se traduire par une résistance de grille trop grande. Ainsi préférentiellement la distance plot-drain est supérieure ou égale à 300 nm et la distance plot-grille est supérieure ou égale à 200 nm.
[0092] Une solution permettant une simplification de la fabrication est que le plot métallique présente un motif identique au motif de la grille. Il est donc réalisé par duplication de la grille.
[0093] Le plot métallique PM est connecté électriquement à la grille G en passant par une connexion métallique. Différents exemples de mode de connexion sont décrits ci-dessous.
[0094] Un premier mode de connexion « par le haut» est illustré figures 7 à 9. Le plot métallique est connecté électriquement à la grille par une première connexion métallique.
[0095] Selon une première option préférée illustrée figure 7, la première connexion métallique 60 connecte électriquement la grille G et le plot métallique PM en réalisant une connexion directe (de type résistive avec une résistance aussi faible que possible). Lorsque la grille est recouverte par la couche PL1 il convient d’ouvrir un passage sur le chapeau de grille pour réaliser la connexion. Avec cette configuration il n’est pas nécessaire d’optimiser la capacité et elle permet de réduire le plus fortement les champs électriques (voir simulations précédentes effectuées dans ce cas). Elle rend cependant plus complexe la
réalisation car elle nécessite de réaliser une ouverture dans la passivation présente sur la grille pour obtenir un contact direct.
[0096] Selon une deuxième option illustrée figures 8 et 9 le transistor comprend en outre une deuxième couche diélectrique PL2 déposée au moins sur le plot métallique PM, la première connexion métallique 61 étant en contact avec ladite deuxième couche diélectrique PL2 déposée sur le plot PM. Le plot métallique et la grille sont alors reliés par une connexion capacitive. Cette configuration rend la réalisation plus simple car ne nécessite pas de réaliser une ouverture dans la passivation présente sur la grille. Cependant il est alors nécessaire d’optimiser la capacité et elle est moins efficace pour réduire les champs électriques.
[0097] Lors de la fabrication typiquement la couche PL1 recouvre la grille et la couche PL2 recouvre le plot et la grille tel qu’illustré figures 8 et 9.
[0098] Selon une alternative illustrée figure 8 la connexion capacitive entre G et PM s’effectue au travers de PL1 et PL2 côté grille G et au travers de PL2 côté plot métallique PM. La première connexion métallique 61 est en contact avec la partie de la couche deuxième diélectrique PL2 déposée sur la grille.
[0099] Selon une autre alternative illustrée figure 9 la connexion capacitive entre G et PM s’effectue au travers de PL2 côté plot métallique, le contact côté grille étant direct avec celle-ci, une ouverture ayant été réalisée sur le chapeau de grille. La première connexion métallique 61 est alors en contact électrique avec la grille.
[0100] Si le plot PM a une résistance électrique trop importante, les pertes vont augmenter et le gain du transistor va diminuer. Il est souhaitable que le plot ait une résistance relativement faible, typiquement comparable à la résistance électrique de la grille ou inférieure. On définit la somme des sections åS égale à la somme de la section de la grille SQ, de la section du plot PM SPM et de la section de la connexion 60 ou 61. La section de ces différents éléments est définie dans le plan OXZ, plan perpendiculaire à la circulation du courant de grille. Préférentiellement åS doit être supérieure ou égale à 2 fois la section de la grille. Si ces différents éléments sont composés du même métal cela garantit que la résistance de l’ensemble (grille + pont/connexion 60 ou 61 + plot PM) est au moins inférieure ou égale d’un facteur 2 à celle de la grille seule (cas de référence sans plot PM).
[0101] Selon un mode de réalisation les grilles sont connectées ensemble via un bus de grille G-bus et les drains sont connectées ensemble via un bus de
drain D-bus situé dans un plan P1. Les sources sont reliées entre elles avec un « pont de source » PS passant par-dessus une couche de passivation et situé dans un plan P2 au-dessus de P1.
[0102] Selon un deuxième mode de connexion le plot métallique PM est connecté au bus de grille G-Bus par une de ses extrémités, PM et G sont ainsi tous les deux reliés au bus de grille. La figure 10 illustre ce mode de connexion pour un ensemble 100 de transistors dans lequel un transistor partage avec le transistor adjacent alternativement une source et un drain. Cette connexion est facile à réaliser technologiquement, elle peut être résistive ou capacitive.
[0103] Selon une variante de ce mode de connexion illustrée figure 11 une deuxième connexion métallique 62 relie la grille et le plot métallique du côté opposé au bus de grille G-bus par l’extrémité du plot PM opposée au bus de grille. Cela permet de réduire la résistance de grille d’un facteur 2 ce qui est avantageux pour le gain du transistor.
[0104] Dans le cas d’une connexion via le bus de grille la condition sur la somme des sections s’exprime sans la section du pont. Cela revient à dire que la somme de la section du plot PM SPM + la section SQ de la grille G est supérieure ou égale à deux fois la section SQ de la grille G.
Claims
REVENDICATIONS
1. Transistor à effet de champ à haute mobilité (100) fonctionnant à haute fréquence comprenant :
- un empilement (10) selon un axe Z déposé sur un substrat (11) et comprenant :
- une couche tampon (12) comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une première bande interdite,
- une couche barrière (13) comprenant un deuxième matériau semi- conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et présentant une deuxième bande interdite, la deuxième bande interdite étant supérieure à la première bande interdite,
- une hétérojonction (15) entre ladite couche tampon (12) et ladite couche barrière (13) et,
- un gaz bidimensionnel d’électrons (9) localisé dans un plan XY et au voisinage de l’hétérojonction (15),
- une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (14) de la couche barrière (13) entre la source et le drain, une distance entre la source et le drain étant inférieure ou égal à 4 miti, une longueur de grille (Lg) étant inférieure ou égal à 0.5 miti,
- une première couche diélectrique (PL1) déposée au moins sur une surface supérieure (14) de la couche barrière (13) entre la grille (G) et le drain (D) et entre la grille (G) et la source (S), présentant une permittivité relative er et une épaisseur e telles que : 0.5 nm < e/er < 2 nm,
- un plot (PM) métallique disposé entre la grille (G) et le drain (D) et déposé sur la première couche diélectrique (PL1), une longueur (Lp) du plot métallique étant inférieure ou égale à 2 fois la longueur (Lg) de la grille, le plot métallique étant connecté électriquement à la grille.
2. Transistor selon la revendication précédente dans lequel la permittivité relative er de la première couche diélectrique est comprise entre 3 et 10.
3. Transistor selon l’une des revendications précédentes dans lequel la fréquence de fonctionnement est comprise entre 10 et 80 GHz.
4. Transistor selon l’une des revendications 1 à 3 dans lequel le plot métallique est connecté électriquement à la grille par une première connexion métallique (60, 61).
5. Transistor selon la revendication précédente dans lequel une somme d’une section de la grille, d’une section du plot et d’une section de ladite première connexion métallique reliant la grille et le plot PM est supérieure ou égale à deux fois une section (SQ) de la grille (G).
6. Transistor selon l’une des revendications 4 ou 5 dans lequel la première connexion métallique (60) est en contact électrique avec le plot métallique
7. Transistor selon l’une des revendications 4 ou 5 comprenant en outre une deuxième couche diélectrique (PL2) déposée au moins sur le plot métallique (PM), la première connexion métallique (61) étant en contact avec ladite deuxième couche diélectrique déposée sur le plot métallique, de manière à réaliser une connexion capacitive entre le plot métallique et la grille.
8. Transistor selon la revendication précédente dans lequel la première connexion métallique (61) est en contact électrique avec la grille.
9. Transistor selon la revendication 7 dans lequel la deuxième couche diélectrique (PL2) est également déposée sur la grille, et dans lequel la première connexion métallique (61) est en contact avec une partie de la couche deuxième diélectrique déposée sur la grille.
10. Transistor selon l’une des revendications 1 à 3 dans lequel la grille est connectée à un bus de grille (G-Bus) et le plot métallique est connecté audit bus de grille. 1.Transistor selon la revendication précédente dans lequel une somme d’une section de la grille et d’une section du plot est supérieure ou égale à deux fois une section (SQ) de la grille (G).
12. Transistor selon l’une des revendications 10 ou 11 comprenant en outre une deuxième connexion métallique (62) reliant la grille et le plot métallique du côté opposé au bus de grille (G-bus).
13. Ensemble (100) comprenant une pluralité de transistors selon l’une des revendications précédentes et dans lequel un transistor partage avec un transistor adjacent alternativement une source et un drain et dans lequel les sources sont reliées entre elles par un pont de source (PS).
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2020
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- 2020-12-18 EP EP20824594.4A patent/EP4078681A1/fr active Pending
- 2020-12-18 US US17/787,566 patent/US20220406925A1/en active Pending
Patent Citations (3)
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|---|---|---|---|---|
| JP2011210752A (ja) | 2010-03-26 | 2011-10-20 | Nec Corp | 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法 |
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Non-Patent Citations (1)
| Title |
|---|
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Also Published As
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|---|---|
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| EP4078681A1 (fr) | 2022-10-26 |
| US20220406925A1 (en) | 2022-12-22 |
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