DE102004063523B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit:
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p);
einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist;
einem ersten Störstellenbereich (3) eines ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (202) in der Halbleiterschicht abgrenzt;
einem Halbleiterelement (101), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; und
einem MOS-Transistor (102), der in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist,
wobei der MOS-Transistor enthält:
einen zweiten Störstellenbereich (12) eines zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration aufweist als die Halbleiterschicht; und
eine Drainelektrode (24), die elektrisch mit dem zweiten Störstellenbereich verbunden ist,
wobei die Halbleitervorrichtung weiter enthält:
einen ersten Isolierfilm...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf einen Hochspannungs-IC (im folgenden auch als ein "HVIC" bezeichnet).
  • Es wurden Techniken vorgeschlagen zum Realisieren von HVICs, die den RESURF(verringertes Oberflächenfeld)-Effekt nutzen. Z.B. wird bei der in der Japanischen Patentoffenlegungsschrift JP 9-283716 A (1997) beschriebenen Technik der RESURF-Effekt dazu genutzt, eine hohe Durchbruchspannung einer Pegelschiebeschaltung zu erreichen, die Signalpegel von einem niedrigen Potential in ein hohes Potential umwandelt.
  • Mehr über den RESURF-Effekt ist z.B. in der US 4,292,642 beschrieben, und einige HVICs sind in den Japanischen Patentoffenlegungsschriften JP 9-55498 A (1997) und JP 2-248078 A (1990) offenbart. Weiter offenbart die Japanische Patentoffenlegungsschrift JP 5-190693 A (1993) eine Technik zum Bilden von Feldplatten in mehreren Schichten, die von der Umgebung isoliert sind, so dass das elektrische Feld auf der Oberfläche eines Halbleitersubstrats durch die kapazitive Kopplung zwischen den Feldplatten stabilisiert werden kann.
  • Da sich bei den herkömmlichen HVICs mit einem Potential von mehreren 100 Volt versorgte Verbindungsleitungen über einem Halbleitersubstrat befinden gibt es die Möglichkeit, das aufgrund des Einflusses der Potentiale dieser Verbindungsleitungen lokale elektrische Feldkonzentrationen auftreten, die einen Abfall der Durchbruchspannung einer Halbleitervorrichtung verursachen können. Somit kann es schwierig sein, eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung zu erzielen.
  • Weiter kann die Störstellenkonzentration und Dicke einer epitaktischen Schicht, die üblicherweise zur Verbesserung der Durchbruchspannung durch Ausnützen des RESURF-Effekts verwendet wird, sich leicht ändern, und somit ist es schwierig, die RESURF-Bedingung zu erfüllen. Auch von daher ist es schwierig, eine Halbleitervorrichtung mit gewünschter Durchbruchspannung zu erreichen.
  • US 6 194 761 B1 offenbart einen n-Kanal-VDMOS-Transistor, der in einem Aktiven bereich vom n-Typ in einer integrierten Schaltung mit Übergangstrennung gebildet ist. Um Überspannungen zwischen Source und Gate zu vermeiden, die das Gatedielektrikum beschädigen oder zerstören könnten, ist in demselben aktiven bereich ein p-Kanal-MOS-Transistor gebildet, dessen Gateelektrode mit der Gateelektrode des VDMOS-Transistors verbunden ist, dessen Sourcebereich mit dem Sourcebereich des VDMOS-Transistors gemeinsam ist und dessen Drainbereich mit dem p-Übergangstrennbereich verbunden ist. Der p-Kanal-MOS-Transistor hat eine Schwellenspannung unterhalb der Durchbruchspannung des Gatedielektrikums des VDMOS-Transistors, so dass er als Spannungsbegrenzer wirkt.
  • Eine Aufgabe der vorliegenden Erfindung ist es, eine Technik bereitzustellen, die das leichte Erreichen einer Halbleitervorrichtung mit gewünschter Durchbruchspannung erlaubt.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
  • Eine erste Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des ersten Leitfähigkeitstyps, ein Halbleiterelement und einen MOS-Transistor. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist in der Halbleiterschicht vorgesehen, wobei er sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat derart erstreckt, dass ein vorbestimmter Bereich in der Halbleiterschicht abgegrenzt wird. Das Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor ist in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor beinhaltet einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; und eine Drainelektrode, die elektrisch mit dem zweiten Störstellenbereich verbunden ist. Die erste Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet weiter einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten sowie eine Verbindungsleitung. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart vorgesehen, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart vorgesehen, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm sich über die ersten und zweiten Feldplatten erstreckend derart vorgesehen, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bildet. Diejenige der ersten Feldplatten, die am nächsten zu dem ersten Störstellenbereich liegt, ist eine Gateelektrode des MOS-Transistors. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen. Diejenige der zweiten Feldplatten, die am nächsten zu der Gateelektrode liegt hat einen Ausnehmungsabschnitt unter der Verbindungsleitung. In einem der Zwischenräume zwischen den ersten Feldplatten, der unter dem Ausnehmungsabschnitt angeordnet ist, ist abgesehen von den ersten Feldplatten eine Elektrode vorgesehen.
  • Wenn ein höheres Potential als das, welches an den ersten Störstellenbereich angelegt ist, an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt wird, wird eine Sperrspannung an einen durch den ersten Störstellenbereich und diese Halbleiterschicht gebildeten pn-Übergang angelegt, und die Halbleiterschicht, in welcher der MOS-Transistor vorgesehen ist, wird mit einer Verarmungsschicht bedeckt. Dies führt zu einer verbesserten Durchbruchspannung der Vorrichtung.
  • Auch wenn ein höheres Potential als das, welches an die Gateelektrode angelegt ist, an den zweiten Störstellenbereich und die an Verbindungsleitung angelegt wird, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die am nächsten zu der Gateelektrode ist, und der Verbindungsleitung. Da bei der vorliegenden Erfindung die zweite Feldplatte, die am nächsten zu der Gateelektrode ist, einen Ausnehmungsabschnitt unterhalb der Verbindungsleitung aufweist, ist es möglich, einen durch den Potentialunterschied zwischen der zweiten Feldplatte und der Verbindungsleitung verursachten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter ist bei der vorliegenden Erfindung eine Elektrode zwischen den ersten Feldplatten unter dem Ausnehmungsabschnitt der zweiten Feldplatte, welche am nächsten zu der Gateelektrode ist, beabstandet angeordnet. Selbst wenn die zweite Feldplatte, die am nächsten zu der Gateelektrode angeordnet ist, den Ausnehmungsabschnitt aufweist, kann somit in der Nähe der oberen Oberfläche der Halbleiterschicht durch das Potential der Verbindungsleitung verursachte elektrische Feldkonzentra tion verringert werden, da die kapazitive Kopplung der Elektrode mit den ersten Feldplatten und der Halbleiterschicht die Erzeugung von Äquipotentialflächen zwischen der Elektrode und den ersten Feldplatten erlaubt und wegen des elektrostatischen Abschirmungseffektes der Elektrode. Als Folge kann eine Halbleitervorrichtung mit gewünschter Durchbruchspannung leicht erreicht werden.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 3.
  • Eine zweite Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des ersten Leitfähigkeitstyps, ein erstes und ein zweites Halbleiterelement, einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die Halbleiterschicht, einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten sowie eine Verbindungsleitung. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen, dass er einen vorbestimmten Bereich in der Halbleiterschicht abgrenzt. Das erste Halbleiterelement ist in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen. Der zweite Störstellenbereich ist in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen. Das zweite Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart vorgesehen, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart vorgesehen, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm sich über die ersten und zweiten Feldplatten erstreckend derart angeordnet, dass sie eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bildet. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen. Diejenige der Feldplatten, die am nächsten zu dem Störstellenbereich ist, weist einen Ausnehmungsabschnitt unter der Verbindungsleitung auf. In einem der Zwischenräume zwischen den ersten Feldplatten, der sich unter dem Ausnehmungsabschnitt befindet, ist eine Elektrode abgesehen von den ersten Feldplatten vorgesehen.
  • Wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt ist, ist eine Sperrspannung an einen von dem ersten Störstellenbereich und dieser Halbleiterschicht gebildeten pn-Übergang angelegt, und eine Verarmungsschicht ist in der Halbleiterschicht bereitgestellt. Dies hat zur Folge, dass das erste Halbleiterelement von der Verarmungsschicht umgeben ist, wodurch die Durchbruchspannung der Vorrichtung verbessert wird.
  • Auch wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an den zweiten Störstellenbereich und die Verbindungsleitung angelegt wird, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die am nächsten zu dem ersten Störstellenbereich ist, und der Verbindungsleitung. Da bei der vorliegenden Erfindung die zweite Feldplatte, die am nächsten zu dem ersten Störstellenbereich ist, einen Ausnehmungsabschnitt unterhalb der Verbindungsleitung aufweist, ist es möglich, den durch den Potentialunterschied zwischen der zweiten Feldplatte und der Verbindungsleitung bewirkten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter ist bei der vorliegenden Erfindung eine Elektrode zwischen den ersten Feldplatten unter dem Ausnehmungsabschnitt der zweiten Feldplatte beabstandet angeordnet, die am nächsten zu dem ersten Störstellenbereich ist. Selbst wenn die zweite Feldplatte, die am nächsten zu dem ersten Störstellenbereich ist, den Ausnehmungsabschnitt aufweist, kann somit durch das Potential der Verbindungsleitung in der Nähe der oberen Oberfläche der Halbleiterschicht verursachte elektrische Feldkonzentration verringert werden, da die kapazitive Kopplung der Elektrode mit den ersten Feldplatten und der Halbleiterschicht die Erzeugung von Äquipotentialflächen zwischen der Elektrode und den ersten Feldplatten erlaubt und wegen des elektrostatischen Abschirmeffekts der Elektrode. Als eine Folge kann eine Halbleitervorrichtung mit gewünschter Durchbruchspannung leicht erzielt werden.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 4.
  • Eine dritte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die Halbleiterschicht, einen zweiten Störstellenbereich des ersten Leitfähigkeitstyps, ein Halbleiterelement und einen MOS-Transistor. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist in einer oberen Oberfläche der Halbleiterschicht derart vorgesehen, dass ein vorbestimmter Bereich in der Halbleiterschicht abgegrenzt wird. Der zweite Störstellenbereich ist in der Halbleiterschicht sich von der oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend innerhalb des vorbestimmten Bereichs vorgesehen. Das Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor ist in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor beinhaltet einen dritten Störstellenbereich des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist; und eine Drainelektrode, welche elektrisch mit dem dritten Störstellenbereich verbunden ist. Die dritte Halbleitervorrichtung gemäß der vorliegenden Erfindung beinhaltet weiter einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten sowie eine Verbindungsleitung. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem dritten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem dritten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart vorgesehen, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem dritten Störstellenbereich voneinander beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart vorgesehen, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm sich über die ersten und zweiten Feldplatten erstreckend derart vorgesehen, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bildet. Diejenige der ersten Feldplatten, die am nächsten zu dem ersten Störstellenbereich ist, ist eine Gateelektrode des MOS-Transistors. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen. Diejenige der zweiten Feldplatten, die am nächsten zu der Gateelektrode ist, weist unter der Verbindungsleitung einen Ausnehmungsabschnitt auf. In einem der Zwischenräume zwischen den ersten Feldplatten, der sich unter dem Ausnehmungsabschnitt befindet, ist abgesehen von den ersten Feldplatten eine Elektrode vorgesehen.
  • Wenn ein höheres Potential als das an den zweiten Störstellenbereich angelegte an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt ist, ist eine Sperrspannung an einen von dem zweiten Störstellenbereich und der Halbleiterschicht gebildeten pn-Übergang angelegt, und die Halbleiterschicht, in welcher der MOS-Transistor vorgesehen ist, ist mit einer Verarmungsschicht bedeckt. Dies führt zu einer verbesserten Durchbruchspannung der Vorrichtung.
  • Auch wenn ein höheres Potential als das an den dritten Störstellenbereich und die Verbindungsleitung angelegte an die Gateelektrode angelegt ist, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die am nächsten zu der Gateelektrode ist, und der Verbindungsleitung. Da bei der vorliegenden Erfindung die zweite Feldplatte, die am nächsten zu der Gateelektrode ist, einen Ausnehmungsabschnitt unter der Verbindungsleitung aufweist, ist es möglich, den durch den Potentialunterschied zwischen der zweiten Feldplatte und der Verbindungsleitung verursachten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter ist bei der vorliegenden Erfindung eine Elektrode zwischen den ersten Feldplatten unter dem Ausnehmungsabschnitt der zweiten Feldplatte angeordnet, die der Gateelektrode am nächsten ist. Selbst wenn die zweite Feldplatte, die der Gateelektrode am nächsten ist, einen Ausnehmungsabschnitt aufweist, kann somit die in der Nähe der oberen Oberfläche der Halbleiterschicht durch das Potential der Verbindungsleitung verursachte elektrische Feldkonzentration verringert werden, da die kapazitive Kopplung der Elektrode mit den ersten Feldplatten und mit der Halbleiterschicht die Erzeugung von Äquipotentialflächen zwischen der Elektrode und den ersten Feldplatten ermöglicht, und aufgrund des elektrostatischen Abschirmeffektes der Elektrode. Als Folge kann eine Halbleitervorrichtung mit gewünschter Durchbruchspannung leicht erreicht werden.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 6.
  • Eine vierte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des ersten Leitfähigkeitstyps, ein erstes und ein zweites Halbleiterelement, einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die Halbleiterschicht, einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten sowie eine Verbindungsleitung. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist sich von einer oberen Oberfläche der Halbleiterschicht bis zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen, dass er einen vorbestimmten Bereich in der Halbleiterschicht abgrenzt. Das erste Halbleiterelement ist in der Halbleiterschicht in dem vorbestimmten Bereich vorgesehen. Der zweite Störstellenbereich ist in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen. Das zweite Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart vorgesehen, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart vorgesehen, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm sich derart über die ersten und zweiten Feldplatten erstreckend vorgesehen, das sie eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bildet. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen. Diejenige der ersten Feldplatten, welche dem zweiten Störstellenbereich am nächsten ist, weist einen Ausnehmungsabschnitt unter der Verbindungsleitung auf. In einem der Zwischenräume zwischen den ersten Feldplatten, der unter dem Ausnehmungsabschnitt angeordnet ist, ist abgesehen von den ersten Feldplatten eine Elektrode vorgesehen.
  • Wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt ist, ist eine Sperrspannung an einen durch den ersten Störstellenbereich und die Halbleiterschicht gebildeten pn-Übergang angelegt, und eine Verarmungs schicht wird in der Halbleiterschicht bereitgestellt. Dies hat zur Folge, dass das erste Halbleiterelement von der Verarmungsschicht umgeben ist, wodurch die Durchbruchspannung der Vorrichtung verbessert wird.
  • Auch wenn ein höheres Potential als das an den ersten Störstellenbereich und die Verbindungsleitung angelegte an den zweiten Störstellenbereich angelegt wird, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, und der Verbindungsleitung. Da bei der vorliegenden Erfindung die zweite Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, einen Ausnehmungsabschnitt unter der Verbindungsleitung aufweist, ist es möglich, einen durch die Potentialdifferenz zwischen der zweiten Feldplatte und der Verbindungsleitung verursachten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter ist bei der vorliegenden Erfindung eine Elektrode zwischen den ersten Feldplatten beabstandet angeordnet, die unter dem Ausnehmungsabschnitt der zweiten Feldplatte, welche dem zweiten Störstellenbereich am nächsten ist, angeordnet ist. Selbst wenn die zweite Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, den Ausnehmungsabschnitt aufweist, kann somit die in der Nähe der oberen Oberfläche der Halbleiterschicht durch das Potential der Verbindungsleitung verursachte elektrische Feldkonzentration verringert werden, da die kapazitive Kopplung der Elektrode mit den ersten Feldplatten und der Halbleiterschicht die Erzeugung von Äquipotentialflächen zwischen der Elektrode und den ersten Feldplatten ermöglicht, und aufgrund des elektrostatischen Abschirmeffektes der Elektrode. Als Folge kann eine Halbleitervorrichtung mit gewünschter Durchbruchspannung leicht erreicht werden.
  • Die Aufgabe wird auch gelöst durch eine Halbleitervorrichtung nach Anspruch 7.
  • Eine fünfte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des ersten Leitfähigkeitstyps, ein Halbleiterelement und einen MOS-Transistor. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen, das er in der Halbleiterschicht einen vorbestimmten Bereich abgrenzt. Das Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor ist in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor beinhaltet einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps, welcher in der oberen Oberfläche der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; und eine Drainelektrode, die elektrisch mit dem zweiten Störstellenbereich verbunden ist. Die fünfte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet weiter einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten und eine Verbindungsleitung. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart vorgesehen, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart vorgesehen, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm sich über die ersten und zweiten Feldplatten erstreckend derart vorgesehen, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bildet. Eine der ersten Feldplatten, welche dem ersten Störstellenbereich am nächsten ist, ist eine Gateelektrode des MOS-Transistors. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen. Diejenige der zweiten Feldplatten, welche der Gateelektrode am nächsten ist, weist einen Ausnehmungsabschnitt unter der Verbindungsleitung auf. Von den ersten und zweiten Feldplatten hat außer der Gateelektrode und einer zweiten Feldplatte, die der Gateelektrode am nächsten ist, zumindest eine erste Feldplatte, die benachbart zu der Gateelektrode angeordnet ist, einen Abschnitt unter der Verbindungsleitung, wobei zumindest ein Rand dieses Abschnitts auf der Seite der Gateelektrode näher zu der Gateelektrode verschoben ist als der Rand des anderen Abschnitts.
  • Wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt ist, ist eine Sperrspannung an einen durch den ersten Störstellenbereich und die Halbleiterschicht gebildeten pn-Übergang angelegt, und die Halbleiterschicht, in welcher der MOS-Transistor vorgesehen ist, wird mit einer Verarmungsschicht bedeckt. Dies hat eine verbesserte Durchbruchspannung der Vorrichtung zur Folge.
  • Auch wenn ein höheres Potential als das an die Gateelektrode angelegte an den zweiten Störstellenbereich und die Verbindungsleitung angelegt wird, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die der Gateelektrode am nächsten ist, und der Verbindungsleitung.
  • Da bei der vorliegenden Erfindung die zweite Feldplatte, die der Gateelektrode am nächsten ist, einen Ausnehmungsabschnitt unter der Verbindungsleitung aufweist, ist es möglich, einen durch den Potentialunterschied zwischen der zweiten Feldplatte und der Verbindungsleitung verursachten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter hat bei der vorliegenden Erfindung zumindest die erste Feldplatte, die benachbart zu der Gateelektrode angeordnet ist, einen Abschnitt unter der Verbindungsleitung, wobei der Rand dieses Abschnittes auf der Seite der Gateelektrode näher zu der Gateelektrode verschoben ist als der Rand des anderen Abschnitts. Somit gibt es unter der Verbindungsleitung einen kleineren Zwischenraum zwischen der Gateelektrode und ihrer benachbarten ersten Feldplatte. Wenn ein höheres Potential als das an die Gateelektrode angelegte an den zweiten Störstellenbereich und die Verbindungsleitung angelegt wird, wird die obere Oberfläche der Halbleiterschicht unter dem Zwischenraum zwischen der Gateelektrode und der ihr benachbarten ersten Feldplatte folglich dem Einfluss eines relativ geringen Potential der ersten Feldplatte unterzogen, die benachbart zu der Gateelektrode angeordnet ist. Dies verringert den Einfluss eines relativ hohen Potentials der Verbindungsleitung und ermöglicht die Ausdehnung einer Verarmungsschicht in der Halbleiterschicht. Folglich wird es möglich, die durch die Bereitstellung des Ausnehmungsabschnittes der zweiten Feldplatte, die der Gateelektrode am nächsten ist, verursachte elektrische Feldkonzentration zu verringern, und als Folge eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung zu erzielen.
  • Die Aufgabe wird auch durch eine Halbleitervorrichtung nach Anspruch 9 gelöst.
  • Eine sechste Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps einen ersten Störstellenbereich des ersten Leitfähigkeitstyps, ein erstes und ein zweites Halbleiterelement, einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die Halbleiterschicht, einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten sowie eine Verbindungsleitung. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen, dass er einen vorbestimmten Bereich in der Halbleiterschicht abgrenzt. Das erste Halbleiterelement ist in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen. Der zweite Störstellenbereich ist in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen. Das zweite Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart vorgesehen, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart vorgesehen, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm sich über die ersten und zweiten Feldplatten erstreckend derart angeordnet, dass er eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bildet. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen. Diejenige der zweiten Feldplatten, die dem ersten Störstellenbereich am nächsten ist, hat einen Ausnehmungsabschnitt unter der Verbindungsleitung. Von den ersten und zweiten Feldplatten hat außer einer ersten Feldplatte und einer zweiten Feldplatte, die jeweils dem ersten Störstellenbereich am nächsten sind, zumindest eine erste Feldplatte, die dem ersten Störstellenbereich am zweitnächsten ist, einen Abschnitt unter der Verbindungsleitung, von dem zumindest ein Rand auf der Seite des ersten Störstellenbereichs näher zu dem ersten Störstellenbereich verschoben ist als der Rand des anderen Abschnitts.
  • Wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt ist, ist eine Sperrspannung an einen durch den ersten Störstellenbereich und die Halbleiterschicht gebildeten pn-Übergang angelegt, und eine Verarmungsschicht wird in der Halbleiterschicht bereitgestellt. Dies hat zur Folge, dass das erste Halbleiterelement von der Verarmungsschicht umgeben ist, wodurch die Durchbruchspannung der Vorrichtung verbessert wird.
  • Auch wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an den zweiten Störstellenbereich und die Verbindungsleitung angelegt wird, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die dem ersten Störstellenbereich am nächsten ist, und der Verbindungsleitung. Da bei der vorliegenden Erfindung die zweite Feldplatte, die dem ersten Störstellenbereich am nächsten ist, einen Ausnehmungsabschnitt unter der Verbindungsleitung aufweist, ist es möglich, einen durch den Potentialunter schied zwischen der zweiten Feldplatte und der Verbindungsleitung verursachten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter hat bei der vorliegenden Erfindung zumindest die erste Feldplatte, die dem ersten Störstellenbereich am zweitnächsten ist, einen Abschnitt unter der Verbindungsleitung, von dem zumindest der Rand auf der Seite des ersten Störstellenbereichs näher zu dem ersten Störstellenbereich verschoben ist als der Rand des anderen Abschnitts. Somit ist unter der Verbindungsleitung ein kleinerer Zwischenraum zwischen der ersten Feldplatte, die am nächsten zu dem ersten Störstellenbereich ist, und der ersten Feldplatte, die am zweitnächsten zu dem ersten Störstellenbereich ist. Wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an den zweiten Störstellenbereich und die Verbindungsleitung angelegt wird, wird die obere Oberfläche der Halbleiterschicht unter dem Zwischenraum zwischen der ersten Feldplatte, die am nächsten zu dem ersten Störstellenbereich ist, und der ersten Feldplatte, die am zweitnächsten zu dem ersten Störstellenbereich ist, dem Einfluss eines relativ geringen Potentials der ersten Feldplatte, die dem ersten Störstellenbereich am zweitnächsten ist, unterliegen. Dies verringert den Einfluss eines relativ hohen Potentials der Verbindungsleitung und ermöglicht die Ausdehnung einer Verarmungsschicht in der Halbleiterschicht. Dementsprechend wird es möglich, eine durch die Bereitstellung des Ausnehmungsabschnittes der zweiten Feldplatte, die dem ersten Störstellenbereich am nächsten ist, verursachte elektrische Feldkonzentration zu verringern, und als Folge eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung leicht zu erzielen.
  • Die Aufgabe wird auch durch eine Halbleitervorrichtung nach Anspruch 11 gelöst.
  • Eine siebte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die Halbleiterschicht, einen zweiten Störstellenbereich des ersten Leitfähigkeitstyps, ein Halbleiterelement und einen MOS-Transistor. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist auf der oberen Oberfläche der Halbleiterschicht derart vorgesehen, dass er einen vorbestimmten Bereich in der Halbleiterschicht abgrenzt. Der zweite Störstellenbereich ist in der Halbleiterschicht sich von der oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat innerhalb des vorbestimmten Bereichs erstreckend vorgesehen. Das Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor ist in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor beinhaltet einen dritten Störstellenbereich des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist; und eine Drainelektrode, die elektrisch mit dem dritten Störstellenbereich verbunden ist. Die siebte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet weiter einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten sowie eine Verbindungsleitung. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem dritten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem dritten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart angeordnet, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind entlang einer Richtung von dem ersten Störstellenbereich zu dem dritten Störstellenbereich auf dem zweiten Isolierfilm beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart angeordnet, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm derart vorgesehen, dass sie sich über die ersten und zweiten Feldplatten derart erstreckt, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bildet. Diejenige der ersten Feldplatten, welche dem ersten Störstellenbereich am nächsten ist, ist eine Gateelektrode des MOS-Transistors. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen, und diejenige der zweiten Feldplatten, welche der Gateelektrode am nächsten ist, hat einen Ausnehmungsabschnitt unter der Verbindungsleitung. Von den ersten und zweiten Feldplatten hat außer der Gateelektrode und einer zweiten Feldplatte, die der Gateelektrode am nächsten ist, zumindest eine erste Feldplatte, die der Gateelektrode benachbart angeordnet ist, einen Abschnitt unter der Verbindungsleitung, von dem zumindest ein Rand auf der Seite der Gateelektrode näher zu der Gateelektrode verschoben ist als der Rand des anderen Abschnitts.
  • Wenn ein höheres Potential als das an den zweiten Störstellenbereich angelegte an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt ist, ist eine Rückwärtsspannung an den durch den zweiten Störstellenbereich und die Halbleiterschicht gebildeten pn-Übergang angelegt, und die Halbleiterschicht, in der der MOS-Transistor vorgesehen ist, ist mit einer Verarmungsschicht bedeckt. Dies hat eine verbesserte Durchbruchspannung der Vorrichtung zur Folge.
  • Auch wenn ein höheres Potential als das an den dritten Störstellenbereich und die Verbindungsleitung angelegte an die Gateelektrode angelegt ist, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die der Gateelektrode am nächsten ist, und der Verbindungsleitung. Da bei der vorliegenden Erfindung die zweite. Feldplatte, die der Gateelektrode am nächsten ist, einen Ausnehmungsabschnitt unter der Verbindungsleitung aufweist, ist es möglich, den durch den Potentialunterschied zwischen der zweiten Feldplatte und der Verbindungsleitung verursachten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter hat bei der vorliegenden Erfindung zumindest die erste Feldplatte, die benachbart zu der Gateelektrode angeordnet ist, einen Abschnitt unter der Verbindungsleitung, von dem zumindest der Rand auf der Seite der Gateelektrode näher zu der Gateelektrode verschoben ist als der Rand des anderen Abschnitts. Somit gibt es unter der Verbindungsleitung einen kleineren Zwischenraum zwischen der Gateelektrode und der ihr benachbarten ersten Feldplatte. Wenn ein höheres Potential als das an den dritten Störstellenbereich und die Verbindungsleitung angelegte an die Gateelektrode angelegt ist, unterliegt folglich die obere Oberfläche der Halbleiterschicht unter dem Zwischenraum zwischen der Gateelektrode und der ihr benachbarten ersten Feldplatte dem Einfluss eines relativ hohen Potentials der ersten Feldplatte, welche benachbart zu der Gateelektrode angeordnet ist. Dies verringert den Einfluss eines relativ geringen Potentials der Verbindungsleitung und steuert die Ausdehnung einer Verarmungsschicht in der Halbleiterschicht. Dementsprechend wird es möglich, die durch die Bereitstellung des Ausnehmungsabschnittes der zweiten Feldplatte, welche der Gateelektrode am nächsten ist, verursachte elektrische Feldkonzentration zu verringern, und als Folge eine Halbleitervorrichtung mit gewünschter Durchbruchspannung zu erreichen.
  • Die Aufgabe wird auch durch eine Halbleitervorrichtung nach Anspruch 13 gelöst.
  • Eine achte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des ersten Leitfähigkeitstyps, ein erstes und ein zweites Halbleiterelement, einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die Halbleiterschicht, einen ersten bis dritten Isolierfilm, erste und zweite Feldplatten sowie eine Verbindungsleitung. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen, dass er einen vorbestimmten Bereich in der Halbleiterschicht abgrenzt. Das erste Halbleiterelement ist in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen. Der zweite Störstellenbereich ist in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen. Das zweite Halbleiterelement ist in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen. Der erste Isolierfilm ist auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen. Die ersten Feldplatten sind auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm derart vorgesehen, dass er die ersten Feldplatten bedeckt. Die zweiten Feldplatten sind auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm derart vorgesehen, dass er die zweiten Feldplatten bedeckt. Die Verbindungsleitung ist auf dem dritten Isolierfilm sich über die ersten und zweiten Feldplatten erstreckend derart vorgesehen, dass sie eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bildet. Die zweiten Feldplatten sind jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen. Diejenige von den zweiten Feldplatten, die dem zweiten Störstellenbereich am nächsten ist, weist unter der Verbindungsleitung einen Ausnehmungsabschnitt auf. Von den ersten und zweiten Feldplatten hat außer einer ersten Feldplatte und einer zweiten Feldplatte, die jeweils dem zweiten Störstellenbereich am nächsten sind, zumindest eine Feldplatte, welche dem Störstellenbereich am zweitnächsten ist, einen Abschnitt unter der Verbindungsleitung, von dem zumindest ein Rand auf der Seite des zweiten Störstellenbereichs näher zu dem zweiten Störstellenbereich verschoben ist als der Rand des anderen Abschnitts.
  • Wenn ein höheres Potential als das an den ersten Störstellenbereich angelegte an die Halbleiterschicht innerhalb des vorbestimmten Bereichs angelegt ist, ist eine Sperrspannung an einen durch den ersten Störstellenbereich und die Halbleiterschicht gebildeten pn-Übergang angelegt, und eine Verarmungsschicht ist in der Halbleiterschicht bereitgestellt. Dies hat zur Folge, dass das erste Halbleiterelement von der Verarmungsschicht umgeben ist, wodurch die Durchbruchspannung der Vorrichtung verbessert wird.
  • Auch wenn ein höheres Potential als das an den ersten Störstellenbereich und die Verbindungsleitung angelegte an den zweiten Störstellenbereich angelegt ist, verursacht kapazitive Kopplung einen Potentialunterschied zwischen der zweiten Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, und der Verbindungsleitung. Da bei der vorliegenden Erfindung die zweite Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, einen Ausnehmungsabschnitt unter der Verbindungsleitung aufweist, ist es möglich, einen durch den Potentialunterschied zwischen dieser zweiten Feldplatte und der Verbindungsleitung verursachten dielektrischen Durchbruch des dritten Isolierfilms zu verhindern.
  • Weiter hat bei der vorliegenden Erfindung zumindest die erste Feldplatte, die dem zweiten Störstellenbereich am zweitnächsten ist, einen Abschnitt unter der Verbindungsleitung, von dem zumindest der Rand auf der Seite des zweiten Störstellenbereichs näher zu dem zweiten Störstellenbereich verschoben ist als der Rand des anderen Abschnitts. Somit ist unter der Verbindungsleitung ein kleinerer Zwischenraum zwischen der ersten Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, und der ersten Feldplatte, die dem zweiten Störstellenbereich am zweitnächsten ist. Wenn ein höheres Potential als das an den ersten Störstellenbereich und die Verbindungsleitung angelegte an den zweiten Störstellenbereich angelegt ist, ist die obere Oberfläche der Halbleiterschicht unter dem Zwischenraum zwischen der ersten Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, und der ersten Feldplatte, die dem zweiten Störstellenbereich am zweitnächsten ist, einem relativ hohen Potential der ersten Feldplatte, die dem zweiten Störstellenbereich am zweitnächsten ist, unterzogen werden. Dies verringert den Einfluss eines relativ geringen Potentials der Verbindungsleitung und steuert die Ausdehnung einer Verarmungsschicht in der Halbleiterschicht. Dementsprechend ist es möglich, eine elektrische Feldkonzentration aufgrund der Bereitstellung des Ausnehmungsabschnittes der zweiten Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, zu verringern und als Folge eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung zu erzielen.
  • Die Aufgabe wird auch durch eine Halbleitervorrichtung nach Anspruch 15 gelöst.
  • Eine neunte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine epitaktische Schicht eines zweiten Leitfähig keitstyps, einen ersten Störstellenbereich des ersten Leitfähigkeitstyps und einen MOS-Transistor. Die epitaktische Schicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist in der epitaktischen Schicht sich von einer oberen Oberfläche der epitaktischen Schicht zu einer Grenzfläche mit dem Halbleitersubstrat derart erstreckend vorgesehen, dass er einen vorbestimmten Bereich in der epitaktischen Schicht abgrenzt. Der MOS-Transistor ist in der epitaktischen Schicht innerhalb des vorbestimmten Bereichs vorgesehen. Der MOS-Transistor beinhaltet einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der epitaktischen Schicht innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die epitaktische Schicht aufweist; sowie eine Drainelektrode, die mit dem zweiten Störstellenbereich elektrisch verbunden ist. Die neunte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet weiter einen Diffusionsbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die epitaktische Schicht. Der Diffusionsbereich ist auf der oberen Oberfläche der epitaktischen Schicht zumindest zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich in Kontakt mit der epitaktischen Schicht vorgesehen.
  • Die Aufgabe wird auch durch eine Halbleitervorrichtung nach Anspruch 16 gelöst.
  • Eine zehnte Halbleitervorrichtung nach der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine epitaktische Schicht eines zweiten Leitfähigkeitstyps, einen ersten Störstellenbereich des ersten Leitfähigkeitstyps, ein erstes Halbleiterelement, einen zweiten Störstellenbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die epitaktische Schicht und einen Diffusionsbereich des zweiten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration als die epitaktische Schicht. Die epitaktische Schicht ist auf dem Halbleitersubstrat vorgesehen. Der erste Störstellenbereich ist in der epitaktischen Schicht sich von einer oberen Oberfläche der epitaktischen Schicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen, dass er einen vorbestimmten Bereich in der epitaktischen Schicht abgrenzt. Das erste Halbleiterelement ist in der epitaktischen Schicht innerhalb des vorbestimmten Bereichs vorgesehen. Der zweite Störstellenbereich ist in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen. Der Diffusionsbereich des zweiten Leitfähigkeitstyps ist in der oberen Oberfläche der Halbleiterschicht zumindest zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich in Kontakt mit der epitaktischen Schicht vorgesehen.
  • In der oberen Oberfläche der epitaktischen Schicht ist in dem vorbestimmten Bereich ein Diffusionsbereich mit einer höheren Störstellenkonzentration als die der epitaktischen Schicht vorgesehen. Der Diffusionsbereich ermöglicht allgemein eine genauere Steuerung der Störstellenkonzentration und Dicke als die der epitaktischen Schicht. Daher erfüllt das Produkt der Störstellenkonzentration [cm3] und der Dicke [cm] des Diffusionsbereichs leichter die RESURF-Bedingung (≈1,0·1012 cm2). Dies erlaubt die zuverlässige Bildung einer Verarmungsschicht in dem vorbestimmten Bereich und erlaubt als Folge davon das leichte Erreichen einer Halbleitervorrichtung mit gewünschter Durchbruchspannung.
  • Weiterentwicklungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Weitere Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • Von den Figuren zeigen:
  • 1 ein Blockdiagramm, das einen Aufbau einer Halbleitervorrichtung nach einer ersten Ausführungsform veranschaulicht;
  • 2 eine Draufsicht, die den Aufbau der Halbleitervorrichtung nach der ersten Ausführungsform veranschaulicht;
  • 3–5 Querschnittsansichten, die den Aufbau der Halbleitervorrichtung nach der ersten Ausführungsform veranschaulichen;
  • 6 und 7 Zeichnungen, die die Potentialverteilung in der Halbleitervorrichtung nach der ersten Ausführungsform veranschaulichen;
  • 8–10 Zeichnungen, die die Potentialverteilung in einer herkömmlichen Halbleitervorrichtung veranschaulichen;
  • 11 eine graphische Darstellung, die gemessene Werte der Durchbruchspannung der Halbleitervorrichtung nach der ersten Ausführungsform zeigt;
  • 12 eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer zweiten Ausführungsform veranschaulicht;
  • 13–15 Querschnittsansichten, die den Aufbau der Halbleitervorrichtung nach der zweiten Ausführungsform veranschaulichen;
  • 16 einen Blockschaltplan, der einen Aufbau einer Halbleitervorrichtung nach einer dritten Ausführungsform veranschaulicht;
  • 17 eine Draufsicht, die den Aufbau der Halbleitervorrichtung nach der dritten Ausführungsform veranschaulicht;
  • 18–20 Querschnittsansichten, die den Aufbau der Halbleitervorrichtung nach der dritten Ausführungsform veranschaulichen;
  • 21 und 22 Zeichnungen, die die Potentialverteilung in der Halbleitervorrichtung nach der dritten Ausführungsform veranschaulichen;
  • 23 eine Zeichnung, die die Potentialverteilung bei einer herkömmlichen Halbleitervorrichtung veranschaulicht;
  • 24 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung nach einer vierten Ausführungsform veranschaulicht;
  • 25 eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer vierten Ausführungsform veranschaulicht;
  • 26A, 26B, 27A und 27B Querschnittsansichten, die den Aufbau der Halbleitervorrichtung nach der vierten Ausführungsform veranschaulichen;
  • 28 u. 29 Zeichnungen, welche die Potentialverteilung in der Halbleitervorrichtung nach der vierten Ausführungsform veranschaulichen;
  • 30A, 30B, 31A und 31B Querschnittsansichten, die einen anderen Aufbau der Halbleitervorrichtung nach der vierten Ausführungsform veranschaulichen;
  • 32A, 32B, 33A, 33B, 34A, 34B, 35A u. 35B Querschnittsansichten, welche einen Aufbau einer Halbleitervorrichtung nach einer fünften Ausführungsform veranschaulichen;
  • 36 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung nach einer sechsten Ausführungsform veranschaulicht;
  • 37–42 Querschnittsansichten, welche eine Folge von Verfahrensschritten bei einem Verfahren des Herstellens einer Halbleitervorrichtung nach der sechsten Ausführungsform veranschaulichen;
  • 43 eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer siebten Ausführungsform veranschaulicht;
  • 44 eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer achten Ausführungsform veranschaulicht;
  • 45 eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer neunten Ausführungsform veranschaulicht; und
  • 46 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung nach einer zehnten Ausführungsform veranschaulicht.
  • Erste bevorzugte Ausführungsform
  • 1 ist ein Blockschaltplan, der einen Aufbau einer Halbleitervorrichtung nach einer ersten Ausführungsform veranschaulicht. Die Halbleitervorrichtung nach der ersten Ausfüh rungsform ist ein HVIC, der unter Ausnützung des RESURF-Effekts eine hohe Durchbruchspannung erreicht und wie in 1 gezeigt eine logische Niederpotentialschaltung 100, eine logische Hochpotentialschaltung 101, einen n-Kanal-MOS-Transistor 102 und einen Widerstand 103 beinhaltet.
  • Die logische Niederpotentialschaltung 100 ist eine logische Schaltung, die mit einem relativ niedrigen Potential VL von mehreren 10 Volt als positive Spannungsversorgung arbeitet und mit einem Massepotential als negative Spannungsversorgung versorgt wird. Die logische Hochpotentialschaltung 101 ist eine logische Schaltung, die mit einem relativ hohen Potential VH von mehreren 100 Volt als positive Spannungsversorgung arbeitet und mit mehreren 100 Volt als negative Spannungsversorgung versorgt wird. Somit wird die logische Hochpotentialschaltung 101 einen Potentialunterschied von mehreren 10 Volt zwischen der positiven und der negativen Spannungsversorgung aufweisen. Der MOS-Transistor 102 und der Widerstand 103 verschieben den Pegel eines Niederpotentialsignals, das von der logischen Niederpotentialschaltung 100 ausgegeben ist, auf ein hohes Potential und geben das Signal mit dem verschobenen Pegel an die logische Hochpotentialschaltung 101. Der MOS-Transistor 102 ist mit seinem Gate mit der logischen Niederpotentialschaltung 100 verbunden und wird an seinem Source mit einem Massepotential versorgt. Der MOS-Transistor 102 ist mit seinem Drain auch mit einem Ende des Widerstands 103 und mit der logischen Hochpotentialschaltung 101 verbunden. An das andere Ende des Widerstands 103 ist das Potential VH angelegt.
  • Bei der Halbleitervorrichtung mit dem zuvor erwähnten Aufbau nach der ersten Ausführungsform wird ein Hochpegelsignal auf dem Potential VH in die logische Hochpotentialschaltung 101 eingespeist, wenn der MOS-Transistor 102 in dem Aus-Zustand ist. Dann wird der MOS-Transistor 102 nach dem Abgeben eines Hochpegelimpulssignals von der logischen Niederpotentialschal tung 100 eingeschaltet, und Strom fließt durch den Widerstand 103. Dies verursacht einen Spannungsabfall an dem Widerstand 103, der dann das Drainpotential des MOS-Transistors 102 verringert und den Pegel eines Eingangssignals der logischen Hochpotentialschaltung 101 ändert. Dadurch wird das von der logischen Niederpotentialschaltung 100 abgegebene Impulssignal in ein Impulssignal der entgegengesetzten Polarität des hohen Potentials umgewandelt und in die logische Hochpotentialschaltung 101 eingespeist. Dementsprechend kann die logische Hochpotentialschaltung 101 auf der Grundlage eines von der logischen Niederpotentialschaltung 100 abgegebenen Signals arbeiten.
  • Als nächstes wird der Aufbau der Halbleitervorrichtung nach der ersten Ausführungsform beschrieben. 2 ist eine Draufsicht, die den Aufbau der Halbleitervorrichtung nach der ersten Ausführungsform schematisch darstellt, und die 3 bis 5 sind Querschnittsansichten jeweils entlang von mit Pfeilen angezeigten Linien A-A, B-B und C-C in 2. In 2 ist zur Vermeidung von Komplexität der Zeichnung ein Isolierfilm 23 in den 3 bis 5 nicht dargestellt, und nur zwei der Feldplatten, nämlich 20a und 60a, welche auf dem Isolierfilm 21 ausgebildet sind, sind gezeigt.
  • In der folgenden Beschreibung geben die Symbole "p", "p+", "p–", "n", "n+" und "n–" den Leitfähigkeitstyp der Störstellen und die Störstellenkonzentration in einem Halbleiter wieder. Insbesondere beziehen sich die Symbole "p" und "n" auf die p-Dotierung bzw. die n-Dotierung. Auch die hochgestellten Zeichen bei den Symbolen beziehen sich auf die Störstellenkonzentration, die in der folgenden Reihenfolge zunimmt: Symbole mit dem Minuszeichen, Symbole mit keinem Zeichen und Symbole mit dem Pluszeichen.
  • Wie in den 2 bis 5 gezeigt ist bei der Halbleitervorrichtung nach der ersten Ausführungsform eine n–-Halbleiterschicht 2, die eine n-dotierte epitaktische Schicht ist, auf einem p–-Halbleitersubstrat 1 ausgebildet. In der n–-Halbleiterschicht 2 ist ein p-Störstellenbereich 3 ausgebildet, der sich von der oberen Oberfläche der n–-Halbleiterschicht 2 bis zu einer Grenzfläche mit dem p–-Halbleitersubstrat 1 erstreckt. Der p-Störstellenbereich 3 ist derart ausgebildet, dass er einen Teil der n–-Halbleiterschicht 2 umgibt, wodurch in der n–-Halbleiterschicht 2 ein Hochpotentialinselbereich 201 abgegrenzt wird, in dem sich die logische Hochpotentialschaltung 101 und der Widerstand 103 befinden. Der p-Störstellenbereich 3 ist derart ausgebildet, dass er auch einen anderen Teil der n–-Halbleiterschicht 2 derart umgibt, dass er in der n–-Halbleiterschicht 2 einen nMOS-Bereich 202 abgrenzt, in dem sich der MOS-Transistor 102 befindet. Der Hochpotentialinselbereich 201 und der nMOS-Bereich 202 sind mit dem p-Störstellenbereich 3 dazwischen zueinander benachbart.
  • In der n–-Halbleiterschicht 2 ist innerhalb des Hochpotentialinselbereichs 201 ein vergrabener n+-Störstellenbereich 51 selektiv an der Grenzfläche mit dem p–-Halbleitersubstrat 1 außer an dem Rand der n–-Halbleiterschicht 2 ausgebildet. In der n–-Halbleiterschicht 2 über dem vergrabenen n+-Störstellenbereich 51 ist die logische Hochpotentialschaltung 101 ausgebildet. Auch über dem vergrabenen n+-Störstellenbereich 51 ist, obwohl er nicht dargestellt ist, ein als Widerstand 103 dienender p+-Störstellenbereich in der oberen Oberfläche der n–-Halbleiterschicht 2 ausgebildet. Die logische Hochpotentialschaltung 101 beinhaltet einen p-Kanal-MOS-Transistor, einen n-Kanal-MOS-Transistor oder ein Halbleiterelement wie z.B. eine Diode.
  • In der oberen Oberfläche der n–-Halbleiterschicht 2 ist innerhalb des Hochpotentialinselbereichs 201 außer in dem Bereich, in dem die logische Hochpotentialschaltung 101 ausgebildet ist, ein n+-Störstellenbereich 52 über dem vergrabenen n+-Störstellenbereich 51 derart ausgebildet, dass er die logische Hochpotentialschaltung 101 umgibt. Somit ist der n+-Störstellenbereich 52 in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und der logischen Hochpotentialschaltung 101 ausgebildet. Auf der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen dem n+-Störstellenbereich 52 und dem p-Störstellenbereich 3 ist ein isolierender Isolierfilm 17 ausgebildet, auf dem erste Feldplatten 55a, 55b, 55c, 55d und 55e ausgebildet sind. Die ersten Feldplatten 55a-55e sind in dieser Reihenfolge entlang einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 52 derart beabstandet voneinander angeordnet, dass sie die logische Hochpotentialschaltung 101 bei einer Betrachtung in Draufsicht umgeben.
  • Die erste Feldplatte 55a erstreckt sich auch von dem isolierenden Isolierfilm 17 in Richtung des p-Störstellenbereichs 3 derart, dass sie einen Rand des n+-Störstellenbereich 52 ohne Berührung bedeckt. Außerdem erstreckt sich die erste Feldplatte 55e von dem isolierenden Isolierfilm 17 zu dem n+-Störstellenbereich 52, dass sie einen Rand des n+-Störstellenbereich 52 ohne Berührung bedeckt. Eine Elektrode 56, die von der Umgebung isoliert ist, befindet sich in einem Zwischenraum zwischen der ersten Feldplatte 55a, welche dem p-Störstellenbereich 3 am nächsten ist, und der von den ersten Feldplatten 55a bis 55e dieser benachbarten ersten Feldplatte 55b. Die Elektrode 56 ist auf dem isolierenden Isolierfilm 17 zwischen den ersten Feldplatten 55a und 55b derart beabstandet angeordnet, dass sie in Draufsicht gesehen die logische Hochpotentialschaltung 101 umgibt.
  • Die erste Feldplatte 55a ist kapazitiv an die obere Oberfläche des p-Störstellenbereichs 3 gekoppelt, und die erste Feldplatte 55e ist kapazitiv an die obere Oberfläche des n+-Störstellenbereichs 52 gekoppelt. Die Elektrode 56 dient als eine Feldplatte. Die ersten Feldplatten 55a-55e und die Elektrode 56 sind kapazitiv aneinander sowie an die Oberfläche der n–-Halbleiterschicht 2 gekoppelt, wobei sie die Wirkung des Verringerns des elektrischen Feldes haben, das an der oberen Oberfläche der n–-Halbleiterschicht 2 durch den Potentialunterschied zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 verursacht ist. Wie nachstehend beschrieben werden wird, ist an dem p-Störstellenbereich 3 und an den n+-Störstellenbereich 52 ein Massepotential bzw. das Potential VH angelegt.
  • In der oberen Oberfläche der n–-Halbleiterschicht 2 ist außer dem p-Störstellenbereich 3 innerhalb eines ungefähr mittigen Abschnitts des nMOS-Bereichs 202 ein n+-Störstellenbereich 12 vorgesehen, der mit einer Drainelektrode 24 des MOS-Transistors 102 elektrisch verbunden ist. Unter dem n+-Störstellenbereich 12 ist ein vergrabener n+-Störstellenbereich 11 an der Grenzfläche zwischen der n–-Halbleiterschicht 2 und dem p–-Halbleitersubstrat 1 ausgebildet.
  • In der oberen Oberfläche der n–-Halbleiterschicht 2 ist ein p+-Störstellenbereich 13 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 derart ausgebildet, dass er den n+-Störstellenbereich 12 umgibt. In der oberen Oberfläche des p+-Störstellenbereichs 13 ist ein Sourcebereich 14 des MOS-Transistors 102 derart ausgebildet, dass er auch den n+-Störstellenbereich 12 umgibt. Der Sourcebereich 14 ist ein n+-Störstellenbereich.
  • Auf der oberen Oberfläche der n–-Halbleiterschicht 2 ist zwischen dem p+-Störstellenbereich 13 und dem n+-Störstellenbereich 12 der isolierende Isolierfilm 17 ausgebildet, auf dem eine Gateelektrode 15a des MOS-Transistors 102 und erste Feldplatten 15b, 15c, 15d und 15e ausgebildet sind. Die Gateelektrode 15a und die ersten Feldplatten 15b-15e sind in dieser Reihenfolge entlang einer Richtung von dem p+-Störstellenbereich 13 zu dem n+-Störstellenbereich 12 voneinander beabstandet derart angeordnet, dass sie einen mittigen Abschnitt des n+-Störstellenbereichs 12 in Draufsicht gesehen umgeben.
  • Da der p+-Störstellenbereich 13 in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 vorgesehen ist, kann gesagt werden, dass der isolierende Isolierfilm 17 zum Teil auf der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 vorgesehen ist. Es kann auch gesagt werden, dass die Gateelektrode 15a und die ersten Feldplatten 15b-15e auf diesem isolierenden Isolierfilm 17 in dieser Reihenfolge entlang einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 12 voneinander beabstandet angeordnet sind.
  • Die Gateelektrode 15a erstreckt sich auch von dem isolierenden Isolierfilm 17 in Richtung des p+-Störstellenbereichs 13 derart, dass sie ohne Berührung einen Rand des p+-Störstellenbereichs 13 bedeckt, der zwischen dem Sourcebereich 14 und der n–-Halbleiterschicht 2 angeordnet ist. Auch erstreckt sich die erste Feldplatte 15e von dem isolierenden Isolierfilm 17 in Richtung zu dem n+-Störstellenbereich 12 derart, dass sie einen Rand des n+-Störstellenbereichs 12 ohne Berührung bedeckt. Ein Gateisolierfilm ist vorhanden auf dem Rand des p+-Störstellenbereichs 13, der mit der Gateelektrode 15a bedeckt ist und der zwischen dem Sourcebereich 14 und der n–-Halbleiterschicht 2 angeordnet ist. Jedoch ist in den Zeichnungen dieser Gateisolierfilm enthalten in und gezeigt als ein Isolierfilm 21, der später beschrieben wird.
  • Eine Elektrode 16, die von der Umgebung isoliert ist, befindet sich in einem Zwischenraum zwischen der Gateelektrode 15a, die dem p+-Störstellenbereich 13 am nächsten ist oder in anderen Worten dem p-Störstellenbereich 3 am nächsten ist, und der ihr von der Gateelektrode 15a und den ersten Feldplatten 15b-15e benachbarten ersten Feldplatte 15b. Die Elektrode 16 ist zwischen die Gateelektrode 15a und die erste Feldplatte 15b auf dem isolierenden Isolierfilm 17 derart beabstandet angeordnet, dass sie in Draufsicht gesehen den n+-Störstellenbereich 12 umgibt.
  • Die erste Feldplatte 15e ist kapazitiv an die obere Oberfläche des n+-Störstellenbereichs 12 gekoppelt. Die Gateelektrode 15a und die Elektrode 16 dienen als Feldplatten. Die Gateelektrode 15a, die ersten Feldplatten 15b-15e und die Elektrode 16 sind kapazitiv aneinander sowie an die obere Oberfläche der n–-Halbleiterschicht 2 gekoppelt, wodurch sie die Wirkung des Verringerns eines elektrischen Feldes haben, das auf der oberen Oberfläche der n–-Halbleiterschicht 2 durch den Potentialunterschied zwischen dem Sourcebereich 14 und dem n+-Störstellenbereich 12, welcher elektrisch mit der Drainelektrode 24 verbunden ist, verursacht ist. Auch als eine Feldplatte dienend wird die Gateelektrode 15a im folgenden als auch "erste Feldplatte 15a" bezeichnet.
  • In der n–-Halbleiterschicht 2 ist außerhalb des Hochpotentialinselbereichs 201 und des nMOS-Bereichs 202 die logische Niederpotentialschaltung 100 ausgebildet. Der Bereich der n–-Halbleiterschicht 2, in dem die logische Niederpotentialschaltung 100 ausgebildet ist, und der Bereich der n–-Halbleiterschicht 2, in dem der Hochpotentialinselbereich 201 und der nMOS-Bereich 202 ausgebildet sind, sind durch den p-Störstellenbereich 3 getrennt.
  • Auf der n–-Halbleiterschicht 2 und dem isolierenden Isolierfilm 17 ist der Isolierfilm 21 derart ausgebildet, dass er die ersten Feldplatten 15a-15e und 55a-55e sowie die Elektroden 16 und 56 bedeckt. Eine Elektrode 19 und eine Sourceelektrode 18 des MOS-Transistors 102 sind in dem und durch den Isolierfilm 21 vorgesehen. Die Sourceelektrode 18 ist in Kontakt mit dem p+-Störstellenbereich 13 und dem Sourcebereich 14, und die Elektrode 19 ist in Kontakt mit dem n+-Störstellenbereich 12.
  • Auf dem Isolierfilm 21 sind zweite Feldplatten 20a, 20b, 20c, 20d, 60a, 60b, 60c und 60d ausgebildet. Die zweiten Feldplatten 60a-60d sind über den ersten Feldplatten 55a-55e vorgesehen und in dieser Reihenfolge entlang einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 52 voneinander beabstandet angeordnet. Die zweiten Feldplatten 60a-60d befinden sich jeweils über Zwischenräumen zwischen den ersten Feldplatten 55a-55e. D.h. jede der zweiten Feldplatten 60a-60d befindet sich über einem Zwischenraum zwischen irgendeinem benachbarten Paar von ersten Feldplatten 55a-55e. In Draufsicht gesehen ist jede der zweiten Feldplatten 60a-60d derart ausgebildet, dass sie die Ränder von zwei benachbarten der darunter angeordneten ersten Feldplatten bedeckt.
  • Von den zweiten Feldplatten 60a-60d umgeben die zweiten Feldplatten 60b-60d in Draufsicht gesehen vollständig die logische Hochpotentialschaltung 101. Die verbleibende zweite Feldplatte 60a weist einen Ausnehmungsabschnitt 69a unter einer Verbindungsleitung 30 auf, die später beschrieben wird, und umgibt somit abgesehen von dem Ausnehmungsabschnitt 69a in Draufsicht gesehen beinahe ganz die logische Hochpotentialschaltung 101.
  • Die zweiten Feldplatten 20a-20d sind über den ersten Feldplatten 15a-15e vorgesehen und in dieser Reihenfolge entlang einer Richtung von dem p+-Störstellenbereich 13 zu dem n+-Störstellenbereich 12 oder in anderen Worten entlang einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 12 voneinander beabstandet angeordnet. Die zweiten Feldplatten 20a-20d sind jeweils über Zwischenräumen zwischen den ersten Feldplatten 15a-15e angeordnet. D.h. jede der zweiten Feldplatten 20a-20d ist über einem Zwischenraum zwischen irgendeinem benachbarten Paar von ersten Feldplatten 15a-15e angeordnet. In Draufsicht gesehen ist jede der zweiten Feldplatten 20a-20d derart ausgebildet, dass sie die Ränder der benachbarten zwei der darunter angeordneten ersten Feldplatten bedeckt.
  • Von den zweiten Feldplatten 20a-20d umgeben die zweiten Feldplatten 20b-20d den n+-Störstellenbereich 12 in Draufsicht vollständig. Die verbleibende zweite Feldplatte 20a weist einen Ausnehmungsabschnitt 29 unter der Verbindungsleitung 30 auf, die später beschrieben wird, und umgibt somit in Draufsicht gesehen mit Ausnahme des Ausnehmungsabschnittes 29 beinahe ganz den n+-Störstellenbereich 12.
  • Die Gateelektrode 15a und die zweite Feldplatte 20a sind elektrisch miteinander durch einen Kontaktstopfen 22a verbunden, der in dem und durch den Isolierfilm 21 vorgesehen ist. Die erste Feldplatte 15e und die zweite Feldplatte 20d sind miteinander elektrisch durch einen Kontaktstopfen 22d verbunden, der in dem und durch den isolierenden Film 21 vorgesehen ist. Die erste Feldplatte 55a und die zweite Feldplatte 60a sind miteinander elektrisch durch einen Kontaktstopfen 62a verbunden, der in dem und durch den isolierenden Film 21 vorgesehen ist. Die erste Feldplatte 55e und die zweite Feldplatte 60b sind elektrisch miteinander durch einen Kontaktstopfen 62d verbunden, der in dem und durch den isolierenden Film 21 vorgesehen ist.
  • Die Kontaktstopfen 22a und 22d erstrecken sich entlang der zweiten Feldplatte 20a bzw. 20d, und erstrecken sich nicht unter die Verbindungsleitung 30. Somit umschließen die Kontaktstopfen 22a und 22d wie die zweite Feldplatte 20a nahezu den n+-Störstellenbereich 12. Auch erstrecken sich die Kontaktstopfen 62a und 62d entlang der zweiten Feldplatte 60a bzw. 60d, und erstrecken sich nicht unter die Verbindungsleitung 30. Somit umschließen die Kontaktstopfen 62a und 62d wie die zweite Feldplatte 60a nahezu die logische Hochpotentialschaltung 101.
  • Die ersten Feldplatten 15b-15d und 55b-55d sowie die zweiten Feldplatten 20b, 20c, 60b und 60c sind schwebende Elektroden, die von der Umgebung isoliert sind. Die erste Feldplatte 15e und die zweite Feldplatte 20d sind auch schwebende Elektroden, da sie davon abgesehen, dass sie miteinander verbunden sind, von der Umgebung isoliert sind. Genauso sind die erste Feldplatte 55a und die zweite Feldplatte 60a, sowie die erste Feldplatte 55e und die zweite Feldplatte 60d jeweils als Paare schwebende Elektroden, da sie davon abgesehen, dass sie miteinander verbunden sind, von der Umgebung isoliert sind.
  • Auf dem Isolierfilm 21 ist ein Isolierfilm 23 derart ausgebildet, dass er die Sourceelektrode 18, die Elektrode 19 und die zweiten Feldplatten 20a-20d und 60a-60d bedeckt. Die Drainelektrode 24 des MOS-Transistors 102 ist in und durch den Isolierfilm 23 so vorgesehen, dass sie in Kontakt mit der Elektrode 19 ist. Auf diese Art und Weise wird eine elektrische Verbindung zwischen dem n+-Störstellenbereich 12 und der Drainelektrode 24 des MOS-Transistors 102 gebildet.
  • Auf dem Isolierfilm 23 ist die Verbindungsleitung 30 ausgebildet, die eine elektrische Verbindung zwischen der Drainelektrode 24 und der logischen Hochpotentialschaltung 101 bereitstellt, wodurch das Drain des MOS-Transistors 102 und die logische Hochpotentialschaltung 101 wie in 1 miteinander verbunden sind. Die Verbindungsleitung 30 erstreckt sich beginnend von der Drainelektrode 24 zu der logischen Hochpotentialschaltung 101, wobei sie über die ersten Feldplatten 15a-15e und die zweiten Feldplatten 20b-20d, über den p-Störstellenbereich 3, welcher sich an der Grenze zwischen dem nMOS-Bereich 202 und dem Hochpotentialinselbereich 201 befindet, sowie über die ersten Feldplatten 55a-55e und die zweiten Feldplatten 60b-60d reicht.
  • Von den zweiten Feldplatten 20a-20d weist die zweite Feldplatte 20a, die der Gateelektrode 15a am nächsten ist, den Ausnehmungsabschnitt 29 unter der Verbindungsleitung 30 wie in 2 gezeigt auf. Da die Elektrode 16 derart ausgebildet ist, dass sie den n+-Störstellenbereich 12 umschließt, befindet sich die Elektrode 16 nach der ersten Ausführungsform in einem der Zwischenräume zwischen den ersten Feldplatten 15a-15e, der sich unter dem Ausnehmungsabschnitt 29 befindet, d.h. in einem Zwischenraum zwischen der Gateelektrode 15a und der ersten Feldplatte 15b, der sich unter der Verbindungsleitung 30 befindet.
  • Von den zweiten Feldplatten 60a-60d weist die zweite Feldplatte 60a, die dem p-Störstellenbereich 3 am nächsten ist, den Ausnehmungsabschnitt 69a unter der Verbindungsleitung 30 wie in 2 gezeigt auf. Da die Elektrode 56 derart ausgebildet ist, dass sie die logische Hochpotentialschaltung 101 umschließt, befindet sich die Elektrode 56 nach der ersten Ausführungsform in einem der Zwischenräume zwischen den ersten Feldplatten 55a-55e, der sich unter dem Ausnehmungsabschnitt 69a befindet, d.h. in einem Zwischenraum zwischen den ersten Feldplatten 55a und 55b, die sich unter der Verbindungsleitung 30 befinden.
  • Auf dem Isolierfilm 23 ist auch eine Verbindungsleitung 31 vorgesehen, die eine elektrische Verbindung zwischen der logischen Niederpotentialschaltung 100 und der zweiten Feldplatte 20a bereitstellt, die mit der Gateelektrode 15a elektrisch verbunden ist. Die Verbindungsleitung 31 und die zweite Feldplatte 20a sind elektrisch miteinander verbunden durch einen Kontaktstopfen, der nicht dargestellt ist, aber durch den Isolierfilm 23 hindurch vorgesehen ist. Dadurch wird ein Signal von der logischen Niederpotentialschaltung 100 an die Gateelektrode 15a des MOS-Transistors 102 angelegt. Auf dem Isolierfilm 23 ist auch eine Verbindungsleitung vorgesehen, die nicht gezeigt ist, aber eine elektrische Verbindung zwischen der Verbindungsleitung 30 und einem p+-Störstellenbereich (nicht dargestellt) bereitstellt, welcher in der n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 ausgebildet ist und als Widerstand 103 dient. Diese Verbindungsleitung ist mit einer Elektrode (nicht dargestellt) verbunden, die in Kontakt mit dem p+-Störstellenbereich vorgesehen ist, der durch die Isolierfilme 21 und 23 gebildet wird und als Widerstand 103 dient.
  • Die Gateelektrode 15a, die ersten Feldplatten 15b-15e und 55a-55e sowie die Elektroden 16 und 56 sind aus z.B. Polysilizium ausgebildet, und die zweiten Feldplatten 20a-20d und 60a-60d sowie die Verbindungsleitungen 30 und 31 sind aus z.B. Aluminium ausgebildet.
  • Bei der Halbleitervorrichtung mit dem zuvor erwähnten Aufbau nach der ersten Ausführungsform wird, wenn das Potential VH an den Rand des als Widerstand 103 dienenden p+-Störstellenbereichs angelegt wird, das Potential VH mit mehreren 100 Volt durch den p+-Störstellenbereich an die Verbin dungsleitung 30 angelegt. Wenn dann ein Massepotential an die Sourceelektrode 18 angelegt wird und wenn ein Hochpegelsignal von mehreren 10 Volt von der logischen Niederpotentialschaltung 100 abgegeben wird, wird dieses Hochpegelsignal durch die Verbindungsleitung 31, die zweite Feldplatte 20a und den Kontaktstopfen 22a an die Gateelektrode 15a angelegt. Dadurch wird der MOS-Transistor 102 eingeschaltet, und Strom fließt durch den als Widerstand 103 dienenden p+-Störstellenbereich, was einen Spannungsabfall in dem p+-Störstellenbereich verursacht. Dies hat Potentialänderungen sowohl in der Verbindungsleitung 30 als auch in der Drainelektrode 24 zur Folge und bewirkt, dass der Pegel eines von der logischen Niederpotentialschaltung 100 abgegebenen Signals auf niedrigem Potential zu einem hohen Potential verschoben und an die logische Hochpotentialschaltung 101 angelegt wird.
  • In dem Ein-Zustand des MOS-Transistors 102 fließt Strom von der Drainelektrode 24 durch die Elektrode 19, den n+-Störstellenbereich 12, die n–-Halbleiterschicht 2, den p+-Störstellenbereich 13 und den Sourcebereich 14 nacheinander zu der Sourceelektrode 18. Weiter wird in dem MOS-Transistor 102, da die n–-Halbleiterschicht 2 zwischen dem p+-Störstellenbereich 13 und dem n+-Störstellenbereich 12 als ein Widerstand dient, das Potential der Drainelektrode 24 um nur mehrere 10 Volt von dem Potential VH abfallen.
  • Weiter wird in der Halbleitervorrichtung nach der ersten Ausführungsform das Massepotential an den Störstellenbereich 3 und an das p–-Halbleitersubstrat 1 angelegt, und das Potential VH wird an die n–-Halbleiterschicht 2, an den vergrabenen n+-Störstellenbereich 51 und an den n+-Störstellenbereich 52 angelegt, die alle innerhalb des Hochpotentialinselbereichs 201 liegen. Dadurch wird eine Sperrspannung von mehreren 100 Volt an einen pn-Übergang angelegt, der durch die n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 und seines umschließenden p-Störstellenbereich 3 gebildet wird, und eine Verarmungsschicht wird an dem Rand der n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 durch den RESURF-Effekt gebildet. Insbesondere wird die Verarmungsschicht sich über die obere Oberfläche der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 erstreckend gebildet. Folglich ist die logische Hochpotentialschaltung 101 von der Verarmungsschicht umgeben, wodurch eine hohe Durchbruchspannung erreicht wird.
  • Da darüber hinaus wie oben beschrieben das Potential VH an die Drainelektrode 24 angelegt ist, ist das Potential VH auch an den n+-Störstellenbereich 12 und folglich an die n–-Halbleiterschicht 2 innerhalb des nMOS-Bereichs 202 angelegt. Dadurch wird eine Sperrspannung von mehreren 100 Volt an einen pn-Übergang angelegt, der durch die n–-Halbleiterschicht 2 innerhalb des nMOS-Bereichs 202 und den ihn umgebenden p-Störstellenbereich 3 gebildet wird, und eine Verarmungsschicht wird durch den RESURF-Effekt in der n–-Halbleiterschicht zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 sich zur oberen Oberfläche der n–-Halbleiterschicht erstrecken gebildet. Folglich wird die Verarmungsschicht nahezu überall in der n–-Halbleiterschicht 2 innerhalb des nMOS-Bereichs 202 gebildet, wodurch der MOS-Transistor 102 mit hoher Durchbruchspannung erreicht wird. In 2 geben diagonal schattierte RESURF-Isolierbereiche 300 und 301 die Umrisse von Bereichen wieder, in denen die Verarmungsschicht in dem Hochpotentialinselbereich 201 bzw. in dem nMOS-Bereich 202 gebildet wird.
  • In der Halbleitervorrichtung nach der ersten Ausführungsform wird wie oben beschrieben ein hohes Potential an die Verbindungsleitung 30 angelegt. Wenn somit die ersten Feldplatten 55a-55e und die zweiten Feldplatten 60a-60d anders als bei der ersten Ausführungsform nicht vorgesehen wären, würde das Potential der Verbindungsleitung 30 die Ausdehnung der Verarmungsschicht in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 steuern, wodurch die Möglichkeit des Auftretens einer elektrischen Feldkonzentration an der oberen Oberfläche der n–-Halbleiterschicht 2 in der Nähe des p-Störstellenbereichs 3 angehoben würde.
  • Jedoch kann bei der ersten Ausführungsform die kapazitive Kopplung zwischen den zweiten Feldplatten 60a-60d und den darunter befindlichen ersten Feldplatten 55a-55e die an der oberen Oberfläche der n–-Halbleiterschicht 2 durch das Potential der Verbindungsleitung 30 verursachte elektrische Feldkonzentration verringern. D.h. die kapazitive Kopplung zwischen jeder der zweiten Feldplatten 60a-60d und den zwei benachbarten der ersten Feldplatten 55a-55e, die sich darunter befinden, kann die elektrische Feldkonzentration an der oberen Oberfläche der n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 verringern.
  • Ebenso kann bei der ersten Ausführungsform die kapazitive Kopplung zwischen den zweiten Feldplatten 20a-20d und den sich darunter befindlichen ersten Feldplatten 15a-15e die an der oberen Oberfläche der n–-Halbleiterschicht 2 innerhalb des nMOS-Bereichs 202 durch das Potential der Verbindungsleitung 30 verursachte elektrische Feldkonzentration verringern.
  • Da bei der ersten Ausführungsform an den p-Störstellenbereich 3 und an den n+-Störstellenbereich 52 das Massepotential bzw. das Potential VH angelegt sind, haben weiter die erste Feldplatte 55a, die dem p-Störstellenbereich 3 am nächsten ist, und die zweite Feldplatte 60a, die mit der ersten Feldplatte 55a elektrisch verbunden ist, Potentiale, deren Werte aufgrund des Einflusses des Potentials des p-Störstellenbereichs 3 nahe dem Massepotential liegen. Auch haben die erste Feldplatte 55e, die dem n+-Störstellenbereich 52 am nächsten ist, und die zweite Feldplatte 60d, die mit der ersten Feldplatte 55e elektrisch verbunden ist, Potentiale, deren Werte aufgrund des Einflusses des Potentials des n+-Störstellenbereichs 52 nahe dem Potential VH liegen. Dementsprechend variieren die Potentiale der ersten Feldplatten 55a-55e und der zweiten Feldplatten 60a-60d aufgrund der kapazitiven Kopplung zwischen den Feldplatten von einem niedrigen Potential um das Massepotential herum bis zu einem höheren Potential von mehreren 100 Volt, da diese Feldplatten weiter entfernt von dem p-Störstellenbereich 3 und näher zu dem n+-Störstellenbereich 52 sind.
  • Da bei der ersten Ausführungsform weiter an den n+-Störstellenbereich 12 das Potential VH angelegt ist, haben die erste Feldplatte 15e, die dem n+-Störstellenbereich 12 am nächsten ist, und die zweite Feldplatte 20d, die mit der ersten Feldplatte 15e elektrisch verbunden ist, Potentiale, deren Werte aufgrund des Einflusses des Potentials des n+-Störstellenbereichs 12 nahe dem Potential VH liegen. Da an der Gateelektrode 15a ein niedriges Potential von mehreren 10 Volt liegt, hat auch die zweite Feldplatte 20a, die mit der Gateelektrode 15a elektrisch verbunden ist ein niedriges Potential von mehreren 10 Volt. Dementsprechend variieren die Potentiale der ersten Feldplatten 15a-15e und der zweiten Feldplatten 20a-20d aufgrund der kapazitiven Kopplung zwischen den Feldplatten von einem niedrigen Potential von mehreren 10 Volt bis zu einem höheren Potential von mehreren 100 Volt, da diese Feldplatten weiter von dem p-Störstellenbereich 3 entfernt und näher zu dem n+-Störstellenbereich 12 sind.
  • Selbst wenn anders als bei der ersten Ausführungsform die zweite elektrische Feldplatte 20a nicht elektrisch mit der Gateelektrode 15a verbunden wäre, würde die zweite Feldplatte 20a aufgrund ihrer kapazitiven Kopplung mit der Gateelektrode 15a ein niedriges Potential aufweisen. Ebenso würde, selbst wenn die zweite Feldplatte 20d nicht elektrisch mit der ersten Feldplatte 15e verbunden wäre, die zweite Feldplatte 20d ein hohes Potential aufweisen. Auch selbst wenn die zweite Feldplatte 60a nicht mit der ersten Feldplatte 55a elektrisch verbunden wäre, würde das Potential davon niedrig sein, und selbst wenn die zweite Feldplatte 60d nicht mit der ersten Feldplatte 55e elektrisch verbunden wäre, würde das Potential davon hoch sein.
  • Auf diese Weise verursachen bei der ersten Ausführungsform die niedrigen Potentiale der zweiten Feldplatte 20a und 60a einen großen Potentialunterschied zwischen der Verbindungsleitung 30, an der ein hohes Potential von mehreren 100 Volt anliegt, und den zweiten Feldplatten 20a und 60a. Wenn somit anders als bei der ersten Ausführungsform die zweiten Feldplatten 20a und 60a nicht mit den Ausnehmungsabschnitten 29 bzw. 69a vorgesehen sind, könnte ein dielektrischer Durchbruch des Isolierfilms 23 auftreten, der zwischen der Verbindungsleitung 30 und den zweiten Feldplatten 20a und 60a dazwischen eingeschlossen ist. Bei der ersten Ausführungsform erzeugt die Bereitstellung von Ausnehmungsabschnitten 29 und 69a Bereiche, in denen die zweiten Feldplatten 20a und 60a nicht unter der Verbindungsleitung 30 ausgebildet sind, wodurch verhindert wird, dass aufgrund des Potentialunterschiedes zwischen der Verbindungsleitung 30 und den zweiten Feldplatten 20a und 60a ein dielektrischer Durchbruch des Isolierfilms 23 auftritt.
  • Weiter ist bei der Halbleitervorrichtung nach der ersten Ausführungsform wie oben beschrieben die Elektrode 16 zwischen den ersten Feldplatten 15a und 15b beabstandet angeordnet, die sich unter dem Ausnehmungsabschnitt 29 der zweiten Feldplatte 20a befinden, welche zur Verhinderung des dielektrischen Durchbruchs des Isolierfilms 23 vorgesehen ist. Dies verrin gert verglichen mit dem Fall ohne die Elektrode 16 die elektrische Feldkonzentration, welche in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 durch das Potential der Verbindungsleitung 30 verursacht wird, an die ein hohes Potential angelegt ist, wodurch die Durchbruchspannung der Halbleitervorrichtung nach der ersten Ausführungsform angehoben wird.
  • Ebenso ist es, da die Elektrode 56 beabstandet zwischen den ersten Feldplatten 55a und 55b angeordnet ist, die sich unter dem Ausnehmungsabschnitt 69a der zweiten Feldplatte 60a befinden, verglichen mit dem Fall ohne Elektrode 56 möglich, die elektrische Feldkonzentration zu verringern, die in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 durch das Potential der Verbindungsleitung 30 verursacht wird, und dadurch die Durchbruchspannung der Halbleitervorrichtung nach der ersten Ausführungsform anzuheben. Dies wird nachstehend genau beschrieben werden.
  • Die 6 und 7 sind Zeichnungen, die die Potentialverteilung in der Halbleitervorrichtung nach der ersten Ausführungsform veranschaulichen, und die 8 und 9 sind Zeichnungen, welche die Potentialverteilung in der Halbleitervorrichtung ohne die Elektrode 16 nach der ersten Ausführungsform veranschaulichen. Die 6 und 8 zeigen die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 20a unterbrochen ist, und die 7 und 9 zeigen die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 20a nicht unterbrochen ist.
  • In dem in 8 gezeigten Fall ohne die Elektrode 16 ist die Potentialverteilung in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen der Gateelektrode 15a und der ersten Feldplatte 15b beeinflusst durch das Potential der Verbindungsleitung 30 und die Äquipotentiallinien 90 kommen näher an den Rand der Gateelektrode 15a auf der Seite der ersten Feldplatte 15b, da die zweite Feldplatte 20a unter der Verbindungsleitung 30 unterbrochen ist. Dementsprechend ist wie in 8 gezeigt ein Bereich elektrischer Feldkonzentration 95a in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 nahe dem Rand der Gateelektrode 15a auf der Seite der ersten Feldplatte 15b ausgebildet. Dies verringert die Durchbruchspannung der Halbleitervorrichtung.
  • Andererseits kann in dem Fall mit der Elektrode 16 wie in 6 gezeigt der elektrostatische Abschirmeffekt der Elektrode 16 den Einfluss verringern, den das Potential der Verbindungsleitung 30 auf die Potentialverteilung in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 hat, und kann dadurch die Ausdehnung einer Verarmungsschicht in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 ermöglichen. Weiter erlaubt die kapazitive Kopplung der Elektrode 16 an die Gateelektrode 15a, die erste Feldplatte 15b und die obere Oberfläche der n–-Halbleiterschicht 2 die Erzeugung von Äquipotentialflächen zwischen der Gateelektrode 15a und der Elektrode 16 sowie zwischen der Elektrode 16 und der ersten Feldplatte 15b. Dementsprechend werden die Äquipotentiallinien 90 zwischen der Gateelektrode 15a und der ersten Feldplatte 15b spärlich. Dies kann die elektrische Feldkonzentration in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen der Gateelektrode 15a und der ersten Feldplatte 15b verringern und kann eine Abnahme der Durchbruchspannung der Halbleitervorrichtung verhindern, die durch die Bereitstellung des Ausnehmungsabschnittes 29 der zweiten Feldplatte 20a verursacht wird. Folglich kann eine Halbleitervorrichtung mit gewünschter Durchbruchspannung leicht erreicht werden.
  • Da wie oben beschrieben die Elektrode 16 an die Gateelektrode 15a, die erste Feldplatte 15b und die obere Oberfläche der n–-Halbleiterschicht 2 kapazitiv gekoppelt ist, ist das Potential der Elektrode 16 zu einem mittleren Potential zwischen den Po tentialen der Gateelektrode 15a und der ersten Feldplatte 15b verschoben. Somit ist wie aus dem Vergleich von den 7 und 9 gesehen werden kann, in dem Bereich, in dem die zweite Feldplatte 20a nicht unterbrochen ist, die Potentialverteilung selbst mit der Bereitstellung der Elektrode 16 nicht gestört und somit wird keine elektrische Feldkonzentration auftreten.
  • Auch in der n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 kann die Bereitstellung der Elektrode 56 aus gleichen Gründen die elektrische Feldkonzentration gegenüber dem Fall ohne die Elektrode 56 verringern, wodurch eine Abnahme der Durchbruchspannung der Halbleitervorrichtung verhindert wird.
  • Wenn weiter wie in 10 gezeigt der Rand der Gateelektrode 15a auf der Seite der ersten Feldplatte 15b in Richtung der ersten Feldplatte 15b ohne Bildung der Elektrode 16 verlängert wäre, würde es möglich erscheinen, die durch das Potential der Verbindungsleitung 30 bewirkte elektrische Feldkonzentration durch Verwendung des elektrostatischen Abschirmeffektes des verlängerten Abschnitts der Gateelektrode 15a zu verringern. Jedoch kommen selbst in diesem Fall wie in 10 gezeigt die Äquipotentiallinien 90 näher an den Rand der Gateelektrode 15a auf der Seite der ersten Feldplatte 15b, und ein Bereich elektrischer Feldkonzentration 95b wird in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 gebildet. Da bei der ersten Ausführungsform anders als bei dem zuvor erwähnten Fall die Elektrode 16 zwischen der Gateelektrode 15a und der ersten Feldplatte 15b beabstandet angeordnet ist, ist es wie oben beschrieben möglich, Äquipotentialflächen zwischen der Gateelektrode 15a und der Elektrode 16 sowie zwischen der Elektrode 16 und der ersten Feldplatte 15b zu erzeugen, und dadurch die elektrische Feldkonzentration zu verringern.
  • 11 ist ein Diagramm, das gemessene Werte der Durchbruchspannung der Halbleitervorrichtung in drei Fällen zeigt: in dem Fall, in dem die Elektrode 16 ausgebildet ist; in dem Fall, in dem die Elektrode 16 nicht ausgebildet ist; und in dem Fall, in dem der Rand der Gateelektrode 15a verlängert ist. In dem Diagramm weist der gefüllte Kreis auf den Fall mit der Elektrode 16 hin, d.h. zeigt die Durchbruchspannung der Halbleitervorrichtung nach der ersten Ausführungsform an; und die gefüllte Raute zeigt die Durchbruchspannung in dem Fall ohne die Elektrode 16 an. Die gefüllten Quadrate in dem Diagramm zeigen die Durchbruchspannung in dem Fall an, in dem der Rand der Gateelektrode 15a auf der Seite der ersten Feldplatte 15b in Richtung der ersten Feldplatte 15b verlängert ist. Die Feldplattenlänge L auf der horizontalen Achse weist auf die Länge L in 10 hin. Das Ergebnis der Durchbruchspannung in dem Fall, in dem der Rand der Gateelektrode 15a auf der Seite der ersten Feldplatte 15b verlängert ist, gibt durch gefüllte Quadrate angezeigte Werte, wenn die Verbindungsleitung 30 nicht ausgebildet ist.
  • Wie in 11 gezeigt kann aus den gemessenen Werten ersehen werden, dass die Bereitstellung der Elektrode 16 die Durchbruchspannung anhebt. Es ist auch ersichtlich, dass die Durchbruchspannung abnimmt, wenn der Rand der Gateelektrode 15a auf der Seite der ersten Feldplatte 15b näher an die erste Feldplatte 15b kommt.
  • Zweite bevorzugte Ausführungsform
  • 12 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitervorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung zeigt, und die 13 bis 15 sind Querschnittsansichten entlang der mit Pfeilen angezeigten Linien D-D, E-E bzw. F-F in 12. Der Aufbau der Halbleitervorrichtung nach der zweiten Ausführungsform ist derart, dass in der Halbleitervorrichtung nach der zuvor erwähnten ersten Ausführungsform die Elektrode 16 elektrisch mit der Gateelektrode 15a des MOS-Transistors 102 verbunden ist.
  • In 12 ist der Bereich um den Ausnehmungsabschnitt 29 der zweiten Feldplatte 20a in vergrößertem Maßstab gezeigt, und zur Vereinfachung sind die Isolierfilme 21 und 23 in den 13 bis 15 nicht dargestellt. Weiter sind in 12 Bestandteile, die in Draufsicht nicht sichtbar sind durch gestrichelte Linien dargestellt.
  • Wie in den 12 bis 15 gezeigt ist die Elektrode 16 elektrisch verbunden mit der zweiten Feldplatte 20a durch eine Kontaktstopfen 26, die in dem und durch den Isolierfilm 21 vorgesehen sind. Die zweite Feldplatte 20a ist mit der Gateelektrode 15a durch den Kontaktstopfen 22a elektrisch verbunden. Dementsprechend ist eine elektrische Verbindung zwischen der Elektrode 16 und der Gateelektrode 15a gebildet.
  • Die Kontaktstopfen 26 sind entlang der zweiten Feldplatte 20a voneinander beabstandet angeordnet. Es gibt keinen Kontaktstopfen 26, der unter der Verbindungsleitung 30 ausgebildet ist. Somit sind die Kontaktstopfen 26 wie die zweite Feldplatte 20a derart angeordnet, dass sie den n+-Störstellenbereich 12 nahezu umschließen. Der andere Teil des Aufbaus ist identisch zu dem der ersten Ausführungsform und wird daher hier nicht beschrieben.
  • Wie bei der Halbleitervorrichtung nach der zweiten Ausführungsform beschrieben ist die Elektrode 16 mit der Gateelektrode 15a elektrisch verbunden. Da an der Gateelektrode 15a normalerweise Massepotential oder ein niedriges Potential von mehreren 10 Volt angelegt ist, ist das Potential der Elektrode 16 stabilisiert.
  • Bei der zuvor erwähnten ersten Ausführungsform ist die Elektrode 16 eine schwebende Elektrode, die von der Umgebung isoliert ist. Somit ist das Potential davon nicht stabil, und es besteht die Möglichkeit, dass in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 in Abhängigkeit von den Betriebszuständen der Halbleitervorrichtung eine elektrische Feldkonzentration auftritt.
  • Andererseits kann bei der Halbleitervorrichtung nach der zweiten Ausführungsform das stabile Potential der Elektrode 16 das Auftreten der elektrischen Feldkonzentration aufgrund der Betriebszustände der Halbleitervorrichtung verringern.
  • Wie durch die Äquipotentiallinien 90 in 13 angedeutet, ist die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 20a unterbrochen ist, aufgrund der elektrischen Verbindung zwischen der Elektrode 16 und der Gateelektrode 15a verschieden von der bei der ersten Ausführungsform gezeigten. Da jedoch die Elektrode 16 beabstandet zwischen der Gateelektrode 15a und der ersten Feldplatte 15b angeordnet ist, können Äquipotentialflächen zwischen der Gateelektrode 15a und der Elektrode 16 sowie zwischen der Elektrode 16 und der ersten Feldplatte 15b erzeugt werden; und daher kann der Bereich elektrischer Feldkonzentration, in dem die zweite Feldplatte 20a unterbrochen ist, weiter verringert werden als bei der herkömmlichen Halbleitervorrichtung ohne die Elektrode 16.
  • Ebenso ist, wie durch die Äquipotentiallinien 90 in den 14 und 15 gezeigt, aufgrund der elektrischen Verbindung zwischen der Elektrode 16 und der Gateelektrode 15a die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 20a ausgebildet ist, verschieden von der bei der ersten Ausführungsform gezeigten. Da jedoch die Kontaktstopfen 26, die eine elektrische Verbindung zwischen der zweiten Feldplatte 20a und der Elektrode 16 bereitstellen, voneinander beabstan det angeordnet sind, können Äquipotentialflächen zwischen diesen Kontaktstopfen 26 erzeugt werden; und daher wird selbst mit der elektrischen Verbindung der Elektrode 16 mit der Gateelektrode 15a keine elektrische Feldkonzentration in dem Bereich auftreten, in dem die zweite Feldplatte 20a ausgebildet ist.
  • Dritte bevorzugte Ausführungsform
  • 16 ist ein Blockschaltplan, der einen Aufbau einer Halbleitervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung veranschaulicht. Während die Halbleitervorrichtung der zuvor erwähnten ersten Ausführungsform eine Pegelschiebeschaltung zum Verschieben eines Niederpotentialsignals zu einem hohen Potential beinhaltet, beinhaltet die Halbleitervorrichtung nach der dritten Ausführungsform eine Pegelschiebeschaltung zum Verschieben eines Hochpotentialsignals zu einem niedrigen Potential.
  • Die Halbleitervorrichtung nach der dritten Ausführungsform ist wie die Halbleitervorrichtung nach der ersten Ausführungsform ein HVIC, der durch Ausnutzen des RESURF-Effekts eine hohe Durchbruchspannung erreichen kann und wie in 16 gezeigt die zuvor erwähnten logischen Niederpotential- und Hochpotentialschaltungen 100 und 101, einen p-Kanal-MOS-Transistor 105 sowie einen Widerstand 106 enthält.
  • Der MOS-Transistor 105 und der Widerstand 106 verschieben den Pegel eines Hochpotentialsignals, das von der logischen Hochpotentialschaltung 101 abgegeben wird, zu einem niedrigen Potential und speisen dieses Signal mit verschobenem Signal in die logische Niederpotentialschaltung 100 ein. Der MOS-Transistor 105 ist mit seinem Gate mit der logischen Hochpotentialschaltung 101 verbunden und an dessen Source liegt das Potential VH an. Der MOS-Transistor 105 ist mit seinem Drain auch mit der logischen Niederpotentialschaltung 100 und einem Ende des Widerstands 106 verbunden. An dem anderen Ende des Widerstands 106 liegt das Massepotential an.
  • Wenn bei der Halbleitervorrichtung mit dem zuvor erwähnten Aufbau gemäß der dritten Ausführungsform die logische Hochpotentialschaltung 101 ein Hochpegelsignal abgibt, ist der MOS-Transistor 105 in dem Aus-Zustand und ein Niederpegelsignal auf dem Massepotential wird in die logische Niederpotentialschaltung 100 eingespeist. Dann wird nach dem Abgeben des Niederpegelimpulssignals von der logischen Hochpotentialschaltung 101 der MOS-Transistor 105 eingeschaltet und Strom fließt durch den Widerstand 106. Er bewirkt einen Potentialabfall über den Widerstand 106 und ändert den Pegel eines Eingangssignals der logischen Niederpotentialschaltung 100. Dadurch wird das von der logischen Hochpotentialschaltung 101 abgegebene Hochpotentialimpulssignal in ein Impulssignal entgegengesetzter Polarität auf niedrigem Potential umgewandelt und in die logische Niederpotentialschaltung 100 eingespeist. Dementsprechend kann die logische Niederpotentialschaltung 100 auf der Grundlage eines von der logischen Hochpotentialschaltung 101 abgegebenen Signals arbeiten.
  • Als nächstes wird der Aufbau der Halbleitervorrichtung nach der dritten Ausführungsform beschrieben. 17 ist eine Draufsicht, die den Aufbau der Halbleitervorrichtung nach der dritten Ausführungsform schematisch darstellt, und die 18 bis 20 sind Querschnittsansichten entlang von durch Pfeile angezeigten Linien G-H, H-H bzw. I-I in 17. Zur Vereinfachung der Zeichnung sind in 17 der Isolierfilm 23 aus den 18 bis 20 nicht dargestellt, und nur zwei der Feldplatten, nämlich 120a und 60d, die auf dem Isolierfilm 21 ausgebildet sind, sind dargestellt.
  • Wie in den 17 bis 20 gezeigt ist bei der Halbleitervorrichtung nach der dritten Ausführungsform die n–-Halbleiterschicht 2 wie die der ersten Ausführungsform auf dem p–-Halbleitersubstrat 1 ausgebildet. In der n–-Halbleiterschicht 2 ist der p-Störstellenbereich 3 ausgebildet, der sich von der oberen Oberfläche der n–-Halbleiterschicht 2 zu der Grenzfläche mit dem p–-Halbleitersubstrat 1 erstreckt. Der p-Störstellenbereich 3 ist wie bei der ersten Ausführungsform derart ausgebildet, dass er einen Teil der n–-Halbleiterschicht 2 so umschließt, dass in der n–-Halbleiterschicht 2 der Hochpotentialinselbereich 201 abgegrenzt wird, in dem sich die logische Hochpotentialschaltung 101 befindet.
  • An der Grenzfläche zwischen der n–-Halbleiterschicht 2 und dem p–-Halbleitersubstrat 1 ist innerhalb des Hochpotentialinselbereichs 201 der vergrabene n+-Störstellenbereich 51 selektiv gebildet. Der vergrabene n+-Störstellenbereich 51 nach der dritten Ausführungsform ist nicht an der Grenzfläche zwischen dem Rand der n–-Halbleiterschicht 2 und dem p–-Halbleitersubstrat 1 innerhalb des Hochpotentialinselbereichs 201 ausgebildet. Und weiter ist wie in 19 gezeigt der vergrabene n+-Störstellenbereich 51 derart ausgebildet, dass er einen Abschnitt 180 der Grenzfläche zwischen der n–-Halbleiterschicht 2 und dem p–-Halbleitersubstrat 1 innerhalb des Hochpotentialinselbereichs 201 umschließt. In der n–-Halbleiterschicht 2 über dem vergrabenen n+-Störstellenbereich 51 ist die logische Hochpotentialschaltung 101 ausgebildet.
  • In der oberen Oberfläche der n–-Halbleiterschicht 2 ist innerhalb des Hochpotentialinselbereichs 201 der n+-Störstellenbereich 52 ausgebildet. Der n+-Störstellenbereich 52 nach der dritten Ausführungsform ist über dem vergrabenen n+-Störstellenbereich 51, den Bereich auslassend, in dem die logische Hochpotentialschaltung 101 ausgebildet ist, derart ausgebildet, dass er in Draufsicht gesehen die logische Hochpotentialschaltung 101 umschließt. Somit ist der n+-Störstellenbereich 52 teilweise in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und der logischen Hochpotentialschaltung 101 ausgebildet.
  • Weiter ist der n+-Störstellenbereich 52 derart ausgebildet, dass er den Abschnitt 180 der von dem vergrabenen n+-Störstellenbereich 51 umschlossenen obigen Grenzfläche in Draufsicht gesehen umschließt. Dies grenzt einen pMOS-Bereich 205, in dem der MOS-Transistor 105 ausgebildet ist, in der n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 ab.
  • Wie in den 18 und 20 gezeigt ist auf der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen dem n+-Störstellenbereich 52 und dem p-Störstellenbereich 3 der isolierende Isolierfilm 17 ausgebildet, auf dem die ersten Feldplatten 55a-55e ausgebildet sind. Der Aufbau der ersten Feldplatten 55a-55e ist identisch zu dem bei der ersten Ausführungsform und wird daher hier nicht beschrieben.
  • Eine Elektrode 156, die von der Umgebung isoliert ist, befindet sich in einem Zwischenraum zwischen der ersten Feldplatte 55e, die dem n+-Störstellenbereich 52 am nächsten ist, und der ihr benachbarten ersten Feldplatte 55d von den ersten Feldplatten 55a-55e. Die Elektrode 156 ist zwischen den ersten Feldplatten 55d und 55e auf dem isolierenden Isolierfilm 17 derart beabstandet vorgesehen, dass sie in Draufsicht gesehen die logische Hochpotentialschaltung 101 umschließt.
  • Die Elektrode 156 dient als eine Feldplatte. Die ersten Feldplatten 55a-55e und die Elektrode 156 sind kapazitiv aneinander sowie an die obere Oberfläche der n–-Halbleiterschicht 2 gekoppelt, wodurch sie die Wirkung des Verringerns der elekt rischen Feldkonzentration an der oberen Oberfläche der n–-Halbleiterschicht 2 haben.
  • Wie in 19 gezeigt ist ein p-Störstellenbereich 133 in der n–-Halbleiterschicht 2 innerhalb des pMOS-Bereichs 205 ausgebildet, wobei er sich von der oberen Oberfläche der n–-Halbleiterschicht 2 zu der Mitte des Abschnitts 180 der von dem vergrabenen n+-Störstellenbereich 51 umschlossenen obigen Grenzfläche erstreckt. In der oberen Oberfläche der n–-Halbleiterschicht 2 ist abgesehen von dem p-Störstellenbereich 133 zwischen dem p-Störstellenbereich 133 und dem n+-Störstellenbereich 52 ein p+-Störstellenbereich 112 ausgebildet, der mit einer Drainelektrode 124 des MOS-Transistors 105 elektrisch verbunden ist. Der p+-Störstellenbereich 112 ist derart ausgebildet, dass er in Draufsicht gesehen den p-Störstellenbereich 133 umschließt.
  • In der oberen Oberflächen der n–-Halbleiterschicht 2 ist zwischen dem p+-Störstellenbereich 112 und dem n+-Störstellenbereich 52 ein p–-Störstellenbereich 113 in Verbindung mit dem p+-Störstellenbereich 112 derart ausgebildet, dass er in Draufsicht gesehen den p-Störstellenbereich 133 umgibt. In der oberen Oberfläche der n–-Halbleiterschicht 2 über dem vergrabenen n+-Störstellenbereich 51 ist in einem vorbestimmten Abstand von dem p–-Störstellenbereich 113 beabstandet zwischen dem p–-Störstellenbereich 113 und dem n+-Störstellenbereich 52 ein Sourcebereich 114 des MOS-Transistors 105 angeordnet.
  • Auf der oberen Oberfläche der n–-Halbleiterschicht 2 ist zwischen dem Sourcebereich 114 und dem p+-Störstellenbereich 112, der elektrisch mit der Drainelektrode 124 verbunden ist, der isolierende Isolierfilm 17 ausgebildet. Insbesondere ist der isolierende Isolierfilm 17 auf der oberen Oberfläche des p–-Störstellenbereichs 113 ausgebildet, der in der oberen Ober fläche der n–-Halbleiterschicht 2 ausgebildet ist. Auf dem isolierenden Isolierfilm 17 sind eine Gateelektrode 115a des MOS-Transistors 105 und erste Feldplatten 115b, 115c, 115d und 115e ausgebildet.
  • Die Gateelektrode 115a und die ersten Feldplatten 115b-115e sind voneinander beabstandet in dieser Reihenfolge entlang einer Richtung von dem n+-Störstellenbereich 52 zu dem p+-Störstellenbereich 112 derart angeordnet, dass sie in Draufsicht gesehen den p-Störstellenbereich 133 umschließen.
  • Die Gateelektrode 115a erstreckt sich auch von dem isolierenden Isolierfilm 17 in Richtung des Sourcebereichs 114 derart, dass sie ohne Kontakt die obere Oberfläche der n–-Halbleiterschicht 2 bedeckt, die zwischen dem Sourcebereich 114 und dem p–-Störstellenbereich 113 eingeschlossen ist. Es gibt einen Gateisolierfilm auf der oberen Oberfläche der n–-Halbleiterschicht 2, der mit der Gateelektrode 115a bedeckt ist und der zwischen dem Sourcebereich 114 und dem p–-Störstellenbereich 113 eingeschlossen ist. Jedoch ist in den Zeichnungen der Gateisolierfilm enthalten in und gezeigt als der Isolierfilm 21.
  • Eine Elektrode 116, die von der Umgebung isoliert ist, befindet sich in einem Zwischenraum zwischen der Gateelektrode 115a, die dem n+-Störstellenbereich 52 am nächsten ist, und der ihr benachbarten ersten Feldplatte 115b von der Gateelektrode 115a und den ersten Feldplatten 115b-115e. Die Elektrode 116 ist beabstandet zwischen der Gateelektrode 115a und der ersten Feldplatte 115b auf dem isolierenden Isolierfilm 17 derart angeordnet, dass sie den p-Störstellenbereich 133 in Draufsicht gesehen umschließt.
  • Die Gateelektrode 115a und die Elektrode 116 dienen als Feldplatten. Die Gateelektrode 115a, die ersten Feldplatten 115b- 115e sowie die Elektrode 116 sind kapazitiv aneinander als auch an die obere Oberfläche der n–-Halbleiterschicht 2 gekoppelt, wodurch sie die Wirkung des Verringerns der elektrischen Feldkonzentration haben, die an der oberen Oberfläche der n–-Halbleiterschicht 2 durch den Potentialunterschied zwischen dem Sourcebereich 114 und dem p+-Störstellenbereich 112 verursacht ist, der elektrisch mit der Drainelektrode 124 verbunden ist. Auch als eine Feldplatte dienend wird die Gateelektrode 115a im folgenden auch als die "erste Feldplatte 115a" bezeichnet.
  • In der n–-Halbleiterschicht 2 sind außerhalb des Hochpotentialinselbereichs 201 die logische Niederpotentialschaltung 100 und ein als Widerstand 106 dienender p+-Störstellenbereich (nicht dargestellt) ausgebildet. Der Bereich der n–-Halbleiterschicht 2, in dem die logische Niederpotentialschaltung 100 und dergleichen ausgebildet sind, und die n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 sind durch den p-Störstellenbereich 3 getrennt.
  • Auf der n–-Halbleiterschicht 2 und dem isolierenden Isolierfilm 17 ist der Isolierfilm 21 derart ausgebildet, dass er die ersten Feldplatten 55a-55e und 115a-115e sowie die Elektroden 116 und 156 bedeckt. Dann sind eine Elektrode 119 und eine Sourceelektrode 118 des MOS-Transistors 105 in dem und durch den Isolierfilm 21 vorgesehen. Die Sourceelektrode 118 ist in Kontakt mit dem n+-Störstellenbereich 52 sowie dem Sourcebereich 114, und die Elektrode 119 ist in Kontakt mit dem p+-Störstellenbereich 112. Die Sourceelektrode 118 und die Elektrode 119 sind derart ausgebildet, dass sie in Draufsicht gesehen den p-Störstellenbereich 133 umschließen.
  • Auf dem Isolierfilm 21 sind zweite Feldplatten 60a-60d und zweite Feldplatten 120a, 120b, 120c und 120d ausgebildet. Die zweiten Feldplatten 60a-60d sind über den ersten Feldplatten 55a-55e ausgebildet und in dieser Reihenfolge entlang einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 52 voneinander beabstandet angeordnet. Wie bei der ersten Ausführungsform befinden sich die zweiten Feldplatten 60a-60d jeweils über Zwischenräumen zwischen den ersten Feldplatten 55a-55e. In Draufsicht gesehen ist jede der zweiten Feldplatten 60a-60d derart ausgebildet, dass sie die Ränder der benachbarten zwei der sich darunter befindlichen ersten Feldplatten überlappen.
  • Von den zweiten Feldplatten 60a-60d umschließen in Draufsicht gesehen die zweiten Feldplatten 60a-60c die logische Hochpotentialschaltung 101 vollständig. Die verbleibende zweite Feldplatte 60d hat wie in 17 gezeigt einen Ausnehmungsabschnitt 69d unter einer Verbindungsleitung 130 und umschließt somit in Draufsicht gesehen mit Ausnahme des Ausnehmungsabschnittes 69d nahezu ganz die logische Hochpotentialschaltung 101.
  • Die zweiten Feldplatten 120a-120d sind über den ersten Feldplatten 115a-115e ausgebildet und entlang einer Richtung von dem n+-Störstellenbereich 52 zu dem p+-Störstellenbereich 112 in dieser Reihenfolge voneinander beabstandet angeordnet. Die zweiten Feldplatten 120a-120d befinden sich jeweils über Zwischenräumen zwischen den ersten Feldplatten 115a-115e. D.h. jede der zweiten Feldplatten 120a-120d befindet sich über einem Zwischenraum zwischen irgendeinem benachbarten Paar von ersten Feldplatten 115a-115e. In Draufsicht gesehen ist jede der zweiten Feldplatten 120a-120d derart ausgebildet, dass sie die Ränder von benachbarten zwei von sich darunter befindlichen ersten Feldplatten überlappt.
  • Von den zweiten Feldplatten 120a-120d, umschließen die zweiten Feldplatten 120b-120d in Draufsicht gesehen den p-Störstellenbereich 133 vollständig. Die verbleibende zweite Feldplatte 120a hat wie in 17 gezeigt einen Ausnehmungsabschnitt 129 unter der Verbindungsleitung 130 und umschließt somit mit Ausnahme des Ausnehmungsabschnittes 129 in Draufsicht gesehen nahezu den p-Störstellenbereich 133. Weiter ist die zweite Feldplatte 120d mit der Elektrode 119 verbunden.
  • Die Gateelektrode 115a und die zweite Feldplatte 120a sind elektrisch miteinander durch einen Kontaktstopfen 122a verbunden, der vorgesehen ist in dem und durch den Isolierfilm 21. Die erste Feldplatte 115e und die zweite Feldplatte 120d sind elektrisch miteinander durch einen Kontaktstopfen 122d verbunden, der vorgesehen ist in dem und durch den Isolierfilm 21. Die erste Feldplatte 55a und die zweite Feldplatte 60a sind elektrisch miteinander verbunden durch den Kontaktstopfen 62a, der vorgesehen ist in dem und durch den Isolierfilm 21. Die erste Feldplatte 55e sowie die zweite Feldplatte 60d sind elektrisch miteinander verbunden durch den Kontaktstopfen 62d, der vorgesehen ist in dem und durch den Isolierfilm 21.
  • Die Kontaktstopfen 122a und 122d erstrecken sich entlang der zweiten Feldplatten 120a bzw. 120d, und erstrecken sich nicht unter die Verbindungsleitung 130. Somit umgeben die Kontaktstopfen 122a und 122d wie die zweite Feldplatte 120a nahezu ganz den p-Störstellenbereich 133. Die Kontaktstopfen 62a und 62d erstrecken sich wie bei der ersten Ausführungsform entlang der zweiten Feldplatten 60a bzw. 60d, und erstrecken sich nicht unter die Verbindungsleitung 130.
  • Die ersten Feldplatten 55b-55d und 115b-115d sowie die zweiten Feldplatten 60b, 60c, 120b und 120c sind schwebende Elektroden, die von der Umgebung isoliert sind. Die erste Feldplatte 115a und die zweite Feldplatte 120a sind schwebende Elektroden, da sie davon abgesehen, dass sie miteinander verbunden sind, von der Umgebung isoliert sind. Auch sind wie bei der ersten Ausführungsform die erste Feldplatte 55a und die zweite Feldplatte 60a, sowie die erste Feldplatte 55a und die zweite Feldplatte 60b jeweils ein Paar an schwebenden Elektroden, da sie, davon abgesehen, dass sie miteinander verbunden sind, von der Umgebung isoliert sind.
  • Auf dem Isolierfilm 21 ist der Isolierfilm 23 derart ausgebildet, dass er die Sourceelektrode 118, die Elektrode 119 sowie die zweiten Feldplatten 60a-60d und 120a-120d bedeckt. Die Drainelektrode 124 des MOS-Transistors 105 ist in dem und durch den Isolierfilm 23 so vorgesehen, dass sie in Kontakt mit der Elektrode 119 ist. Auf diese Weise wird eine elektrische Verbindung zwischen dem p+-Störstellenbereich 112 und der Drainelektrode 124 des MOS-Transistors 105 gebildet.
  • Auf dem Isolierfilm 23 ist die Verbindungsleitung 130 ausgebildet, die eine elektrische Verbindung zwischen der Drainelektrode 124 und der logischen Niederpotentialschaltung 100 bereitstellt. Dadurch wird wie in 16 gezeigt eine Verbindung zwischen dem Drain des MOS-Transistors 105 und der logischen Niederpotentialschaltung 100 gebildet. Die Verbindungsleitung 130 erstreckt sich beginnend von der Drainelektrode 124 zu der logischen Niederpotentialschaltung 100, wobei sie über die ersten Feldplatten 115a-115e und die zweiten Feldplatten 120b-120d, über die ersten Feldplatten 55a-55e und die zweiten Feldplatten 60a-60c sowie über den Störstellenbereich 3 reicht, der den Hochpotentialinselbereich 201 abgrenzt.
  • Auf dem Isolierfilm 23 ist auch eine Verbindungsleitung 131 ausgebildet, die eine elektrische Verbindung zwischen der zweiten Feldplatte 120a und der logischen Hochpotentialschaltung 101 bereitstellt. Die Verbindungsleitung 131 und die zweite Feldplatte 120a sind elektrisch miteinander durch einen Kontaktstopfen verbunden, der nicht gezeigt ist, aber durch den isolierenden Film 23 vorgesehen ist. Dadurch wird ein Signal von der logischen Hochpotentialschaltung 101 an die Gatee lektrode 115a des MOS-Transistors 105 durch die zweite Feldplatte 120a gegeben. Auf dem Isolierfilm 23 ist auch eine Verbindungsleitung vorgesehen, die nicht gezeigt ist, aber die Verbindungsleitung 130 und den als Widerstand 106 dienenden p+-Störstellenbereich elektrisch miteinander verbindet. Diese Verbindungsleitung ist mit einer Elektrode verbunden, die in Kontakt mit dem p+-Störstellenbereich vorgesehen ist, der durch die isolierenden Filme 21 und 23 hindurch vorgesehen ist und als Widerstand 106 dient.
  • Die Gateelektrode 115a, die ersten Feldplatten 115b-115e, sowie die Elektroden 116 und 156 sind ausgebildet aus z.B. Polysilizium, und die zweiten Feldplatten 120a-120d sowie die Verbindungsleitungen 130 und 131 sind ausgebildet aus z.B. Aluminium.
  • Bei der Halbleitervorrichtung mit dem zuvor erwähnten Aufbau nach der dritten Ausführungsform ist das Potential VH an die Sourceelektrode 118 des MOS-Transistors 105 angelegt, und das Massepotential ist an den Rand des als Widerstand 106 dienenden p+-Störstellenbereichs angelegt. Wenn somit ein Hochpegelsignal von mehreren 100 Volt von der logischen Hochpotentialschaltung 101 abgegeben wird, wird der MOS-Transistor 105 ausgeschaltet und kein Strom fließt durch den als der Widerstand 106 dienenden p+-Störstellenbereich. Dementsprechend ist das Massepotential an die Verbindungsleitung 130 angelegt.
  • Wenn ein Niederpotentialimpulssignal von der logischen Hochpotentialschaltung 101 abgegeben wird, wird dieses Signal durch die Verbindungsleitung 131, die zweite Feldplatte 120a und den Kontaktstopfen 122a an die Gateelektrode 115a gegeben. Dadurch wird der MOS-Transistor 105 eingeschaltet und Strom fließt durch den als der Widerstand 106 dienenden p+-Störstellenbereich, wodurch das Potential an dem Rand des p+-Störstellenbereichs auf der Seite der logischen Niederpotenti alschaltung 100 auf mehrere 10 Volt angehoben wird. Als Folge wird der Pegel eines von der logischen Hochpotentialschaltung 101 abgegebenen Hochpotentialsignals zu einem niedrigen Potential verschoben und in die logische Niederpotentialschaltung 100 eingespeist.
  • In dem Ein-Zustand des MOS-Transistors 105 fließt Strom von der Sourceelektrode 118 durch den Sourcebereich 114, die n–-Halbleiterschicht 2, den p–-Störstellenbereich 113, den p+-Störstellenbereich 112 und die Elektrode 119 nacheinander zu der Drainelektrode 124. Weiter wird in dem MOS-Transistor 105 das Potential der Drainelektrode 124 auf nur mehrere 10 Volt ansteigen, da der p Störstellenbereich 113 als ein Widerstand dient. Somit wird die Verbindungsleitung 130 ein niedriges Potential von bis zu mehreren 10 Volt haben.
  • Bei der Halbleitervorrichtung nach der dritten Ausführungsform ist das Massepotential an die p-Störstellenbereiche 3 und 133, den p–-Störstellenbereich 113 sowie an das p–-Halbleitersubstrat 1 angelegt, und das Potential VH ist an die n–-Halbleiterschicht 2, den vergrabenen n+-Störstellenbereich 51 sowie den n+-Störstellenbereich 52 angelegt, die alle innerhalb des Hochpotentialinselbereichs 201 liegen. Dadurch wird wie bei der ersten Ausführungsform eine Verarmungsschicht durch den RESURF-Effekt in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52, sich zu der oberen Oberfläche der n–-Halbleiterschicht 2 erstreckend gebildet. Folglich ist die logische Hochpotentialschaltung 101 von der Verarmungsschicht umgeben, wodurch eine hohe Durchbruchspannung erreicht wird.
  • Da weiter, wie oben beschrieben, an dem p-Störstellenbereich 133 und an dem p–-Störstellenbereich 113 das Massepotential und an die n–-Halbleiterschicht 2 das Potential VH angelegt ist, ist eine Verarmungsschicht durch den RESURF-Effekt in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 133 und dem n+-Störstellenbereich 52 sowie in dem p–-Störstellenbereich 113 ausgebildet, wobei sie sich zu den oberen Oberflächen der n–-Halbleiterschicht 2 und des p–-Störstellenbereichs 113 erstreckt. Somit ist die Verarmungsschicht in nahezu der gesamten n–-Halbleiterschicht 2 innerhalb des pMOS-Bereichs 205 ausgebildet, in dem der MOS-Transistor 105 ausgebildet ist. Dies führt zu dem MOS-Transistor 105 mit hoher Durchbruchspannung. In 17 stellen diagonal schattierte RESURF-Isolierbereiche 300 und 302 die Umrisse der Bereiche dar, in denen die Verarmungsschicht in der Halbleitervorrichtung nach der vorliegenden Erfindung ausgebildet ist.
  • Bei der Halbleitervorrichtung nach der dritten Ausführungsform ist wie oben beschrieben ein niedriges Potential an die Verbindungsleitung 130 angelegt. Wenn somit die ersten Feldplatten 55a-55e und die zweiten Feldplatten 60a-60d anders als bei der dritten Ausführungsform nicht vorgesehen wären, würde das Potential der Verbindungsleitung 130 die Ausdehnung der Verarmungsschicht in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 ermöglichen, wodurch die Möglichkeit des Auftretens elektrischer Feldkonzentration an der oberen Oberfläche der n–-Halbleiterschicht 2 in der Nähe des n+-Störstellenbereichs 52 angehoben würde.
  • Jedoch kann bei der dritten Ausführungsform die kapazitive Kopplung zwischen den zweiten Feldplatten 60a-60d und den sich darunter befindlichen ersten Feldplatten 55a-55e die elektrische Feldkonzentration verringern, die in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 durch das Potential der Verbindungsleitung 130 verursacht wird.
  • Ebenso kann bei der dritten Ausführungsform die kapazitive Kopplung zwischen den zweiten Feldplatten 120a-120d und den sich darunter befindlichen ersten Feldplatten 115a-115e die elektrische Feldkonzentration verringern, die in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 durch das Potential der Verbindungsleitung 130 verursacht ist.
  • Da bei der dritten Ausführungsform weiter an dem p-Störstellenbereich 3 und an dem n+-Störstellenbereich 52 das Massepotential bzw. das Potential VH, wie bei der ersten Ausführungsform beschrieben, angelegt ist, haben die erste Feldplatte 55a und die zweite Feldplatte 60a Potentiale, deren Werte nahe dem Massepotential liegen, und die erste Feldplatte 55e und die zweite Feldplatte 60d haben Potentiale, deren Werte nahe dem Potential VH liegen. Dementsprechend variieren die Potentiale der ersten Feldplatten 55a-55e und der zweiten Feldplatten 60a-60d aufgrund der kapazitiven Kopplung zwischen den Feldplatten von einem niedrigen Potential um das Massepotential zu einem höheren Potential von mehreren 100 Volt, da diese Feldplatten weiter entfernt von dem p-Störstellenbereich 3 und näher an dem n+-Störstellenbereich 52 sind.
  • Da bei der dritten Ausführungsform weiter an dem p+-Störstellenbereich 112 ein niedriges Potential von mehreren 10 Volt angelegt ist, haben die erste Feldplatte 115e und die zweite Feldplatte 120d, welche elektrisch mit dem p+-Störstellenbereich 112 verbunden sind, niedrige Potentiale von bis zu mehreren 10 Volt. Da darüber hinaus an die Gateelektrode 115a ein hohes Potential von mehreren 100 Volt angelegt ist, hat die zweite Feldplatte 120a, die mit der Gateelektrode 115a elektrisch verbunden ist, ein hohes Potential von mehreren 100 Volt. Dementsprechend variieren die ersten Feldplatten 115a-115e und die zweiten Feldplatten 120a-120d aufgrund der kapazitiven Kopplung zwischen den Feldplatten von einem hohen Potential von mehreren 100 Volt bis zu einem niedrigeren Po tential von mehreren 10 Volt, da diese Feldplatten weiter entfernt von dem n+-Störstellenbereich 52 und näher an dem p+-Störstellenbereich 112 sind.
  • Selbst wenn anders als bei der dritten Ausführungsform die zweite Feldplatte 120a nicht mit der Gateelektrode 115a elektrisch verbunden wäre, würde die zweite Feldplatte 120a aufgrund ihrer kapazitiven Kopplung mit der Gateelektrode 115a ein höheres Potential aufweisen. Ebenso würde, selbst wenn die Feldplatte 120b nicht mit der Elektrode 119 elektrisch verbunden wäre, die erste Feldplatte 115e, die sich am nächsten zu dem p+-Störstellenbereich 112 befindet, aufgrund des Einflusses des Potentials des p+-Störstellenbereichs 112 ein niedriges Potential aufweisen, und die zweite Feldplatte 120d würde aufgrund ihrer kapazitiven Kopplung mit der ersten Feldplatte 115e auch ein niedriges Potential aufweisen.
  • Auf diese Weise verursachen bei der dritten Ausführungsform die hohen Potentiale der zweiten Feldplatten 60d und 120a einen großen Potentialunterschied zwischen der Verbindungsleitung 130, an die ein niedriges Potential von mehreren 10 Volt angelegt ist, und den zweiten Feldplatten 60d und 120a. Wenn somit anders als bei der dritten Ausführungsform die zweiten Feldplatten 60d und 120a nicht mit den Ausnehmungsabschnitten 69d bzw. 129 versehen wären, könnte ein dielektrischer Durchbruch des Isolierfilms 23 auftreten, der zwischen der Verbindungsleitung 130 und den zweiten Feldplatten 60d und 120a eingeschlossen ist. Bei der dritten Ausführungsform erzeugt die Bereitstellung der Ausnehmungsabschnitte 69d und 129 Bereiche, in denen die zweiten Feldplatten 60d und 120a nicht unter der Verbindungsleitung 130 ausgebildet sind, wodurch verhindert wird, dass der dielektrische Durchbruch des Isolierfilms 23 aufgrund des Potentialunterschiedes zwischen der Verbindungsleitung 130 und den zweiten Feldplatten 60d und 120a auftritt.
  • Weiter ist bei der Halbleitervorrichtung nach der dritten Ausführungsform die Elektrode 116 beabstandet angeordnet zwischen den ersten Feldplatten 115a und 115b, welche sich unter dem Ausnehmungsabschnitt 129 der zweiten Feldplatte 120a befinden, die zur Verhinderung des dielektrischen Durchbruchs des Isolierfilms 23 vorgesehen ist. Dies verringert verglichen mit dem Fall ohne die Elektrode 116 die elektrische Feldkonzentration, die in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 durch das Potential der Verbindungsleitung 130 verursacht wird, an die ein niedriges Potential angelegt ist, wodurch die Durchbruchspannung der Hableitervorrichtung nach der dritten Ausführungsform angehoben wird.
  • Ebenso, da die Elektrode 156 zwischen den ersten Feldplatten 55d und 55e unter dem Ausnehmungsabschnitt 69d der zweiten Feldplatte 60d beabstandet angeordnet ist, ist es verglichen mit dem Fall ohne die Elektrode 156 möglich, die elektrische Feldkonzentration zu verringern, die in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 durch das Potential der Verbindungsleitung 130 verursacht wird, und dadurch die Durchbruchspannung der Halbleitervorrichtung nach der dritten Ausführungsform zu erhöhen.
  • Die 21 und 22 sind Zeichnungen, welche die Potentialverteilung in der Halbleitervorrichtung nach der dritten Ausführungsform veranschaulichen, und 23 ist eine Zeichnung, welche die Potentialverteilung in der Halbleitervorrichtung ohne die Elektrode 156 nach der dritten Ausführungsform veranschaulicht. Die 21 und 23 zeigen die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 60d unterbrochen ist, und 22 zeigt die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 60d nicht unterbrochen ist.
  • In dem Fall ohne Elektrode 156 ist wie in 23 gezeigt, da die zweite Feldplatte 60d unter der Verbindungsleitung 130 unterbrochen ist, die Potentialverteilung in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen den ersten Feldplatten 55d und 55e beeinflusst durch das Potential der Verbindungsleitung 130 und die Äquipotentiallinien 90 kommen näher an den Rand der ersten Feldplatte 55e auf der Seite der ersten Feldplatte 55d. Dementsprechend ist wie in 23 gezeigt ein Bereich elektrischer Feldkonzentration 95c in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 nahe dem Rand der ersten Feldplatte 55e auf der Seite der ersten Feldplatte 55d ausgebildet. Dies verringert die Durchbruchspannung der Halbleitervorrichtung.
  • Andererseits kann in dem Fall mit der Elektrode 156 wie in 21 gezeigt der elektrostatische Abschirmeffekt der Elektrode 156 den Einfluss verringern, den das Potential der Verbindungsleitung 130 auf die Potentialverteilung in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 hat, und kann dadurch die Ausdehnung einer Verarmungsschicht steuern. Weiter erlaubt die kapazitive Kopplung der Elektrode 156 an die ersten Feldplatten 55d und 55e sowie an die obere Oberfläche der n–-Halbleiterschicht 2 die Erzeugung von Äquipotentialflächen zwischen der ersten Feldplatte 55d und der Elektrode 156 sowie zwischen der Elektrode 156 und der ersten Feldplatte 55e. Dementsprechend werden die Äquipotentiallinien 90 zwischen den ersten Feldplatten 55d und 55e spärlich. Dies kann die elektrische Feldkonzentration in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen den ersten Feldplatten 55d und 55e verringern und kann eine Abnahme der Durchbruchspannung der Halbleitervorrichtung verhindern, die durch die Bereitstellung des Ausnehmungsabschnittes 69d der zweiten Feldplatte 60d verursacht wird. Folglich kann eine Halbleitervorrichtung mit gewünschter Durchbruchspannung leicht erreicht werden.
  • Da wie oben beschrieben die Elektrode 156 kapazitiv an die ersten Feldplatten 55d und 55e sowie an die obere Oberfläche der n–-Halbleiterschicht 2 gekoppelt ist, ist das Potential der Elektrode 156 zu einem mittleren Potential zwischen den Potentialen der ersten Feldplatten 55d und 55e verschoben. Somit ist wie in 22 gezeigt die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 60d nicht unterbrochen ist, selbst mit Bereitstellung der Elektrode 156 nicht gestört, und somit wird keine elektrische Feldkonzentration auftreten.
  • Auch in der n–-Halbleiterschicht 2 innerhalb des pMOS-Bereichs 205 kann die Bereitstellung der Elektrode 116 aus ähnlichen Gründen die elektrische Feldkonzentration verglichen mit dem Fall ohne die Elektrode 116 verringern, wodurch eine Abnahme der Durchbruchspannung der Halbleitervorrichtung verhindert wird.
  • Während bei der dritten Ausführungsform eine schwebende Elektrode, die von der Umgebung isoliert ist, als die Elektrode 116 verwendet wird, kann die Elektrode 116 elektrisch mit der Gateelektrode 115a verbunden sein wie bei der zuvor erwähnten zweiten Ausführungsform. 24 ist eine Querschnittsansicht der Halbleitervorrichtung in diesem Fall nach der dritten Ausführungsform, wobei in vergrößertem Maßstab ein Bereich gezeigt wird, in dem sich die Elektrode 116 befindet.
  • Wie in 24 gezeigt sind die Elektrode 116 und die zweite Feldplatte 120a elektrisch miteinander verbunden durch Kontaktstopfen 126, die in dem und durch den Isolierfilm 21 vorgesehen sind. Dadurch wird eine elektrische Verbindung zwischen der Elektrode 116 und der Gateelektrode 115a gebildet. Dies stabilisiert das Potential der Elektrode 116 und verringert wie bei der zweiten Ausführungsform das Auftreten der e lektrischen Feldkonzentration aufgrund der Betriebszustände der Halbleitervorrichtung.
  • Die Kontaktstopfen 126 sind voneinander beabstandet angeordnet. Wie die Kontaktstopfen 26 bei der zweiten Ausführungsform erstrecken sich die Kontaktstopfen 126 entlang der zweiten Feldplatte 120a und erstrecken sich nicht unter die Verbindungsleitung 130.
  • Vierte bevorzugte Ausführungsform
  • 25 ist eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer vierten Ausführungsform veranschaulicht. Die 26A und 26B sind Querschnittansichten entlang jeweiliger mit Pfeilen gekennzeichneter Linien J-J und K-K in 25. 26A zeigt einen Querschnitt in dem Bereich, in dem die Verbindungsleitung 30 nicht ausgebildet ist, und 26B zeigt einen Querschnitt in dem Bereich, in dem die Verbindungsleitung 30 ausgebildet ist. Der Aufbau der Halbleitervorrichtung nach der vierten Ausführungsform ist so, dass bei der Halbleitervorrichtung nach der ersten Ausführungsform die Elektroden 16 und 56 nicht ausgebildet sind und die Formen der ersten und zweiten Feldplatten 15b-15e, 55b-55e, 20b-20b sowie 60b-60d sind abgewandelt, wodurch eine hohe Durchbruchspannung erreicht wird.
  • In 25 ist der Bereich um den Ausnehmungsabschnitt 69a der zweiten Feldplatte 60a in vergrößertem Maßstab gezeigt, und zur Vereinfachung der Zeichnung sind die Isolierfilme 21 und 23 in den 26A und 26B nicht dargestellt.
  • Wie in den 25, 26A und 26B gezeigt haben die ersten Feldplatten 55b-55d nach der vierten Ausführungsform alle unter der Verbindungsleitung 30 einen Abschnitt, der näher zu dem p-Störstellenbereich 3 verschoben ist als der andere Ab schnitt, während eine näherungsweise konstante Plattenbreite aufrechterhalten wird. Somit sind beide Ränder der Abschnitte der ersten Feldplatten 55b-55d, die sich unter der Verbindungsleitung 30 befinden, näher zu dem p-Störstellenbereich 3 verschoben als diejenigen Ränder der anderen Abschnitte. In anderen Worten ist ein Abstand zwischen jedem Rand der Abschnitte der ersten Feldplatten 55b-55d, die sich unter der Verbindungsleitung 30 befinden, und dem einen Rand der ersten Feldplatte 55a auf der Seite der ersten Feldplatte 55b kürzer festgelegt als ein Abstand zwischen dem Rand der anderen Abschnitte der ersten Feldplatten 55b-55d und dem Rand der ersten Feldplatte 55a.
  • Außerdem besitzt die erste Feldplatte 55e nach der vierten Ausführungsform einen Abschnitt unter der Verbindungsleitung 30, wobei der Rand des Abschnittes auf der Seite des p-Störstellenbereichs 3 näher zu dem p-Störstellenbereich 3 verschoben ist als der Rand des anderen Abschnitts. In anderen Worten ist ein Abstand zwischen dem einen Rand des Abschnittes der ersten Feldplatte 55e, der sich unter der Verbindungsleitung 30 befindet, auf der Seite des p-Störstellenbereichs 3 und dem einen Rand der ersten Feldplatte 55a auf der Seite der ersten Feldplatte 55b kürzer festgelegt als ein Abstand zwischen dem Rand des anderen Abschnittes der ersten Feldplatte 55e und dem Rand der ersten Feldplatte 55a.
  • Weiter haben die zweiten Feldplatten 60b und 60c nach der vierten Ausführungsform jeweils unter der Verbindungsleitung 30 einen Abschnitt, der näher zu dem p-Störstellenbereich 3 verschoben ist als der andere Abschnitt, während näherungsweise eine konstante Plattenbreite aufrechterhalten wird. Somit sind beide Ränder der Abschnitte der zweiten Feldplatten 60b und 60c, die sich unter der Verbindungsleitung 30 befinden, näher zu dem p-Störstellenbereich 3 verschoben als die Ränder der anderen Abschnitte. In anderen Worten ist ein Abstand zwi schen jedem Rand der Abschnitte der zweiten Feldplatten 60b und 60c, die sich unter der Verbindungsleitung 30 befinden, und dem einen Rand der ersten Feldplatte 55a auf der Seite der ersten Feldplatte 55b kürzer festgelegt als ein Abstand zwischen dem Rand der anderen Abschnitte der zweiten Feldplatten 60b und 60c und dem Rand der ersten Feldplatte 55a.
  • Außerdem hat die zweite Feldplatte 60d nach der vierten Ausführungsform einen Abschnitt unter der Verbindungsleitung 30, wobei der Rand dieses Abschnittes auf der Seite des p-Störstellenbereichs 3 näher zu dem p-Störstellenbereich 3 verschoben ist als der Rand des anderen Abschnittes. In anderen Worten ist ein Abstand zwischen dem einen Rand des Abschnittes der zweiten Feldplatte 60d, der sich unter der Verbindungsleitung 30 befindet, auf der Seite des p-Störstellenbereichs 3 und dem einen Rand der ersten Feldplatte 55a auf der Seite der ersten Feldplatte 55b kürzer festgelegt als ein Abstand zwischen dem Rand des anderen Abschnittes der zweiten Feldplatte 60d und dem Rand der ersten Feldplatte 55a.
  • Weiter haben, wie in 27 gezeigt, die ersten Feldplatten 15b-15d nach der vierten Ausführungsform jeweils unter der Verbindungsleitung 30 einen Abschnitt, der näher zu der Gateelektrode 15a verschoben ist als der andere Abschnitt, während näherungsweise eine konstante Plattenbreite aufrechterhalten wird. Somit sind beide Ränder der Abschnitte der ersten Feldplatten 15b-15d, die sich unter der Verbindungsleitung 30 befinden, näher zu der Gateelektrode 15a verschoben als die Ränder der anderen Abschnitte. Außerdem hat die erste Feldplatte 15e nach der vierten Ausführungsform einen Abschnitt unter der Verbindungsleitung 30 wobei der Rand dieses Abschnittes auf der Seite der Gateelektrode 15a näher zu der Gateelektrode 15a verschoben ist als der Rand des anderen Abschnittes.
  • Weiter haben die zweiten Feldplatten 20b und 20c nach der vierten Ausführungsform jeweils unter der Verbindungsleitung 30 einen Abschnitt, der näher zu der Gateelektrode 15a verschoben ist als der andere Abschnitt, während näherungsweise eine konstante Plattenbreite aufrechterhalten wird. Somit sind beide Ränder der Abschnitte der zweiten Feldplatten 20b und 20c, die sich unter der Verbindungsleitung 30 befinden, näher zu der Gateelektrode 15a verschoben als diese Ränder der anderen Abschnitte. Außerdem hat die zweite Feldplatte 20d nach der vierten Ausführungsform einen Abschnitt. unter der Verbindungsleitung 30, wobei der Rand dieses Abschnittes auf der Seite der Gateelektrode 15a näher zu der Gateelektrode 15a verschoben ist als der Rand des anderen Abschnittes. Der andere Teil des Aufbaus ist identisch zu dem der ersten Ausführungsform und wird hier daher nicht beschrieben.
  • 27A zeigt näherungsweise die linke Hälfte des Aufbaus im Querschnitt an der Stelle, die der durch Pfeile angezeigten Linie B-B in 2 entspricht. 27B zeigt den Querschnittsaufbau des nMOS-Bereichs 202 an der Stelle, die entsprechend ist zu durch Pfeile angezeigten Linie A-A in 2, aber von der entgegengesetzten Richtung gesehen ist.
  • Bei der vierten Ausführungsform ist ein Unterschied zwischen einem Abstand zwischen dem einen Rand der Gateelektrode 15a auf der Seite des n+-Störstellenbereichs 12 und jedem Rand jeder der ersten und zweiten Feldplatten 15b-15d, 20b und 20c in dem Bereich unter der Verbindungsleitung 30 und dem Abstand in dem anderen Bereich ganz der gleiche. Der Unterschied zwischen diesen Abständen ist gleich einem Unterschied zwischen einem Abstand zwischen dem einen Rand der Gateelektrode 15a auf der Seite des n+-Störstellenbereichs 12 und dem einen Rand der ersten Feldplatte 15e und der zweiten Feldplatte 20d auf der Seite der Gateelektrode 15a in dem Bereich unter der Verbindungsleitung 30 und diesem Abstand in dem anderen Bereich.
  • Außerdem ist ein Unterschied zwischen einem Abstand zwischen dem einen Rand der ersten Feldplatte 55a auf der Seite des n+-Störstellenbereichs 52 und jedem Rand jeder der ersten und zweiten Feldplatten 55b-55d, 60b und 60c in dem Bereich unter der Verbindungsleitung 30 und dem Abstand in dem anderen Bereich ganz der gleiche. Der Unterschied zwischen diesen Abständen ist gleich einem Unterschied zwischen einem Abstand zwischen einem Rand der ersten Feldplatte 55a auf der Seite des n+-Störstellenbereichs 52 und dem einen Rand jeder der ersten und zweiten Feldplatten 55e und 60d auf der Seite des p-Störstellenbereichs 3 in dem Bereich unter der Verbindungsleitung 30 und diesem Abstand in dem anderen Bereich.
  • Auf diese Weise werden bei der vierten Ausführungsform die Ränder der Abschnitte der ersten und zweiten Feldplatten 15b-15e, 55b-55e, 20b-20d und 60b-60d, die sich unter der Verbindungsleitung 30 befinden, in einem einheitlichen Ausmaß verschoben.
  • Wie soweit beschrieben ist bei der Halbleitervorrichtung nach der vierten Ausführungsform der Rand der ersten Feldplatte 55b auf der Seite des p-Störstellenbereichs 3 in dem Bereich unter der Verbindungsleitung 30 in Richtung des p-Störstellenbereichs 3 verschoben. Somit gibt es unter der Verbindungsleitung 30 einen kleineren Zwischenraum zwischen den ersten Feldplatten 55a und 55b. Folglich wird die obere Oberfläche der n–-Halbleiterschicht 2 unter dem Zwischenraum zwischen den ersten Feldplatten 55a und 55b dem Einfluss des niedrigen Potentials der ersten Feldplatte 55b unterzogen, wodurch der Einfluss des hohen Potentials der Verbindungsleitung 30 verringert wird und die Ausdehnung einer Verarmungsschicht in der n–-Halbleiterschicht ermöglicht wird. Dementsprechend wird es möglich, die elektrische Feldkonzentration zu verringern, die durch die Bereitstellung des Ausnehmungsabschnittes 69a der zweiten Feldplatte 60a verursacht ist, und als eine Folge eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung leicht zu erzielen.
  • Die 28 und 29 sind Zeichnungen, die die Potentialverteilung in der Halbleitervorrichtung nach der vierten Ausführungsform veranschaulichen. 28 zeigt die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 60a nicht unterbrochen ist, und 29 zeigt die Potentialverteilung in dem Bereich, in dem die zweite Feldplatte 60a unterbrochen ist. Wie in 29 gezeigt ist in der Halbleitervorrichtung nach der vierten Ausführungsform kein Bereich elektrischer Feldkonzentration in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 nahe dem Rand der ersten Feldplatte 55a auf der Seite der ersten Feldplatte 55b ausgebildet, und daher ist die Durchbruchspannung verbessert.
  • Weiter ist bei der vierten Ausführungsform der Rand der ersten Feldplatte 15b auf der Seite der Gateelektrode 15a in Richtung der Gateelektrode 15a in dem Bereich unter der Verbindungsleitung 30 verschoben. Somit gibt es unter der unteren Verbindungsleitung 30 einen kleineren Zwischenraum zwischen der Gateelektrode 15a und der ersten Feldplatte 15b. Folglich wird die obere Oberfläche der n–-Halbleiterschicht 2 unter dem Zwischenraum zwischen der Gateelektrode 15a und der ersten Feldplatte 15b dem Einfluss des niedrigen Potentials der ersten Feldplatte 15b unterzogen, wodurch der Einfluss des hohen Potentials der Verbindungsleitung 30 verringert wird und die Ausdehnung einer Verarmungsschicht in der n–-Halbleiterschicht 2 ermöglicht. Dementsprechend wird es möglich, die elektrische Feldkonzentration zu verringern, welche durch Bereitstellung des Ausnehmungsabschnittes 29 der zweiten Feldplatte 20a verursacht ist, und als Folge leicht eine Halbleitervorrichtung mit gewünschter Durchbruchspannung zu erreichen.
  • Außerdem sind bei der Halbleitervorrichtung nach der vierten Ausführungsform beide Ränder der Abschnitte der ersten und zweiten Feldplatten 55b-55d, 60b und 60c, die sich unter der Verbindungsleitung 30 befinden, näher zu dem p-Störstellenbereich 3 verschoben als diese Ränder der anderen Abschnitte. Somit ist es möglich, unter der Verbindungsleitung 30 den Rand der ersten Feldplatte 55b auf der Seite des p-Störstellenbereichs 3 näher zu der ersten Feldplatte 55a zu bringen, während Schwankungen der Plattenbreite und der relativen Positionen der ersten und zweiten Feldplatten 55b-55d, 60b und 60c verringert werden. Das Potential der Verbindungsleitung 30 übt nicht nur einen Einfluss auf die obere Oberfläche der n–-Halbleiterschicht 2 unter dem Zwischenraum zwischen den ersten Feldplatten 55a und 55b aus, sondern hat auch keinen geringen Einfluss auf die obere Oberfläche der n–-Halbleiterschicht 2 unter den Zwischenräumen zwischen den ersten Feldplatten 55b und 55c sowie zwischen den ersten Feldplatten 55c und 55d. Damit kann das Auftreten von elektrischer Feldkonzentration in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 unter den obigen Zwischenräumen verringert werden durch Verringern von Schwankungen der Plattenbreite und der relativen Positionen der ersten und zweiten Feldplatten 55b-55d, 60b und 60c.
  • Ebenso sind bei der Halbleitervorrichtung nach der vierten Ausführungsform beide Ränder der Abschnitte der ersten und zweiten Feldplatten 15b-15d, 20b und 20c, die sich unter der Verbindungsleitung 30 befinden, näher zu der Gateelektrode 15a verschoben als diese Ränder der anderen Abschnitte. Dies verringert Schwankungen der Plattenbreite und der relativen Positionen der ersten und zweiten Feldplatten 15b-15d, 20b und 20c und verringert dadurch das Auftreten der elektrischen Feldkonzentration in der oberen Oberfläche der n–-Halbleiterschicht 2 unter den Zwischenräumen zwischen den ersten Feldplatten 15b und 15c sowie zwischen den ersten Feldplatten 15c und 15d.
  • Wie in den 30A und 30B gezeigt können auch bei der Halbleitervorrichtung nach der zuvor beschriebenen dritten Ausführungsform beide Ränder der Abschnitte der ersten Feldplatten 55b-55d, 60b und 60c, die sich unter der Verbindungsleitung 130 befinden, näher zu dem n+-Störstellenbereich 52 verschoben sein als diese Ränder der anderen Abschnitte. Außerdem können die Ränder der Abschnitte der ersten und zweiten Feldplatten 55a und 60a auf der Seite des n+-Störstellenbereichs 52, die sich unter der Verbindungsleitung 130 befinden, näher zu dem n+-Störstellenbereich 52 verschoben sein als diese Ränder der anderen Abschnitte.
  • Durch das Verschieben des Rands der ersten Feldplatte 55d auf der Seite des n+-Störstellenbereichs 52 auf diese Weise in Richtung des n+-Störstellenbereichs 52 in dem Bereich unter der Verbindungsleitung 130 wird der Zwischenraum zwischen den ersten Feldplatten 55d und 55e unter der Verbindungsleitung 130 in der Halbleitervorrichtung nach der zuvor erwähnten dritten Ausführungsform verringert. Folglich wird die obere Oberfläche der n–-Halbleiterschicht 2 unter dem Zwischenraum zwischen den ersten Feldplatten 55d und 55e dem Einfluss des hohen Potentials der ersten Feldplatte 55d unterzogen, wodurch der Einfluss des niedrigen Potentials der Verbindungsleitung 130 verringert wird und die Ausdehnung einer Verarmungsschicht in der n–-Halbleiterschicht 2 gesteuert wird. Dementsprechend wird es möglich, die elektrische Feldkonzentration zu verringern, die durch Bereitstellung des Ausnehmungsabschnittes 69d der zweiten Feldplatte 60d verursacht ist, und als Folge leicht eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung zu erreichen.
  • Da beide Ränder der Abschnitte der ersten und zweiten Feldplatten 55b-55d, 60b und 60c, die sich unter der Verbindungsleitung 130 befinden, näher zu dem n+-Störstellenbereich 52 verschoben sind als diese Ränder der anderen Abschnitte, ist es möglich, Schwankungen der Plattenbreite und der relativen Positionen der ersten und zweiten Feldplatten 55b-55d, 60b und 60c zu verringern und dadurch das Auftreten der elektrischen Feldkonzentration in der oberen Oberfläche der n–-Halbleiterschicht 2 unter den Zwischenräumen zwischen den ersten Feldplatten 55b und 55c sowie zwischen den ersten Feldplatten 55c und 55d aufgrund des Potentials der Verbindungsleitung 130 zu verringern.
  • Weiter können, wie in den 31A und 31B gezeigt, bei der Halbleitervorrichtung nach der zuvor erwähnten dritten Ausführungsform beide Ränder der Abschnitte der ersten und zweiten Feldplatten 115b-115d, 120b und 120c, die sich unter der Verbindungsleitung 130 befinden, näher zu der Gateelektrode 115a verschoben sein als diese Ränder der anderen Abschnitte. Außerdem können die Ränder der Abschnitte der ersten Feldplatte 115e und der zweiten Feldplatte 120d, die sich unter der Verbindungsleitung 130 befinden, auf der Seite der Gateelektrode 115a näher zu der Gateelektrode 115a verschoben sein als diese Ränder der anderen Abschnitte.
  • Durch das Verschieben des Rands der ersten Feldplatte 115b auf der Seite der Gateelektrode 115a in Richtung der Gateelektrode 115a in dem Bereich unter der Verbindungsleitung 130 ist auf diese Weise der Zwischenraum zwischen der Gateelektrode 115a und der ersten Feldplatte 115b unter der Verbindungsleitung 130 in der Halbleitervorrichtung nach der zuvor erwähnten dritten Ausführungsform verringert. Folglich wird die obere Oberfläche der n–-Halbleiterschicht 2 unter dem Zwischenraum zwischen der Gateelektrode 115a und der ersten Feldplatte 115b dem Einfluss des hohen Potentials der ersten Feldplatte 115b unterzogen werden, wodurch der Einfluss des niedrigen Potentials der Verbindungsleitung 130 verringert wird und die Ausdehnung einer Verarmungsschicht in der n–-Halbleiterschicht 2 ge steuert wird. Dementsprechend wird es möglich, die elektrische Feldkonzentration zu verringern, die durch Bereitstellung des Ausnehmungsabschnittes 129 der zweiten Feldplatte 120a verursacht ist, und als Folge leicht eine Halbleitervorrichtung mit gewünschter Durchbruchspannung zu erreichen.
  • Da beide Ränder der Abschnitte der ersten und zweiten Feldplatten 115b-115d, 120b und 120c, die sich unter der Verbindungsleitung 130 befinden, näher zu der Gateelektrode 115a verschoben sind als diese Ränder der anderen Abschnitte, ist es möglich, Schwankungen der Plattenbreite und der relativen Positionen der ersten und zweiten Feldplatten 115b-115d, 120b und 120c zu verringern und dadurch das Auftreten der elektrischen Feldkonzentration in der oberen Oberfläche der n–-Halbleiterschicht 2 unter den Zwischenräumen zwischen den ersten Feldplatten 115b und 115c sowie zwischen den ersten Feldplatten 115c und 115d aufgrund des Potentials der Verbindungsleitung 130 zu verringern.
  • 30A zeigt eine Querschnittsansicht an der Stelle, die der durch Pfeile angezeigte Linie I-I in 17 entspricht, und 30B zeigt näherungsweise die linke Hälfte des Aufbaus im Querschnitt an der Stelle, die der durch Pfeile angezeigten Linie G-G in 17 entspricht. 31A zeigt näherungsweise die rechte Hälfte des Aufbaus im Querschnitt an der Stelle, die der durch Pfeile angezeigten Linie H-H in 17 entspricht, und 31B zeigt den Querschnittaufbau des pMOS-Bereichs 205 an der Stelle, die entsprechend ist zu der durch Pfeile angezeigten Linie G-G in 17, aber von der entgegengesetzten Seite betrachtet ist.
  • Fünfte bevorzugte Ausführungsform
  • Die 32 und 33 sind Querschnittsansichten, die einen Aufbau einer Halbleitervorrichtung nach einer fünften Ausfüh rungsform der vorliegenden Erfindung veranschaulichen. Der Aufbau der Halbleitervorrichtung nach der fünften Ausführungsform ist so, dass es bei der Halbleitervorrichtung nach der zuvor erwähnten vierten Ausführungsform Schwankungen der Verschiebungen der Ränder der Abschnitte der ersten und zweiten Feldplatten 15b-15e, 55b-55e, 20b-20d und 60b-60d gibt, die sich unter der Verbindungsleitung 30 befinden.
  • Die 32A und 32B sind Querschnittsansichten an Stellen, die jeweiligen durch Pfeilen angezeigten Linien J-J und K-K in 25 entsprechen. 33A zeigt wie 27A näherungsweise die linke Hälfte des Aufbaus im Querschnitt an der Stelle, die der durch Pfeile angezeigten Linie B-B in 2 entspricht, und 33B zeigt wie 27B den Querschnittsaufbau des nMOS-Bereichs 202 an der Stelle, die entsprechend ist zu der durch Pfeile angezeigten Linie A-A in 2, aber von der entgegengesetzten Seite gesehen ist.
  • Wenn die Querschnittsanordnungen der 32A und 32B in dem gleichen Maßstab vertikal gezeichnet sind, wobei der eine Rand der ersten Feldplatte 55a auf der Seite des n+-Störstellenbereichs 52 in beiden Figuren vertikal ausgerichtet, ist der Winkel a1 in den 32A und 32B ein Winkel, der zwischen einer Blickrichtung s1 beim Herabblicken auf den einen Rand der zweiten Feldplatte 60c auf der Seite des n+-Störstellenbereichs 52 in der Querschnittsanordnung aus 32B von diesem Rand in der Querschnittsanordnung aus 32A und einer Blickrichtung s2 beim gerade Herabblicken von dem einen Rand der zweiten Feldplatte 60c auf der Seite des n+-Störstellenbereichs 52 in der Querschnittsanordnung aus 32A gebildet wird. Ebenso sind die Winkel a2, a4, a6, a8 und a9 Winkel, die zwischen den Blickrichtungen s1 und s2 von einem Rand der ersten Feldplatte 55d, der zweiten Feldplatte 60c, der ersten Feldplatte 55c, der zweiten Feldplatte 60b bzw. der ersten Feldplatte 55b auf der Seite des p- Störstellenbereichs 3 in 32A gebildet werden. Die Winkel a3, a5 und a7 sind Winkel, die zwischen den Blickrichtungen s1 und s2 von einem Rand der ersten Feldplatte 55c, der zweiten Feldplatte 60b bzw. der ersten Feldplatte 55b auf der Seite des n+-Störstellenbereichs 52 in 32A gebildet werden.
  • Wenn die Querschnittsanordnungen aus den 33A und 33B vertikal in dem gleichen Maßstab gezeichnet sind, wobei der eine Rand der Gateelektrode 15a auf der Seite des n+-Störstellenbereichs 12 in beiden Figuren vertikal ausgerichtet ist, ist der Winkel b1 aus den 33A und 33B ein Winkel, der zwischen der Blickrichtung s1 beim Herabblicken auf den einen Rand der zweiten Feldplatte 20c auf der Seite des n+-Störstellenbereichs 12 in der Querschnittsanordnung aus 33B von dem Rand in der Querschnittsanordnung aus 33A und der Blickrichtung s1 beim gerade Herabblicken von dem einen Rand der zweiten Feldplatte 20c auf der Seite des n+-Störstellenbereichs 12 in der Querschnittsanordnung aus 33A gebildet wird. Ebenso sind die Winkel b2, b4, b6, b8 und b9 Winkel, die zwischen den Blickrichtungen s1 und s2 von einem Rand der ersten Feldplatte 15d, der zweiten Feldplatte 20c, der ersten Feldplatte 15c, der zweiten Feldplatte 20b bzw. der ersten Feldplatte 15b auf der Seite der Gateelektrode 15a in 33A gebildet werden. Die Winkel b3, b5 und b7 sind Winkel die zwischen den Blickrichtungen s1 und s2 von einem Rand der ersten Feldplatte 15c, der zweiten Feldplatte 20c bzw. der ersten Feldplatte 15b auf der Seite des n+-Störstellenbereichs 12 in 33A gebildet werden.
  • Wie aus der obigen Beschreibung ersichtlich sind die Winkel a1-a9 und b1-b9 alle ein Maß der Verschiebung, um die ein Rand der Feldplatte, der ein Bezugspunkt des Winkels ist, unter die Verbindungsleitung 30 verschoben ist. Z.B. zeigt der Winkel a1 die Verschiebung des Rands der zweiten Feldplatte 60c auf der Seite des n+-Störstellenbereichs 52 in dem Bereich unter der Verbindungsleitung 30 an.
  • Wie in den 32A und 32B gezeigt sind die Winkel a1-a9 bei der Halbleitervorrichtung nach der fünften Ausführungsform derart festgelegt, dass sie in dieser Reihenfolge zunehmen. Somit werden die Verschiebungen der Ränder der Feldplatten unter der Verbindungsleitung 30 in der folgenden Reihenfolge zunehmen: der Rand der zweiten Feldplatte 60c auf der Seite des n+-Störstellenbereichs 52; der Rand der ersten Feldplatte 55d auf der Seite des p-Störstellenbereichs 3; der Rand der ersten Feldplatte 55c auf der Seite des n+-Störstellenbereichs 52; der Rand der zweiten Feldplatte 60c auf der Seite des p-Störstellenbereichs 3; der Rand der zweiten Feldplatte 60b auf der Seite des n+-Störstellenbereichs 52; der Rand der ersten Feldplatte 55c auf der Seite des p-Störstellenbereichs 3; der Rand der ersten Feldplatte 55b auf der Seite des n+-Störstellenbereichs 52; der Rand der zweiten Feldplatte 60b auf der Seite des p-Störstellenbereichs 3; und der Rand der ersten Feldplatte 55b auf der Seite des p-Störstellenbereichs 3. Bei der zuvor erwähnten vierten Ausführungsform sind die Ränder der ersten Feldplatte 55e und der zweiten Feldplatte 60d auf der Seite des p-Störstellenbereichs 3 unter die Verbindungsleitung 30 verschoben, jedoch sind bei der fünften Ausführungsform die Verschiebungen davon auf Null festgelegt, so dass diese Ränder nicht verschoben sind. Während weiter beide Ränder der ersten Feldplatte 55d nach der vierten Ausführungsform verschoben sind, ist nach der fünften Ausführungsform nur ein Rand der ersten Feldplatte 55d auf der Seite des p-Störstellenbereichs 3 verschoben.
  • Wie in den 33A und 33B gezeigt, sind bei der fünften Ausführungsform die Winkel b1-b9 derart festgelegt, dass sie in dieser Reihenfolge zunehmen. Somit werden die Verschiebungen der Ränder der Feldplatten unter der Verbindungsleitung 30 in der folgenden Reihenfolge zunehmen: der Rand der zweiten Feldplatte 20c auf der Seite des n+-Störstellenbereichs 12; der Rand der ersten Feldplatte 15d auf der Seite der Gateelektrode 15a; der Rand der ersten Feldplatte 15c auf der Seite des n+-Störstellenbereichs 12; der Rand der zweiten Feldplatte 20c auf der Seite der Gateelektrode 15a; der Rand der zweiten Feldplatte 20b auf der Seite des n+-Störstellenbereichs 12; der Rand der ersten Feldplatte 15c auf der Seite der Gateelektrode 15a; der Rand der ersten Feldplatte 15b auf der Seite des n+-Störstellenbereichs 12; der Rand der zweiten Feldplatte 20b auf der Seite der Gateelektrode 15a; und der Rand der ersten Feldplatte 15b auf der Seite der Gateelektrode 15a. Bei der zuvor erwähnten vierten Ausführungsform sind die Ränder der ersten Feldplatte 15e und der zweiten Feldplatte 20d auf der Seite der Gateelektrode 15a unter die Verbindungsleitung 30 verschoben. Jedoch sind bei der fünften Ausführungsform die Verschiebungen davon auf Null festgelegt, so dass diese Ränder nicht verschoben sind. Während weiter beide Ränder der ersten Feldplatte 15d nach der vierten Ausführungsform verschoben sind, ist nur ein Rand der ersten Feldplatte 15d nach der fünften Ausführungsform auf der Seite der Gateelektrode 15a verschoben.
  • Wie oben beschrieben nehmen bei der fünften Ausführungsform die Verschiebungen der Ränder der Abschnitte der ersten und zweiten Feldplatten 55b-55d, 60b und 60c, die sich unter der Verbindungsleitung 30 befinden, mit abnehmenden Abstand dieser Ränder zu dem p-Störstellenbereich 3 zu. D.h. die Verschiebungen, um die die Ränder der ersten und zweiten Feldplatten 55b-55d, 60b und 60c unter der Verbindungsleitung 30 in Richtung des p-Störstellenbereichs 3 verschoben sind, werden in der Reihenfolge von dem Rand der zweiten Feldplatte 60c auf der Seite des n+-Störstellenbereichs 52, dessen Rand dem n+-Störstellenbereich 52 am nächsten ist, in Richtung des Rands der ersten Feldplatte 55b auf der Seite des p- Störstellenbereichs 3, dessen Rand dem p-Störstellenbereich 3 am nächsten ist, zunehmen. Da der Einfluss, den das Potential der mit hohem Potential versorgten Verbindungsleitung 30 auf die Potentialverteilung in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 hat, mit zunehmenden Abstand von dem n+-Störstellenbereich 52 auf hohem Potential und mit abnehmenden Abstand zu dem p-Störstellenbereich 3 auf niedrigem Potential zunimmt, erlaubt die zuvor erwähnte unterschiedliche Festlegung der Verschiebungen der Ränder der Feldplatten eine wirksamere Verringerung der elektrischen Feldkonzentration in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52.
  • Weiter werden bei der fünften Ausführungsform die Verschiebungen der Ränder der Abschnitte der ersten und zweiten Feldplatten 15b-15d, 20b und 20c, die sich unter der Verbindungsleitung 30 befinden, zunehmen je näher diese Ränder zu der Gateelektrode 15a sind. Dies erlaubt aus dem zuvor erwähnten Grund eine wirksamere Verringerung der elektrischen Feldkonzentration in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52.
  • Bei der Abwandlung der Halbleitervorrichtung nach der dritten Ausführungsform, die bei der obigen vierten Ausführungsform beschrieben worden ist, kann die elektrische Feldkonzentration in der n–-Halbleiterschicht 2 zwischen den p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 wirksamer verringert werden durch Vergrößern der Verschiebungen der Ränder der ersten und zweiten Feldplatten 55b-55d, 60b und 60c in dem Bereich unter der Verbindungsleitung 130 je näher diese Ränder zu dem n+-Störstellenbereich 52 auf hohem Potential sind. Außerdem kann die elektrische Feldkonzentration in der n–-Halbleiterschicht 2 zwischen dem p+-Störstellenbereich 112 und dem n+-Störstellenbereich 52 wirksamer verringert werden durch Vergrößern der Verschiebungen der Ränder der ersten und zweiten Feldplatten 115b-115d, 120b und 120c in dem Bereich unter der Verbindungsleitung 130, da diese Ränder näher zu der Gateelektrode 115a auf hohem Potential sind.
  • Die 34A, 34B, 35A und 35B sind Querschnittsansichten, die den Aufbau der Halbleitervorrichtung in diesem Fall nach der dritten Ausführungsform veranschaulichen. 34A zeigt wie 30A eine Querschnittsansicht an der Stelle, die der durch Pfeile angezeigten Linie I-I aus 17 entspricht, und 34B zeigt wie 30B näherungsweise die linke Hälfte der Anordnung im Querschnitt an der Stelle, die der durch Pfeile angezeigten Linie G-G aus 17 entspricht. 35A zeigt wie 31A näherungsweise die rechte Hälfte der Anordnung im Querschnitt an der Stelle, der durch Pfeile angezeigten Linie H-H aus 17 entspricht; und 35B zeigt wie 31B den Querschnittsaufbau des pMOS-Bereichs 205 an der Stelle, die entsprechend ist zu durch Pfeile angezeigten Linie G-G aus 17, aber aus der entgegengesetzten Richtung betrachtet ist.
  • Wenn die Querschnittsanordnungen aus den 34A und 34B in dem selben Maßstab vertikal gezeichnet werden, wobei der eine Rand der ersten Feldplatte 55e auf der Seite des p-Störstellenbereichs 3 in beiden Figuren vertikal ausgerichtet ist, ist der Winkel c1 in den 34A und 34B ein Winkel, der zwischen der Blickrichtung s1 beim Herabblicken auf einen Rand der zweiten Feldplatte 60b auf der Seite des p-Störsteilenbereichs 3 in der Querschnittsanordnung aus 34B von dem Rand in der Querschnittsanordnung aus 34A und der Blickrichtung s2 beim geraden Herabblicken von einem Rand der zweiten Feldplatte 60b auf der Seite des p-Störstellenbereichs 3 in der Querschnittsanordnung aus 34A ausgebildet ist. Ebenso sind die Winkel c2, c4, c6, c8 und c9 Winkel, die zwischen den Blickrichtungen s1 und s2 von ei nem Rand der ersten Feldplatte 55b, der zweiten Feldplatte 60b, der ersten Feldplatte 55c, der zweiten Feldplatte 60c bzw. der ersten Feldplatte 55d auf der Seite des n+-Störstellenbereichs 52 in 34A ausgebildet sind. Die Winkel c3, c5 und c7 sind Winkel, die zwischen den Blickrichtungen s1 und s2 von einem Rand der ersten Feldplatte 55c, der zweiten Feldplatte 60c bzw. der ersten Feldplatte 55d auf der Seite des p-Störstellenbereichs 3 in 34A gebildet werden.
  • Wenn die Querschnittsanordnungen aus den 35A und 35B in dem gleichen Maßstab vertikal gezeichnet werden, wobei der eine Rand der Gateelektrode 115a auf der Seite des p+-Störstellenbereichs 112 in beiden Figuren vertikal ausgerichtet ist, ist der Winkel d1 in den 35A und 35B ein Winkel, der zwischen der Blickrichtung s1 beim Herabblicken auf den einen Rand der zweiten Feldplatte 120c auf der Seite des p+-Störstellenbereichs 112 in der Querschnittsanordnung aus 35B von dem Rand in der Querschnittsanordnung aus 35A und der Blickrichtung s2 beim geraden Herabblicken von dem einen Rand der zweiten Feldplatte 120c auf der Seite des p+-Störstellenbereichs 112 in der Querschnittsanordnung aus 35A gebildet wird. Ebenso sind die Winkel d2, d4, d6, d8 und d9 Winkel, die zwischen den Blickrichtungen s1 und s2 von einem Rand der ersten Feldplatte 115d, der zweiten Feldplatte 120c, der ersten Feldplatte 115c, der zweiten Feldplatte 120b bzw. der ersten Feldplatte 115b auf der Seite der Gateelektrode 115a in 35A ausgebildet sind. Die Winkel d3, d5 und d7 sind Winkel die zwischen den Blickrichtungen s1 und s2 von einem Rand der ersten Feldplatte 115c, der zweiten Feldplatte 120b bzw. der ersten Feldplatte 115b auf der Seite des p+-Störstellenbereichs 112 in 35A ausgebildet sind.
  • Wie aus der obigen Beschreibung verständlich sind die Winkel c1-c9 und d1-d9 alle ein Maß der Verschiebung, um die der eine Rand der Feldplatte, der ein Bezugspunkt des Winkels ist, un ter die Verbindungsleitung 130 verschoben ist. Z.B. zeigt der Winkel c1 die Verschiebung des Rands der zweiten Feldplatte 60b auf der Seite des p-Störstellenbereichs 3 in den Bereich unter der Verbindungsleitung 130 an.
  • Wie in den 34A, 34B, 35A und 35B gezeigt sind bei der Abwandlung der Halbleitervorrichtung nach der dritten Ausführungsform die Winkel c1-c9 und die Winkel d1-d9 jeweils derart festgelegt, dass sie in dieser Reihenfolge zunehmen. Somit werden die Verschiebungen der Ränder der ersten und zweiten Feldplatten 55b-55d, 60b und 60c in dem Bereich unter der Verbindungsleitung 130 zunehmen je näher diese Ränder zu dem n+-Störstellenbereich 52 sind. D.h. die Verschiebungen, um die die Ränder der Abschnitte der ersten und zweiten Feldplatten 55b-55d, 60b und 60c, die sich unter der Verbindungsleitung 130 befinden, in Richtung des n+-Störstellenbereichs 52 verschoben sind, werden in der Reihenfolge der Anordnung von dem Rand der zweiten Feldplatte 60b auf der Seite des p-Störstellenbereichs 3, wobei der Rand dem p-Störstellenbereich 3 am nächsten ist, in Richtung des Rands der ersten Feldplatte 55d auf der Seite des n+-Störstellenbereichs 52, wobei der Rand dem n+-Störstellenbereich 52 am nächsten ist, zunehmen. Da der Einfluss, den das Potential der Verbindungsleitung 130, an die das niedrige Potential angelegt ist, auf die Potentialverteilung in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 hat, mit zunehmenden Abstand von dem p-Störstellenbereich 3 auf niedrigem Potential und mit abnehmenden Abstand zu dem n+-Störstellenbereich 52 auf hohem Potential zunehmen wird, ermöglicht die zuvor erwähnte Verteilung der Verschiebungen der Feldplattenränder eine wirksamere Verringerung der elektrischen Feldkonzentration in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52.
  • Da weiter die Winkel d1-d9 derart festgelegt sind, dass sie in dieser Reihenfolge zunehmen, werden die Verschiebungen der Ränder der Abschnitte der ersten und zweiten Feldplatten 115b-115d, 120b und 120c, die sich unter der Verbindungsleitung 130 befinden zunehmen mit abnehmenden Abstand dieser Ränder zu der Gateelektrode 115a. Dies ermöglicht aus dem zuvor erwähnten Grund eine wirksamere Verringerung der elektrischen Feldkonzentration in der n–-Halbleiterschicht 2 zwischen dem p+-Störstellenbereich 112 auf niedrigem Potential und dem n+-Störstellenbereich 52 auf hohem Potential.
  • Sechste bevorzugte Ausführungsform
  • 36 ist eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung nach einer sechsten Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Aufbau der Halbleitervorrichtung nach der sechsten Ausführungsform ist so, dass in der Halbleitervorrichtung nach der zuvor erwähnten ersten Ausführungsform ein n-Diffusionsbereich 70 in der oberen Oberfläche der n–-Halbleiterschicht 2, die eine epitaktische Schicht ist, ohne Bildung der Elektroden 16 und 56 ausgebildet ist. 36 zeigt eine Querschnittsansicht an der Stelle, die der durch Pfeile angezeigten Linie A-A in 2 entspricht.
  • Wie in 36 gezeigt ist in der oberen Oberfläche der n–-Halbleiterschicht 2 innerhalb sowohl des Hochpotentialinselbereichs 201 als auch des nMOS-Bereichs 202 der n-Diffusionsbereich 70 mit einer höheren Störstellenkonzentration als die n–-Halbleiterschicht 2 in Kontakt mit dem p-Störstellenbereich 3 ausgebildet. Der n-Diffusionsbereich 70 nach der sechsten Ausführungsform ist in Draufsicht gesehen in der gesamten n–-Halbleiterschicht 2 innerhalb sowohl des Hochpotentialinselbereichs 201 als auch des nMOS-Bereichs 202 ausgebildet.
  • In der sechsten Ausführungsform sind die n+-Störstellenbereiche 12 und 52 sowie der p+-Störstellenbereich 13 in der oberen Oberfläche des n-Diffusionsbereichs 70 ausgebildet. Außerdem ist die logische Hochpotentialschaltung 101 in dem n-Diffusionsbereich 70 ausgebildet, und der isolierende Isolierfilm 17 ist auf dem n-Diffusionsbereich 70 ausgebildet. Die Halbleitervorrichtung nach der sechsten Ausführungsform beinhaltet anders als bei der ersten Ausführungsform keine Elektroden 16 und 56.
  • Der n-Diffusionsbereich 70 ist auch in der oberen Oberfläche der n–-Halbleiterschicht 2 außerhalb des Hochpotentialinselbereichs 201 und des nMOS-Bereichs 202 ausgebildet, wo die logische Niederpotentialschaltung 100 und ähnliches ausgebildet sind. Somit ist die logische Niederpotentialschaltung 100 und ähnliches in dem n-Diffusionsbereich 70 ausgebildet. Der andere Teil der Anordnung ist identisch zu der der Halbleitervorrichtung nach der ersten Ausführungsform und wird hier daher nicht beschrieben.
  • Da wie beschrieben bei der Halbleitervorrichtung nach der sechsten Ausführungsform der n-Diffusionsbereich 70 in der oberen Oberfläche der n–-Halbleiterschicht 2 ausgebildet ist, ist es einfacher, die RESURF-Bedingung in den zuvor beschriebenen RESURF-Isolierbereichen 300 und 301 zu erfüllen.
  • Bei den Halbleitervorrichtungen nach den zuvor erwähnten ersten bis fünften Ausführungsformen ist die n–-Halbleiterschicht 2, um eine hohe Durchbruchspannung zu erreichen, so ausgelegt, dass die Störstellenkonzentration Nd und die Dicke t der n–-Halbleiterschicht 2 die durch die folgende Gleichung (1) ausgedrückte RESURF-Bedingung erfüllt: Nd [cm-3]·t [cm] ≈ 1,0·1012 [cm–2] (1)
  • Da die Störstellenkonzentration Nd und die Dicke t der epitaktischen Schicht normalerweise einen Fehler von näherungsweise ±10% aufweist, ist die Fehlertoleranzgrenze für das Produkt der Störstellenkonzentration Nd und der Dicke t näherungsweise plus oder minus 20%, womit es nicht einfach ist, die RESURF-Bedingung zu erfüllen. Daher kann es schwierig sein, eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung zu erreichen.
  • Andererseits ermöglicht die Diffusionsschicht, die z.B. durch Einbringen von Fremdatomen unter Verwendung von Innenimplantation und einem anschließenden Wärmebehandlungsverfahren gebildet wird, die genaue Steuerung der Störstellenkonzentration und Dicke (Tiefe der Diffusion). Daher kann die Fehlertoleranzgrenze für das Produkt der Störstellenkonzentration und der Dicke auf bis zu 1% oder weniger verringert werden. Dementsprechend erleichtert bei der Halbleitervorrichtung nach der sechsten Ausführungsform die Bereitstellung des n-Diffusionsbereichs 70 in der oberen Oberfläche der n–-Halbleiterschicht 2 das Erfüllen der RESURF-Bedingung, und die RESURF-Isolierbereiche 300 und 301 erlauben die zuverlässige Bildung einer Verarmungsschicht. Als Folge kann eine Halbleitervorrichtung mit gewünschter Durchbruchspannung leicht erreicht werden.
  • Wenn z.B. die Toleranz der RESURF-Bedingung gleich ±20% ist, sollte die n–-Halbleiterschicht 2 vorzugsweise so ausgebildet sein, dass das Produkt der Störstellenkonzentration und der Dicke der n–-Halbleiterschicht 2 weniger als 0, 2·1012 [cm–2] ist.
  • Als nächstes wird ein Verfahren des Bildens des n-Diffusionsbereichs 70 in der oberen Oberfläche der n–-Halbleiterschicht 2 mit Hilfe eines Beispiels beschrieben werden. Die 37 bis 42 sind Querschnittsansichten, die ei ne Abfolge von Verfahrensschritten bei dem Verfahren des Bildens des n-Diffusionsbereichs 70 veranschaulichen. Wie in 37 gezeigt wird die n–-Halbleiterschicht 2, die eine epitaktische Schicht ist, auf dem p–-Halbleitersubstrat 1 ausgebildet, und weiter wird der vergrabene n+-Störstellenbereich 51 gebildet. Dann wird wie in 38 gezeigt ein Photolack 72a mit einem vorbestimmten Öffnungsmuster auf der n–-Halbleiterschicht 2 gebildet, und unter Verwendung des Photolacks 72a als eine Maske werden Phosphor(P)-Ionen 71, die n-Fremdatome sind, mit Ionenimplantation eingebracht. Der Photolack 72a wird dann entfernt.
  • Dann wird wie in 39 gezeigt ein Photolack 72b mit einem vorbestimmten Öffnungsmuster auf der n–-Halbleiterschicht 2 gebildet und Bor(B)-Ionen 73, die p-Fremdatome sind, werden mit Ionenimplantation unter Verwendung des Photolacks 72b als eine Maske eingebracht, und dann wird der Photolack 72b entfernt. Hierauf folgen mehr als eine Stunde einer Wärmebehandlung bei einer Temperatur von näherungsweise 1000°C. Dadurch wird wie in 40 gezeigt der n-Diffusionsbereich 70 in der oberen Oberfläche der n–-Halbleiterschicht 2 gebildet, und ein p-Störstellenbereich 3a, der ein Teil des p-Störstellenbereichs 3 ist, wird in der n–-Halbleiterschicht 2 gebildet, wobei er sich von der oberen Oberfläche der n–-Halbleiterschicht 2 zu der Grenzfläche mit dem p–-Halbleitersubstrat 1 erstreckt. Danach werden der isolierende Isolierfilm 17, der n+-Störstellenbereich 52 und dergleichen wie in 41 gezeigt gebildet, und ein p-Störstellenbereich 3b, der ein Teil des p-Störstellenbereichs 3 ist, und die ersten Feldplatten 55a-55e werden wie in 42 gezeigt gebildet. Damit ist die Halbleitervorrichtung nach der sechsten Ausführungsform fertiggestellt.
  • Während bei der sechsten Ausführungsform der n-Diffusionsbereich 70 in der ganzen oberen Oberfläche der n–- Halbleiterschicht 2 sowohl innerhalb des Hochpotentialinselbereichs 201 als auch in dem nMOS-Bereich 202 gebildet wird, kann ein ähnliche Wirkung auch erreicht werden durch Bilden des n-Diffusionsbereichs 70 in zumindest den RESURF-Isolierbereichen 300 und 301, die mit einer Verarmungsschicht bedeckt sind. D.h. eine Halbleitervorrichtung mit einer gewünschten Durchbruchspannung kann leicht erreicht werden durch Bilden des n-Diffusionsbereichs 70 zumindest in der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 innerhalb des Hochpotentialinselbereichs 201 und zumindest in der oberen Oberfläche der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 innerhalb des nMOS-Bereichs 202.
  • Siebte bevorzugte Ausführungsform
  • 43 ist eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer siebten Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Aufbau der Halbleitervorrichtung nach der siebten Ausführungsform ist so, dass in der Halbleitervorrichtung nach der zuvor erwähnten sechsten Ausführungsform die n–-Halbleiterschicht 2 unter der Verbindungsleitung 30 von dem n-Diffusionsbereich 70 freigelassen ist. 43 zeigt in vergrößertem Maßstab einen Bereich um die Grenze zwischen der n–-Halbleiterschicht 2 innerhalb des Hochpotentialinselbereichs 201 und der n–-Halbleiterschicht 2 innerhalb des nMOS-Bereichs 202. Zur Vereinfachung der Beschreibung ist der Aufbau über der n–-Halbleiterschicht 2 mit Ausnahme der Verbindungsleitung 30 nicht gezeigt, und auch der p+-Störstellenbereich 13 und der Sourcebereich 14 ist nicht gezeigt. Dies ist genauso in den 44 und 45, die später beschrieben werden.
  • Wie in 43 gezeigt ist in dem Hochpotentialinselbereich 201 nach der siebten Ausführungsform der n-Diffusionsbereich 70 nicht in dem Teil der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 unter der Verbindungsleitung 30 ausgebildet. Somit weist die n–-Halbleiterschicht 2 einen freiliegenden Abschnitt 2a auf, der von dem n-Diffusionsbereich 70 freigelassen ist. Der freiliegende Abschnitt 2a der n–-Halbleiterschicht 2 erstreckt sich in einer Richtung von dem einen Rand der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 auf der Seite des p-Störstellenbereichs 3 zu dem n+-Störstellenbereich 52.
  • Weiter ist in dem nMOS-Bereich 202 nach der siebten Ausführungsform der n-Diffusionsbereich 70 nicht in dem Teil der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 unter der Verbindungsleitung 30 ausgebildet. Somit weist die n–-Halbleiterschicht 2 einen freiliegenden Abschnitt 2b auf, der von dem n-Diffusionsbereich 70 freigelassen ist. Der freiliegende Abschnitt 2b der n–-Halbleiterschicht 2 erstreckt sich in einer Richtung von dem einen Rand der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 auf der Seite des p-Störstellenbereichs 3 zu dem n+-Störstellenbereich 12. Der andere Teil des Aufbaus ist identisch zu dem der Halbleitervorrichtung nach der sechsten Ausführungsform und wird daher hier nicht beschrieben.
  • Wie oben beschrieben wird in der n–-Halbleiterschicht 2 unter der Verbindungsleitung 30, an die ein Potential so hoch wie mehrere 100 Volt angelegt ist, die Ausdehnung einer Verarmungsschicht durch den Einfluss des Potentials der Verbindungsleitung 30 gesteuert. Somit gibt es die Möglichkeit, dass eine elektrische Feldkonzentration in der Nähe der oberen Oberfläche der n–-Halbleiterschicht 2 auftritt.
  • Da jedoch bei der siebten Ausführungsform die n–-Halbleiterschicht 2 unter der Verbindungsleitung 30 die freiliegenden Abschnitte 2a und 2b aufweist, die von dem n-Diffusionsbereich 70 freigelassen sind, werden diese freiliegenden Abschnitte 2a und 2b die Ausdehnung einer Verarmungsschicht ermöglichen. Dies ist deshalb so, da die n–-Halbleiterschicht 2 eine niedrigere Störstellenkonzentration als der n-Diffusionsbereich 70 hat. Dementsprechend kann die elektrische Feldkonzentration aufgrund des Potentials der Verbindungsleitung 30 verringert werden, was die Durchbruchspannung verbessert.
  • Achte bevorzugte Ausführungsform
  • 44 ist eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer achten Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Aufbau der Halbleitervorrichtung nach der achten Ausführungsform ist so, dass in der Halbleitervorrichtung nach der zuvor erwähnten siebten Ausführungsformen die Formen der freiliegenden Abschnitte 2a und 2b der n–-Halbleiterschicht 2 abgewandelt sind.
  • Wie in 44 gezeigt ist der freiliegende Abschnitt 2a der n–-Halbleiterschicht 2 nach der achten Ausführungsform in Draufsicht wie ein Trapez geformt, dessen Breite W1 in einer Richtung senkrecht zu einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 52 sich in Draufsicht entlang der Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 52 verjüngt. Der freiliegende Abschnitt 2b nach der achten Ausführungsform ist in Draufsicht wie ein Trapez geformt, dessen Breite W2 in einer Richtung senkrecht zu einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 12 sich entlang der Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 12 ver jüngt. Der andere Teil der Anordnung ist identisch zu der der Halbleitervorrichtung nach der siebten Ausführungsform und wird daher hier nicht beschrieben.
  • In der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 kann sich eine Verarmungsschicht leichter entlang der Richtung von dem p-Störstellenbereich 3 auf niedrigem Potential zu dem n+-Störstellenbereich 52 auf hohem Potential erstrecken. Außerdem kann sich in der n–-Halbleiterschicht 2 zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 eine Verarmungsschicht leichter entlang der Richtung von dem p-Störstellenbereich 3 auf niedrigem Potential zu dem n+-Störstellenbereich 12 auf hohem Potential erstrecken. Wenn somit die Breiten W1 und W2 der freiliegenden Abschnitte 2a und 2b jeweils wie bei der Halbleitervorrichtung nach der zuvor erwähnten siebten Ausführungsform gleichförmig festgelegt wären, gäbe es einige Teile der freiliegenden Abschnitte 2a und 2b, in denen die elektrische Feldkonzentration auftreten würde.
  • Da sich bei der achten Ausführungsform die Breite W1 des freiliegenden Abschnittes 2a in Richtung des n+-Störstellenbereichs 52 verjüngt, kann die Ausdehnung einer Verarmungsschicht in dem freiliegenden Abschnitt 2a gesteuert werden in der Richtung zu dem n+-Störstellenbereich 52 durch Beeinflussung des Diffusionsbereichs 70 mit einer hohen Störstellenkonzentration. Somit werden, wie aus dem Vergleich der Äquipotentiallinien 90 in den 43 und 44 ersichtlich ist, die Äquipotentiallinien 90 in dem freiliegenden Abschnitt 2a spärlich und die elektrische Feldkonzentration in dem freiliegenden Abschnitt 2a kann verringert werden.
  • Da bei der achten Ausführungsform weiter die Breite W2 des freiliegenden Abschnittes 2b sich in Richtung des n+- Störstellenbereichs 12 verjüngt, kann die Ausdehnung einer Verarmungsschicht in dem freiliegenden Abschnitt 2b gesteuert werden in der Richtung zu dem n+-Störstellenbereich 12 durch Beeinflussung des n-Diffusionsbereichs 70. Dementsprechend kann die elektrische Feldkonzentration in dem freiliegenden Abschnitt 2b verringert werden.
  • Neunte bevorzugte Ausführungsform
  • 45 ist eine Draufsicht, die einen Aufbau einer Halbleitervorrichtung nach einer neunten Ausführungsform veranschaulicht. Der Aufbau der Halbleitervorrichtung nach der neunten Ausführungsform ist so, dass in der Halbleitervorrichtung nach der zuvor erwähnten siebten Ausführungsform die freiliegenden Abschnitte 2a und 2b der n–-Halbleiterschicht 2 alle in Abschnitte unterteilt sind.
  • Wie in 45 gezeigt ist der freiliegende Abschnitt 2a der n–-Halbleiterschicht 2 nach der neunten Ausführungsform in Abschnitte unterteilt, d.h. beinhaltet getrennte Abschnitte 2aa. Die getrennten Abschnitte 2aa sind voneinander beabstandet entlang einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 52 unter der Verbindungsleitung 30 angeordnet. In Draufsicht gesehen nimmt die Breite W11 der getrennten Abschnitte 2aa in der Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 52 mit zunehmenden Abstand von dem p-Störstellenbereich 3 und abnehmenden Abstand zu dem n+-Störstellenbereich 52 ab.
  • Weiter ist der freiliegende Abschnitt 2b nach der neunten Ausführungsform in Abschnitte unterteilt, d.h. beinhaltet getrennte Abschnitte 2bb. Die getrennten Abschnitte 2bb sind voneinander beabstandet entlang einer Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 12 unter der Verbindungsleitung 30 angeordnet. In Draufsicht gesehen nimmt die Breite W12 der getrennten Abschnitte 2bb in der Richtung von dem p-Störstellenbereich 3 zu dem n+-Störstellenbereich 12 mit zunehmenden Abstand von dem p-Störstellenbereich 3 und abnehmenden Abstand des n+-Störstellenbereichs 12 ab. Der andere Teil der Anordnung ist identisch zu dem der Halbleitervorrichtung nach der siebten Ausführungsform und wird hier daher nicht beschrieben.
  • Da wie beschrieben bei der Halbleitervorrichtung nach der neunten Ausführungsform die Breiten W11 der getrennten Abschnitte 2aa, die von dem n-Diffusionsbereich 70 freigelassene Abschnitte der n–-Halbleiterschicht 2 sind, mit abnehmenden Abstand zu dem n+-Störstellenbereich 52 abnehmen, kann die Ausdehnung einer Verarmungsschicht in den getrennten Abschnitten 2aa in der Richtung zu dem n+-Störstellenbereich 52 gesteuert werden. Dies verringert die elektrische Feldkonzentration zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52.
  • Da darüber hinaus die Breiten W12 der getrennten Abschnitte 2bb, die von dem n-Diffusionsbereich 70 freigelassene Abschnitte der n–-Halbleiterschicht 2 sind, mit abnehmenden Abstand zu dem n+-Störstellenbereich 12 sind, kann die Ausdehnung einer Verarmungsschicht in den getrennten Abschnitten 2bb gesteuert werden in der Richtung zu dem n+-Störstellenbereich 12. Dies verringert die elektrische Feldkonzentration zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12.
  • Zehnte bevorzugte Ausführungsform
  • 46 ist eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung nach einer zehnten Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Aufbau der Halbleitervorrichtung nach der zehnten Ausführungsform ist so, dass in der Halbleitervorrichtung nach der zuvor erwähnten neunten Ausführungsform sich die getrennten Abschnitte 2aa des freiliegenden Abschnittes 2a unter den Zwischenräumen zwischen den ersten Feldplatten 55a-55e befinden, und sich die getrennten Abschnitte 2bb des freiliegenden Abschnittes 2b unter den Zwischenräumen zwischen den ersten Feldplatten 15a-15e befinden. 46 zeigt eine Querschnittsansicht an der Stelle, die der durch Pfeile angezeigten Linie A-A in 2 entspricht.
  • Wie in 46 gezeigt sind bei der zehnten Ausführungsform die getrennten Abschnitte 2aa unter den Zwischenräumen zwischen den ersten Feldplatten 55a und 55b, zwischen den ersten Feldplatten 55b und 55c, zwischen den ersten Feldplatten 55c und 55d sowie zwischen den ersten Feldplatten 55d und 55e vorgesehen.
  • Außerdem sind bei der zehnten Ausführungsform die getrennten Abschnitte 2bb unter den Zwischenräumen zwischen den ersten Feldplatten 15a und 15b, zwischen den ersten Feldplatten 15b und 15c, zwischen den ersten Feldplatten 15c und 15d sowie zwischen den ersten Feldplatten 15d und 15e vorgesehen.
  • Während bei der zuvor erwähnten neunten Ausführungsform die Breiten W11 und W12 der getrennten Abschnitte 2aa und 2bb jeweils derart festgelegt sind, dass sie mit zunehmenden Abstand von dem p-Störstellenbereich 3 und abnehmenden Abstand zu dem n+-Störstellenbereich 52 und 12 abnehmen, sind sie bei der zehnten Ausführungsform alle derart festgelegt, dass sie näherungsweise gleich einem Abstand des Zwischenraums zwischen entsprechenden ersten Feldplatten sind.
  • Auf diese Weise befinden sich in der Halbleitervorrichtung nach der zehnten Ausführungsform die getrennten Abschnitte 2aa, die von dem n-Diffusionsbereich 70 freigelassene Abschnitte der n–-Halbleiterschicht 2 sind, unter den Zwischenräumen zwischen den ersten Feldplatten 55a-55e. In dem Bereich zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 52 sind die Teile, die relativ stark von dem Potential der Verbindungsleitung 30 beeinflusst werden, unter den Zwischenräumen zwischen den erste Feldplatten 55a-55e. Daher wird die Bereitstellung der getrennten Abschnitte 2aa da, wo die Ausdehnung einer Verarmungsschicht ermöglicht ist, in diesen Teilen eine elektrische Feldkonzentration verringern. Dies hat eine verbesserte Durchbruchspannung zur Folge.
  • Auch bei der zehnten Ausführungsform befinden sich die getrennten Abschnitte 2bb, die von dem n-Diffusionsbereich 70 freigelassene Abschnitte der n–-Halbleiterschicht 2 sind, unter den Zwischenräumen zwischen den ersten Feldplatten 15a-15e. In dem Bereich zwischen dem p-Störstellenbereich 3 und dem n+-Störstellenbereich 12 sind die Teile, die relativ stark von dem Potential der Verbindungsleitung 30 beeinflusst werden, unter den Zwischenräumen zwischen den ersten Feldplatten 15a-15e. Daher wird die Bereitstellung der getrennten Abschnitte 2bb da, wo die Ausdehnung eine Verarmungsschicht ermöglicht ist, in diesen Teilen eine elektrische Feldkonzentration verringern. Dies hat eine verbesserte Durchbruchspannung zur Folge.

Claims (18)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (3) eines ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (202) in der Halbleiterschicht abgrenzt; einem Halbleiterelement (101), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; und einem MOS-Transistor (102), der in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist, wobei der MOS-Transistor enthält: einen zweiten Störstellenbereich (12) eines zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration aufweist als die Halbleiterschicht; und eine Drainelektrode (24), die elektrisch mit dem zweiten Störstellenbereich verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen ist; erste Feldplatten (15a-15e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einen zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, dass er die ersten Feldplatten bedeckt; zweite Feldplatten (20a-20d), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einen dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und eine Verbindungsleitung (30), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bereitstellt, wobei die eine (15a) der ersten Feldplatten, die dem ersten Störstellenbereich am nächsten ist, eine Gateelektrode des MOS-Transistors ist; die zweiten Feldplatten jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen sind; die eine (20a) der zweiten Feldplatten, die der Gateelektrode (15a) am nächsten ist, einen Ausnehmungsabschnitt (29) unter der Verbindungsleitung aufweist; und in einem der Zwischenräume zwischen den ersten Feldplatten, der sich unter dem Ausnehmungsabschnitt befindet, abgesehen von den ersten Feldplatten eine Elektrode (16) vorgesehen ist.
  2. Halbleitervorrichtung nach Anspruch 1, weiter mit: einem ersten Kontaktstopfen (22a), der durch den zweiten Isolierfilm derart vorgesehen ist, dass er eine elektrische Verbindung zwischen der Gateelektrode und der einen der zweiten Feldplatten, die der Gateelektrode am nächsten ist bereitstellt; und einem zweiten Kontaktstopfen (26), der durch den zweiten Isolierfilm derart vorgesehen ist, dass er eine elektrische Verbindung zwischen der Elektrode und der einen der zweiten Feldplatten, die der Gateelektrode am nächsten ist, bereitstellt.
  3. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbeiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (201) in der Halbleiterschicht abgrenzt; einem ersten Halbleiterelement (101), das in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist; einem zweiten Störstellenbereich (52) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; einem zweiten Halbleiterelement (102), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; einem ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen ist; ersten Feldplatten (55a-55e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbe reich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, dass er die ersten Feldplatten bedeckt; zweite Feldplatten (60a-60d), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und einer Verbindungsleitung (30), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass sie eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bereitstellt, wobei die zweiten Feldplatten jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen sind; die eine (60a) der zweiten Feldplatten, die dem ersten Störstellenbereich am nächsten ist, einen Ausnehmungsabschnitt (69a) unter der Verbindungsleitung aufweist; und in einem der Zwischenräume zwischen den ersten Feldplatten, der sich unter dem Ausnehmungsabschnitt befindet, abgesehen von den ersten Feldplatten eine Elektrode (56) vorgesehen ist.
  4. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (52) des zweiten Leitfähigkeitstyps, der in einer oberen Oberfläche der Halbleiterschicht derart vorgesehen ist, dass er einen vorbestimmten Be reich (205) in der Halbleiterschicht abgrenzt, und der eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; einem zweiten Störstellenbereich (133) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von der oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend innerhalb des vorbestimmten Bereichs vorgesehen ist; einem Halbleiterelement (100), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; und einem MOS-Transistor (105), der in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist, wobei der MOS-Transistor enthält: einen dritten Störstellenbereich (112) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist; und eine Drainelektrode (124), die elektrisch mit dem dritten Störstellenbereich verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem dritten Störstellenbereich vorgesehen ist; erste Feldplatten (115a-115e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem dritten Störstellenbereich voneinander beabstandet angeordnet sind; einen zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, dass er die ersten Feldplatten bedeckt; zweite Feldplatten (120a-120d), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbe reich zu dem dritten Störstellenbereich voneinander beabstandet angeordnet sind; einen dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und eine Verbindungsleitung (130), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bereitstellt, wobei die eine (115a) der ersten Feldplatten, die dem ersten Störstellenbereich am nächsten ist, eine Gateelektrode des MOS-Transistors ist; die zweiten Feldplatten jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen sind; die eine (120a) der der zweiten Feldplatten, die der Gateelektrode (115a) am nächsten ist, einen Ausnehmungsabschnitt (129) unter der Verbindungsleitung aufweist; und in dem einen der Zwischenräume zwischen den ersten Feldplatten, der sich unter dem Ausnehmungsabschnitt befindet, abgesehen von den ersten Feldplatten eine Elektrode (116) vorgesehen ist.
  5. Halbleitervorrichtung nach Anspruch 4 weiter mit: einem ersten Kontaktstopfen (122a), der durch den zweiten Isolierfilm derart vorgesehen ist, dass er eine elektrische Verbindung zwischen der Gateelektrode und der einen der zweiten Feldplatten bereitstellt, die der Gateelektrode am nächsten ist; und einem zweiten Kontaktstopfen (126), der durch den zweiten Isolierfilm derart vorgesehen ist, dass er eine elektrische Verbindung zwischen der Elektrode und der einen der zweiten Feldplatten, die der Gateelektrode am nächsten ist, bereitstellt.
  6. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (3) eines ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (201) in der Halbleiterschicht abgrenzt; einem ersten Halbleiterelement (105), das in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist; einem zweiten Störstellenbereich (52) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist und der eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; einem zweiten Halbleiterelement (100), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; einem ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen ist; erste Feldplatten (55a-55e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, dass er die ersten Feldplatten bedeckt; zweiten Feldplatten (60a-60d), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbe reich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und einer Verbindungsleitung (130), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass er eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bereitstellt, wobei die zweiten Feldplatten jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen sind; die eine (60d) der zweiten Feldplatten, die dem zweiten Störstellenbereich am nächsten ist, einen Ausnehmungsabschnitt (69d) unter der Verbindungsleitung aufweist; und in einem der Zwischenräume zwischen den ersten Feldplatten, der sich unter dem Ausnehmungsabschnitt befindet, abgesehen von den ersten Feldplatten eine Elektrode (156) vorgesehen ist.
  7. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (202) in der Halbleiterschicht abgrenzt; einem Halbleiterelement (101), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; und einem MOS-Transistor (102), der in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist, wobei der MOS-Transistor enthält: einen zweiten Störstellenbereich (12) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; und eine Drainelektrode (24), die mit dem zweiten Störstellenbereich elektrisch verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen ist; erste Feldplatten (15a-15e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einen zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, das er die ersten Feldplatten bedeckt; zweite Feldplatten (20a-20d), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einen dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und eine Verbindungsleitung (30), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bereitstellt, wobei die eine (15a) der ersten Feldplatten, die dem ersten Störstellenbereich am nächsten ist, eine Gateelektrode des MOS-Transistors ist; die zweiten Feldplatten jeweils über Zwischenräumen zwischen ersten Feldplatten vorgesehen sind; die eine (20a) der zweiten Feldplatten, die der Gateelektrode (15a) am nächsten ist, einen Ausnehmungsabschnitt (29) unter der Verbindungsleitung aufweist; und von den ersten Feldplatten und den zweiten Feldplatten außer der Gateelektrode und der einen zweiten Feldplatte, die der Gateelektrode am nächsten ist, zumindest die eine erste Feldplatte (15b), die benachbart zu der Gateelektrode angeordnet ist, einen Abschnitt unter der Verbindungsleitung aufweist, von dem zumindest ein Rand auf der Seite der Gateelektrode näher zu der Gateelektrode verschoben ist als der Rand des anderen Abschnitts.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die ersten Feldplatten außer der Gateelektrode dritte Feldplatten (15b, 15c) mitumfasst, die einen Abschnitt unter der Verbindungsleitung haben, von dem beide Ränder näher zu der Gateelektrode verschoben sind als diese Ränder des anderen Abschnitts; und die zweiten Feldplatten außer der einen zweiten Feldplatte, die der Gateelektrode am nächsten ist, vierte Feldplatten (20b, 20c) mitumfasst, die jeweils einen Abschnitt unter der Verbindungsleitung haben, von dem beide Ränder näher zu der Gateelektrode verschoben sind als diese Ränder des anderen Abschnitts.
  9. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einen ersten Störstellenbereich (3) eines ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (201) in der Halbleiterschicht abgrenzt; einem ersten Halbleiterelement (101), das in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist; einem zweiten Störstellenbereich (52) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; einem zweiten Halbleiterelement (102), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; einem ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen ist; ersten Feldplatten (55a-55e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, dass er die ersten Feldplatten bedeckt; zweite Feldplatten (60a-60b), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und einer Verbindungsleitung (30), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass sie eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bereitstellt, wobei die zweiten Feldplatten jeweils über Zwischenräumen zwischen ersten Feldplatten vorgesehen sind; die eine (60a) der zweiten Feldplatten, die dem ersten Störstellenbereich am nächsten ist, einen Ausnehmungsabschnitt (69a) unter der Verbindungsleitung aufweist; und von den ersten Feldplatten und den zweiten Feldplatten außer der einen ersten Feldplatte (55a) und der einen zweiten Feldplatte (60a), die jeweils dem ersten Störstellenbereich am nächsten sind, zumindest die eine erste Feldplatte (55b), die dem ersten Störstellenbereich am zweitnächsten ist, einen Abschnitt unter der Verbindungsleitung aufweist, von dem zumindest ein Rand auf der Seite des ersten Störstellenbereichs näher zu dem ersten Störstellenbereich verschoben ist als der Rand des anderen Abschnitts.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die ersten Feldplatten außer der einen ersten Feldplatte, die dem ersten Störstellenbereich am nächsten ist, dritte Feldplatten (55b, 55c) mitumfassen, die jeweils einen Abschnitt unter der Verbindungsleitung aufweisen, wobei beide Ränder dieses Abschnittes näher zu dem ersten Störstellenbereich verschoben sind als diese Ränder des anderen Abschnittes; und die zweiten Feldplatten außer der einen zweiten Feldplatte, die dem ersten Störstellenbereich am nächsten ist, vierte Feldplatten (60b, 60c) mitumfassen, die jeweils einen Abschnitt unter der Verbindungsleitung aufweisen, wobei beide Ränder dieses Abschnittes näher zu dem ersten Störstellenbereich verschoben sind als diese Ränder des anderen Abschnittes.
  11. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (52) des zweiten Leitfähigkeitstyps, der in einer Oberfläche der Halbleiterschicht derart vorgesehen ist, dass er einen vorbestimmten Bereich (205) in der Halbleiterschicht abgrenzt und der eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; einem zweiten Störstellenbereich (133) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von der oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend innerhalb des vorbestimmten Bereichs vorgesehen ist; einem Halbleiterelement (100), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; und einem MOS-Transistor (105), der in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist, wobei der MOS-Transistor enthält: einen dritten Störstellenbereich (112) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist; und eine Drainelektrode (124), die elektrisch mit dem dritten Störstellenbereich verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem dritten Störstellenbereich vorgesehen ist; erste Feldplatten (115a-115e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbe reich zu dem dritten Störstellenbereich voneinander beabstandet angeordnet sind; einen zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, dass er die ersten Feldplatten bedeckt; zweite Feldplatten (120a-120d), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem dritten Störstellenbereich voneinander beabstandet angeordnet sind; einen dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und eine Verbindungsleitung (130), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass er eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bereitstellt, wobei die eine (115a) der ersten Feldplatten, die dem ersten Störstellenbereich am nächsten ist, eine Gateelektrode des MOS-Transistors ist; die zweiten Feldplatten jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen sind; die eine (120a) der zweiten Feldplatten, die der Gateelektrode (115a) am nächsten ist, einen Ausnehmungsabschnitt (129) unter der Verbindungsleitung aufweist; und von den ersten Feldplatten und von den zweiten Feldplatten außer der Gateelektrode und der zweiten Feldplatte, die der Gateelektrode am nächsten ist, zumindest die eine erste Feldplatte (115b), die benachbart zu der Gateelektrode angeordnet ist, einen Abschnitt unter der Verbindungsleitung aufweist, von dem zumindest ein Rand auf der Seite der Gateelektrode näher zu der Gateelektrode verschoben ist als der Rand des anderen Abschnitts.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die ersten Feldplatten außer der Gateelektrode dritte Feldplatten (115b, 115c) mitumfassen, die einen Abschnitt unter der Verbindungsleitung aufweisen, wobei beide Ränder dieses Abschnittes näher zu der Gateelektrode verschoben sind als diese Ränder des anderen Abschnitts; und die zweiten Feldplatten außer der einen zweiten Feldplatte, die der Gateelektrode am nächsten ist, vierte Feldplatten (120b, 120c) mitumfassen, die jeweils einen Abschnitt unter der Verbindungsleitung aufweisen, wobei beide Ränder dieses Abschnittes näher zu der Gateelektrode verschoben sind als diese Ränder der anderen Abschnitte.
  13. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht sich von einer oberen Oberfläche der Halbleiterschicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (201) in der Halbleiterschicht abgrenzt; einem ersten Halbleiterelement (105), das in der Halbleiterschicht innerhalb des vorbestimmten Bereichs vorgesehen ist; einem zweiten Störstellenbereich (52) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die Halbleiterschicht aufweist; einem zweiten Halbleiterelement (100), das in der Halbleiterschicht außerhalb des vorbestimmten Bereichs vorgesehen ist; einem ersten Isolierfilm (17), der auf der Halbleiterschicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich vorgesehen ist; ersten Feldplatten (55a-55e), die auf dem ersten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem zweiten Isolierfilm (21), der auf dem ersten Isolierfilm derart vorgesehen ist, dass er die ersten Feldplatten bedeckt; zweiten Feldplatten (60a-60d), die auf dem zweiten Isolierfilm entlang einer Richtung von dem ersten Störstellenbereich zu dem zweiten Störstellenbereich voneinander beabstandet angeordnet sind; einem dritten Isolierfilm (23), der auf dem zweiten Isolierfilm derart vorgesehen ist, dass er die zweiten Feldplatten bedeckt; und einer Verbindungsleitung (130), die auf dem dritten Isolierfilm sich über die ersten Feldplatten und die zweiten Feldplatten erstreckend derart vorgesehen ist, dass er eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bereitstellt, wobei die zweiten Feldplatten jeweils über Zwischenräumen zwischen den ersten Feldplatten vorgesehen sind; die eine (60d) der zweiten Feldplatten, die dem zweiten Störstellenbereich am nächsten ist, einen Ausnehmungsabschnitt (69d) unter der Verbindungsleitung aufweist; und von den ersten Feldplatten und von den zweiten Feldplatten außer der einen ersten Feldplatte (55e) und der einen zweiten Feldplatte (60d), die jeweils dem zweiten Störstellenbereich am nächsten sind, zumindest die eine erste Feldplatte (55d), die dem zweiten Störstellenbereich am zweitnächsten ist, einen Abschnitt unter der Verbindungsleitung aufweist, wobei zumindest ein Rand dieses Abschnittes auf der Seite des zweiten Störstellenbereichs näher zu dem zweiten Störstellenbereich verschoben ist als der Rand des anderen Abschnitts.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die ersten Feldplatten außer der einen ersten Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, dritte Feldplatten (55c, 55d) mitumfassen, die jeweils einen Abschnitt unter der Verbindungsleitung aufweisen, wobei beide Ränder dieses Abschnittes näher zu der Seite des zweiten Störstellenbereichs verschoben sind als diese Ränder des anderen Abschnittes; und die zweiten Feldplatten außer der einen zweiten Feldplatte, die dem zweiten Störstellenbereich am nächsten ist, vierte Feldplatten (60b, 60c) mitumfassen, die jeweils einen Abschnitt unter der Verbindungsleitung aufweisen, wobei beide Ränder dieses Abschnittes näher zu der Seite des zweiten Störstellenbereichs verschoben sind als diese Ränder des anderen Abschnitts.
  15. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer epitaktischen Schicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (3) des ersten Leitfähigkeitstyps, der in der epitaktischen Schicht sich von einer oberen Oberfläche der epitaktischen Schicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (202) in der epitaktischen Schicht abgrenzt; und einem MOS-Transistor (102), der in der epitaktischen Schicht innerhalb des vorbestimmten Bereichs vorgesehen ist; wobei der MOS-Transistor enthält: einen zweiten Störstellenbereich (12) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der epitaktischen Schicht innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die epitaktische Schicht aufweist; und eine Drainelektrode (24) die mit dem zweiten Störstellenbereich elektrisch verbunden ist, wobei die Halbleitervorrichtung weiter enthält: einen Diffusionsbereich (70) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der epitaktischen Schicht zumindest zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich in Kontakt mit der epitaktischen Schicht vorgesehen ist und eine höhere Störstellenkonzentration als die epitaktische Schicht aufweist.
  16. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps (p); einer epitaktischen Schicht (2) eines zweiten Leitfähigkeitstyps (n), die auf dem Halbleitersubstrat vorgesehen ist; einem ersten Störstellenbereich (3) des ersten Leitfähigkeitstyps, der in der epitaktischen Schicht sich von einer oberen Oberfläche der epitaktischen Schicht zu einer Grenzfläche mit dem Halbleitersubstrat erstreckend derart vorgesehen ist, dass er einen vorbestimmten Bereich (201) in der epitaktischen Schicht abgrenzt; einem ersten Halbleiterelement (101), das in der epitaktischen Schicht innerhalb des vorbestimmten Bereichs vorgesehen ist; einem zweiten Störstellenbereich (52) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der epitaktischen Schicht zwischen dem ersten Halbleiterelement und dem ersten Störstellenbereich innerhalb des vorbestimmten Bereichs vorgesehen ist und eine höhere Störstellenkonzentration als die epitaktische Schicht aufweist; und einem Diffusionsbereich (70) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der epitaktischen Schicht zumindest zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich in Kontakt mit der epitaktischen Schicht vorgesehen ist und eine höhere Störstellenkonzentration als die epitaktische Schicht aufweist.
  17. Halbleitervorrichtung nach Anspruch 15 weiter mit: einem Halbleiterelement (101), das in der epitaktischen Schicht außerhalb des vorbestimmten Bereichs vorgesehen ist; und einer Verbindungsleitung (30), die sich über den ersten Störstellenbereich derart erstreckt, dass sie eine elektrische Verbindung zwischen der Drainelektrode und dem Halbleiterelement bereitstellt, wobei die epitaktische Schicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich einen freiliegenden Abschnitt aufweist, der von dem Diffusionsbereich unter der Verbindungsleitung freigelassen ist.
  18. Halbleitervorrichtung nach Anspruch 16, weiter mit: einem Halbleiterelement (102), das in der epitaktischen Schicht außerhalb des vorbestimmten Bereichs vorgesehen ist; und einer Verbindungsleitung (30), die sich über den ersten Störstellenbereich erstreckend derart vorgesehen ist, dass sie eine elektrische Verbindung zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement bereitstellt, wobei die epitaktische Schicht zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich einen freiliegenden Abschnitt aufweist, der von dem Diffusionsbereich unter der Verbindungsleitung freigelassen ist.
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