CN1665028A - 半导体器件 - Google Patents

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Abstract

本发明的课题是提供能容易地得到所希望的耐压的半导体器件。在被p杂质区3划分了的高电位岛区201内的n－半导体层2中形成了n+杂质区52，在n+杂质区52与p杂质区3之间的n－半导体层2的上方以多层方式形成了第1场板55a～55e和多个第2场板。上层的第2场板位于下层的第1场板间的间隙的上方，在其上通过了布线30。第2场板中最接近于p杂质区3的第2场板在布线30的下方具有切断部位，在该切断部位的下方的第1场板间的间隙中与该第1场板分离地形成了电极56。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及高耐压IC(以后称为「HVIC」)。
背景技术
迄今为止提出了利用RESURF(REduced SURface Field(减少的表面场))效应以实现HVIC的技术。例如在专利文献1中记载的技术中，利用RESURF效应实现了将低电位的信号电平变换为高电位的电平移动电路的高耐压化。
再有，关于RESURF效应，例如已在专利文献2中进行了记载，关于HVIC，已在专利文献3、4中公开了。此外，在专利文献5中公开了以多重方式形成与周围绝缘的场板、利用这些场板之间的电容耦合使半导体衬底表面的电场稳定化的技术。
【专利文献1】特开平9-283716号公报
【专利文献2】美国专利第4292642号说明书
【专利文献3】特开平9-55498号公报
【专利文献4】特开平2-248078号公报
【专利文献5】特开平5-190693号公报
在现有的HVIC中，由于在半导体衬底的上方配置被施加几百V的高电位的布线，故因这样的布线的电位的影响，有时发生电场部分地集中、半导体器件的耐压下降的现象。因此，有时不能得到具有所希望的耐压的半导体器件。
此外，在利用RESURF效应使耐压提高时，在通常使用的外延层中杂质浓度和厚度容易发生离散，不能满足RESURF条件，有时不能得到所希望的耐压的半导体器件。
发明内容
本发明是鉴于上述的问题而进行的，其目的在于提供能容易地得到所希望的耐压的半导体器件。
本发明的第1半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；在上述预定区域外的上述半导体层中设置的半导体元件；以及在上述预定区域内的上述半导体层中设置的MOS晶体管，上述MOS晶体管包含：上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；以及电连接到上述第2杂质区上的漏电极，上述半导体器件还具备：在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
本发明的第2半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；在上述预定区域内的上述半导体层中设置的第1半导体元件；上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；在上述预定区域外的上述半导体层中设置的第2半导体元件；在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述第1杂质区的第2场板在上述布线的下方具有切断部位，在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
本发明的第3半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第2导电类型的第1杂质区，该第1杂质区设置于上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；从上述预定区域内的上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部的上述第1导电类型的第2杂质区；在上述预定区域外的上述半导体层中设置的半导体元件；以及在上述预定区域内的上述半导体层中设置的MOS晶体管，上述MOS晶体管包含：上述第1导电类型的第3杂质区，该第3杂质区设置于上述预定区域内的上述第1杂质区与上述第2杂质区之间的上述半导体层的上表面内；以及电连接到上述第3杂质区上的漏电极，上述半导体器件还具备：在上述第1杂质区与上述第3杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
本发明的第4半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；在上述预定区域内的上述半导体层中设置的第1半导体元件；上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；在上述预定区域外的上述半导体层中设置的第2半导体元件；在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述第2杂质区的第2场板在上述布线的下方具有切断部位，在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
本发明的第5半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；在上述预定区域外的上述半导体层中设置的半导体元件；以及在上述预定区域内的上述半导体层中设置的MOS晶体管，上述MOS晶体管包含：上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；以及电连接到上述第2杂质区上的漏电极，上述半导体器件还具备：在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，在除了上述栅电极和最接近于上述栅电极的第2场板外的上述多个第1场板和上述多个第2场板中，至少位于上述栅电极邻近的第1场板具有位于上述布线的下方的部分，该部分的至少上述栅电极一侧的端部与该部分以外的其它部分的该端部相比偏向上述栅电极一侧。
本发明的第6半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；在上述预定区域内的上述半导体层中设置的第1半导体元件；上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；在上述预定区域外的上述半导体层中设置的第2半导体元件；在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述第1杂质区的第2场板在上述布线的下方具有切断部位，在除了最接近于上述第1杂质区的第1和第2场板外的上述多个第1场板和上述多个第2场板中，至少离上述第1杂质区第2近的第1场板具有位于上述布线的下方的部分，该部分的至少上述第1杂质区一侧的端部与该部分以外的其它部分的该端部相比偏向上述第1杂质区一侧。
本发明的第7半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第2导电类型的第1杂质区，该第1杂质区设置于上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；从上述预定区域内的上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部的上述第1导电类型的第2杂质区；在上述预定区域外的上述半导体层中设置的半导体元件；以及在上述预定区域内的上述半导体层中设置的MOS晶体管，上述MOS晶体管包含：上述第1导电类型的第3杂质区，该第3杂质区设置于上述预定区域内的上述第1杂质区与上述第2杂质区之间的上述半导体层的上表面内；以及电连接到上述第3杂质区上的漏电极，上述半导体器件还具备：在上述第1杂质区与上述第3杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，在除了上述栅电极和最接近于上述栅电极的第2场板外的上述多个第1场板和上述多个第2场板中，至少位于上述栅电极邻近的第1场板具有位于上述布线的下方的部分，该部分的至少上述栅电极一侧的端部与该部分以外的其它部分的该端部相比偏向上述栅电极一侧。
本发明的第8半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的半导体层；在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；在上述预定区域内的上述半导体层中设置的第1半导体元件；上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；在上述预定区域外的上述半导体层中设置的第2半导体元件；在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，上述多个第2场板中最接近于上述第2杂质区的第2场板在上述布线的下方具有切断部位，在除了最接近于上述第2杂质区的第1和第2场板外的上述多个第1场板和上述多个第2场板中，至少离上述第2杂质区第2近的第1场板具有位于上述布线的下方的部分，该部分的至少上述第2杂质区一侧的端部与该部分以外的其它部分的该端部相比偏向上述第2杂质区一侧。
本发明的第9半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的外延层；在上述外延层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述外延层的上表面延伸到上述外延层与上述半导体衬底的界面而设置于上述外延层内部；以及在上述预定区域内的上述外延层中设置的MOS晶体管，上述MOS晶体管包含：上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高；以及电连接到上述第2杂质区上的漏电极，上述半导体器件在上述外延层中还具备上述第2导电类型的扩散区，该扩散区至少设置于上述第1杂质区与上述第2杂质区之间的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高。
本发明的第10半导体器件具备：第1导电类型的半导体衬底；在上述半导体衬底上设置的第2导电类型的外延层；在上述外延层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述外延层的上表面延伸到上述外延层与上述半导体衬底的界面而设置于上述外延层内部；在上述预定区域内的上述外延层中设置的第1半导体元件；上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高；以及上述外延层中的上述第2导电类型的扩散区，该扩散区至少设置于上述第1杂质区与上述第2杂质区之间的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高。
按照本发明的第1半导体器件，如果对预定区域内的半导体层施加比第1杂质区高的电位，则对用第1杂质区和该半导体层形成的pn结施加反电压，用耗尽层覆盖被形成了MOS晶体管的半导体层。其结果，器件的耐压提高了。
此外，如果对第2杂质区和布线施加比栅电极高的电位，则利用静电耦合在最接近于栅电极的第2场板与布线之间产生电位差。在本发明中，由于最接近于栅电极的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
再者，在本发明中，在最接近于栅电极的第2场板具有的切断部位的下方在第1场板间的间隙中与其分离地配置了电极。因此，即使在最接近于栅电极的第2场板中设置了切断部位，因利用该电极的第1场板与半导体层的静电耦合在该电极与第1场板之间能形成等电位面和该电极的静电屏蔽效应的缘故，也可缓和基于布线电位的半导体层上表面附近的电场集中。其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第2半导体器件，如果对预定区域内的半导体层施加比第1杂质区高的电位，则对用第1杂质区和该半导体层形成的pn结施加反电压，在半导体层中形成耗尽层。其结果，第1半导体元件被耗尽层包围，器件的耐压提高了。
此外，如果对第2杂质区和布线施加比第1杂质区高的电位，则利用静电耦合在最接近于第1杂质区的第2场板与布线之间产生电位差。在本发明中，由于最接近于第1杂质区的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
再者，在本发明中，在最接近于第1杂质区的第2场板具有的切断部位的下方在第1场板间的间隙中与其分离地配置了电极。因此，即使在最接近于第1杂质区的第2场板中设置了切断部位，因利用该电极的第1场板与半导体层的静电耦合在该电极与第1场板之间能形成等电位面和该电极的静电屏蔽效应的缘故，也可缓和基于布线电位的半导体层上表面附近的电场集中。其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第3半导体器件，如果对预定区域内的半导体层施加比第2杂质区高的电位，则对用第2杂质区和该半导体层形成的pn结施加反电压，在半导体层中形成耗尽层。其结果，用耗尽层覆盖被形成了MOS晶体管的半导体层。器件的耐压提高了。
此外，如果对栅电极施加比第3杂质区和布线高的电位，则利用静电耦合在最接近于栅电极的第2场板与布线之间产生电位差。在本发明中，由于最接近于栅电极的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
再者，在本发明中，在最接近于栅电极的第2场板具有的切断部位的下方在第1场板间的间隙中与其分离地配置了电极。因此，即使在最接近于栅电极的第2场板中设置了切断部位，因利用该电极的第1场板与半导体层的静电耦合在该电极与第1场板之间能形成等电位面和该电极的静电屏蔽效应的缘故，也可缓和基于布线电位的半导体层上表面附近的电场集中。其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第4半导体器件，如果对预定区域内的半导体层施加比第1杂质区高的电位，则对用第1杂质区和该半导体层形成的pn结施加反电压，在半导体层中形成耗尽层。其结果，第1半导体元件被耗尽层包围，器件的耐压提高了。
此外，如果对第2杂质区施加比第1杂质区和布线高的电位，则利用静电耦合在最接近于第2杂质区的第2场板与布线之间产生电位差。在本发明中，由于最接近于第2杂质区的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
再者，在本发明中，在最接近于第2杂质区的第2场板具有的切断部位的下方在第1场板间的间隙中与其分离地配置了电极。因此，即使在最接近于第2杂质区的第2场板中设置了切断部位，因利用该电极的第1场板与半导体层的静电耦合在该电极与第1场板之间能形成等电位面和该电极的静电屏蔽效应的缘故，也可缓和基于布线电位的半导体层上表面附近的电场集中。其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第5半导体器件，如果对预定区域内的半导体层施加比第1杂质区高的电位，则对用第1杂质区和该半导体层形成的pn结施加反电压，用耗尽层覆盖被形成了MOS晶体管的半导体层。器件的耐压提高了。
此外，如果对第2杂质区和布线施加比栅电极高的电位，则利用静电耦合在最接近于栅电极的第2场板与布线之间产生电位差。在本发明中，由于最接近于栅电极的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
此外，在本发明中，在至少位于栅电极的邻近的第1场板中，位于布线的下方的部分的至少栅电极一侧的端部与位于除此以外的部分的该端部相比偏向栅电极一侧。因此，在布线的下方，栅电极与位于其邻近的第1场板之间的间隙变小。其结果，如果对第2杂质区和布线施加比栅电极高的电位，则栅电极与位于其邻近的第1场板之间的间隙的下方的半导体层的上表面容易受到位于栅电极的邻近的比较低的电位的第1场板的电位的影响，减少了比较高的电位的布线的电位的影响，在该半导体层中耗尽层容易扩展。因而，缓和了因在最接近于栅电极的第2场板中设置了切断部位导致的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第6半导体器件，如果对预定区域内的半导体层施加比第1杂质区高的电位，则对用第1杂质区和该半导体层形成的pn结施加反电压，在半导体层中形成耗尽层。其结果，第1半导体元件被耗尽层包围，器件的耐压提高了。
此外，如果对第2杂质区和布线施加比第1杂质区高的电位，则利用静电耦合在最接近于第1杂质区的第2场板与布线之间产生电位差。在本发明中，由于最接近于第1杂质区的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
再者，在本发明中，至少在第1杂质区中接近于第2个的第1场板中，位于布线的下方的部分的至少第1杂质区一侧的端部与位于除此以外的部分的该端部相比偏向第1杂质区一侧。因此，在布线的下方，最接近于第1杂质区的第1场板与接近于第2个的第1场板之间的间隙变小。其结果，如果对第2杂质区和布线施加比第1杂质区高的电位，则最接近于第1杂质区的第1场板与接近于第2个的第1场板之间的间隙的下方的半导体层的上表面容易受到比较低的电位的该接近于第2个的第1场板的电位的影响，减少了比较高的电位的布线的电位的影响，在该半导体层中耗尽层容易扩展。因而，缓和了因在最接近于第1杂质区的第2场板中设置了切断部位导致的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第7半导体器件，如果对预定区域内的半导体层施加比第2杂质区高的电位，则对用第2杂质区和该半导体层形成的pn结施加反电压，用耗尽层覆盖被形成了MOS晶体管的半导体层。器件的耐压提高了。
此外，如果对栅电极施加比第3杂质区和布线高的电位，则利用静电耦合在最接近于栅电极的第2场板与布线之间产生电位差。在本发明中，由于最接近于栅电极的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
再者，在本发明中，在至少位于栅电极的邻近的第1场板中，位于布线的下方的部分的至少栅电极一侧的端部与位于除此以外的部分的该端部相比偏向栅电极一侧。因此，在布线的下方，栅电极与位于其邻近的第1场板之间的间隙变小。其结果，如果对栅电极施加比第3杂质区和布线高的电位，则栅电极与位于其邻近的第1场板之间的间隙的下方的半导体层的上表面容易受到位于栅电极的邻近的比较高的电位的第1场板的电位的影响，减少了比较低的电位的布线的电位的影响，在该半导体层中耗尽层的扩展被抑制。因而，缓和了因在最接近于栅电极的第2场板中设置了切断部位导致的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第8半导体器件，如果对预定区域内的半导体层施加比第1杂质区高的电位，则对用第1杂质区和该半导体层形成的pn结施加反电压，在半导体层中形成耗尽层。其结果，第1半导体元件被耗尽层包围，器件的耐压提高了。
此外，如果对第2杂质区施加比第1杂质区和布线高的电位，则利用静电耦合在最接近于第2杂质区的第2场板与布线之间产生电位差。在本发明中，由于最接近于第2杂质区的第2场板在布线的下方具备切断部位，故可防止基于该第2场板与布线的电位差的第3绝缘膜的绝缘破坏。
再者，在本发明中，至少在第2杂质区中接近于第2个的第1场板中，位于布线的下方的部分的至少第2杂质区一侧的端部与位于除此以外的部分的该端部相比偏向第2杂质区一侧。因而，在布线的下方，最接近于第2杂质区的第1场板与接近于第2个的第1场板之间的间隙变小。其结果，如果对第2杂质区施加比第1杂质区和布线高的电位，则最接近于第2杂质区的第1场板与接近于第2个的第1场板之间的间隙的下方的半导体层的上表面容易受到比较高的电位的该接近于第2个的第1场板的电位的影响，减少了比较低的电位的布线的电位的影响，在该半导体层中耗尽层的扩展被抑制。因而，缓和了因在最接近于第2杂质区的第2场板中设置了切断部位导致的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，按照本发明的第9和第10半导体器件，在预定区域内的外延层的上表面内形成了其杂质浓度比外延层的杂质浓度高的扩散区。通常，由于与外延层相比可高精度地控制扩散区的杂质浓度和厚度，故该杂质浓度(单位：cm-3)和厚度(单位：cm)的积容易满足RESURF条件 ( ≅ 1.0 × 10 12 cm - 2 ) · 因而，能在预定区域内可靠地形成耗尽层，可容易地得到所希望的耐压的半导体器件。
附图说明
图1是示出与本发明的实施例1有关的半导体器件的结构的框图。
图2是示出与本发明的实施例1有关的半导体器件的结构的平面图。
图3是示出与本发明的实施例1有关的半导体器件的结构的剖面图。
图4是示出与本发明的实施例1有关的半导体器件的结构的剖面图。
图5是示出与本发明的实施例1有关的半导体器件的结构的剖面图。
图6是示出与本发明的实施例1有关的半导体器件中的电位分布的图。
图7是示出与本发明的实施例1有关的半导体器件中的电位分布的图。
图8是示出现有的半导体器件中的电位分布的图。
图9是示出现有的半导体器件中的电位分布的图。
图10是示出现有的半导体器件中的电位分布的图。
图11是示出与本发明的实施例1有关的半导体器件的绝缘耐压的实测值的图。
图12是示出与本发明的实施例2有关的半导体器件的结构的平面图。
图13是示出与本发明的实施例2有关的半导体器件的结构的剖面图。
图14是示出与本发明的实施例2有关的半导体器件的结构的剖面图。
图15是示出与本发明的实施例2有关的半导体器件的结构的剖面图。
图16是示出与本发明的实施例3有关的半导体器件的结构的框图。
图17是示出与本发明的实施例3有关的半导体器件的结构的平面图。
图18是示出与本发明的实施例3有关的半导体器件的结构的剖面图。
图19是示出与本发明的实施例3有关的半导体器件的结构的剖面图。
图20是示出与本发明的实施例3有关的半导体器件的结构的剖面图。
图21是示出与本发明的实施例3有关的半导体器件中的电位分布的图。
图22是示出与本发明的实施例3有关的半导体器件中的电位分布的图。
图23是示出现有的半导体器件中的电位分布的图。
图24是示出与本发明的实施例3有关的半导体器件的结构的剖面图。
图25是示出与本发明的实施例4有关的半导体器件的结构的平面图。
图26是示出与本发明的实施例4有关的半导体器件的结构的剖面图。
图27是示出与本发明的实施例4有关的半导体器件的结构的剖面图。
图28是示出与本发明的实施例4有关的半导体器件中的电位分布的图。
图29是示出与本发明的实施例4有关的半导体器件中的电位分布的图。
图30是示出与本发明的实施例4有关的半导体器件的结构的剖面图。
图31是示出与本发明的实施例4有关的半导体器件的结构的剖面图。
图32是示出与本发明的实施例5有关的半导体器件的结构的剖面图。
图33是示出与本发明的实施例5有关的半导体器件的结构的剖面图。
图34是示出与本发明的实施例5有关的半导体器件的结构的剖面图。
图35是示出与本发明的实施例5有关的半导体器件的结构的剖面图。
图36是示出与本发明的实施例6有关的半导体器件的结构的剖面图。
图37是按工序顺序示出与本发明的实施例6有关的半导体器件的制造方法的剖面图。
图38是按工序顺序示出与本发明的实施例6有关的半导体器件的制造方法的剖面图。
图39是按工序顺序示出与本发明的实施例6有关的半导体器件的制造方法的剖面图。
图40是按工序顺序示出与本发明的实施例6有关的半导体器件的制造方法的剖面图。
图41是按工序顺序示出与本发明的实施例6有关的半导体器件的制造方法的剖面图。
图42是按工序顺序示出与本发明的实施例6有关的半导体器件的制造方法的剖面图。
图43是示出与本发明的实施例7有关的半导体器件的结构的平面图。
图44是示出与本发明的实施例8有关的半导体器件的结构的平面图。
图45是示出与本发明的实施例9有关的半导体器件的结构的平面图。
图46是示出与本发明的实施例10有关的半导体器件的结构的剖面图。
具体实施方式
实施例1
图1是示出与本发明的实施例1有关的半导体器件的结构的框图。与本实施例1有关的半导体器件是利用RESURF效应实现了高耐压的HVIC，如图1中所示，具备低电位逻辑电路100、高电位逻辑电路101、n沟道型的MOS晶体管102和电阻103。
低电位逻辑电路100是将几十V的比较低的电位的电位VL作为正电源工作的逻辑电路，被施加接地电位作为负电源。此外，高电位逻辑电路101是将几百V的比较高的电位的电位VH作为正电源工作的逻辑电路，也被施加几百V作为负电源，高电位逻辑电路101的正电源与负电源的电位差为几十V。
MOS晶体管102和电阻103对从低电位逻辑电路100输出的低电位的信号进行电平移动使之成为高电位输入到高电位逻辑电路101中。将MOS晶体管102的栅连接到低电位逻辑电路100上，对其源施加接地电位。此外，在MOS晶体管102的漏上连接了电阻103的一端和高电位逻辑电路101。而且，对电阻103的另一端施加电位VH。
在构成以上那样的结构的与本实施例1有关的半导体器件中，在MOS晶体管102为截止状态时，对高电位逻辑电路101输入电位VH的高电平信号。而且，如果从低电位逻辑电路100输出脉冲状的高电平信号，则MOS晶体管102成为导通状态，在电阻103中流过电流。如果这样的话，则在电阻103中产生电压降，MOS晶体管102的漏电位下降，对高电位逻辑电路101输入的信号的电平变化。由此，从低电位逻辑电路100输出的脉冲信号被变换为与其极性不同的高电位的脉冲信号，被输入到高电位逻辑电路101中。因而，高电位逻辑电路101可根据从低电位逻辑电路100输出的信号工作。
其次，说明与本实施例1有关的半导体器件的结构。图2是示意性地示出与本实施例1有关的半导体器件的结构的平面图，图3～5分别示出了图2中的箭头线A-A～C-C中的剖面图。再有，在图2中，为了避免图面的繁琐，省略图3～5中的绝缘膜23的记载，进而只记载了在绝缘膜21上形成的场板中的场板20a、60a。
此外，在以下的说明中，「p」、「p+」、「p-」、「n」、「n+」、「n-」这样的记号表示半导体中的杂质的导电类型和杂质浓度。具体地说，这些记号中的「p」、「n」分别表示p型的杂质和n型的杂质。此外，这些记号中的负符号、无符号、正符号表示杂质浓度，按上述顺序意味着杂质浓度从低到高。
如图2～5中所示，在与本实施例1有关的半导体器件中，在p-半导体衬底1上形成了作为n型的外延层的n-半导体层2。在n-半导体层2中从其上表面起到与p-半导体衬底1的界面形成了p杂质区3。将p杂质区3形成为包围n-半导体层2的一部分，在n-半导体层2内划分了被配置高电位逻辑电路101和电阻103的高电位岛区201。再者，将p杂质区3形成为包围n-半导体层2的另一部分，在n-半导体层2内划分了被配置MOS晶体管102的nMOS区202。而且，高电位岛区201和nMOS区202经p杂质区3而邻接。
在高电位岛区201内的n-半导体层2中的除了其周边端部外的区域与p-半导体衬底1的界面上有选择地形成了n+埋入杂质区51。而且，在n+埋入杂质区51的上方，在n-半导体层2中形成了高电位逻辑电路101。再者，在n+埋入杂质区51的上方，在n-半导体层2的上表面内形成了起到电阻103的功能的未图示的p+杂质区。再有，在高电位逻辑电路101中包含p沟道型的MOS晶体管或n沟道型的MOS晶体管或二极管等的半导体元件。
在高电位岛区201中的n-半导体层2的上表面内，避开形成了高电位逻辑电路101的部分在n+埋入杂质区51的上方形成了n+杂质区52，将该n+杂质区52形成为包围高电位逻辑电路101。因而，在p杂质区3与高电位逻辑电路101之间的n-半导体层2中形成了n+杂质区52。在n+杂质区52与p杂质区3之间的n-半导体层2的上表面上形成了隔离绝缘膜17，在该隔离绝缘膜17上形成了第1场板55a～55e。沿从p杂质区3朝向n+杂质区52的方向互相分离地按顺序配置了第1场板55a～55e，在平面视图上形成为包围高电位逻辑电路101。
第1场板55a也从隔离绝缘膜17朝向p杂质区3延伸，覆盖了该p杂质区3的端部而不与其接触。此外，第1场板55e也从隔离绝缘膜17朝向n+杂质区52延伸，覆盖了该n+杂质区52的端部而不与其接触。
在第1场板55a～55e中最接近于p杂质区3的第1场板55a与位于其邻近的第1场板55b之间的间隙中配置了与周围绝缘的电极56。在隔离绝缘膜17上与第1场板55a、55b分离地设置了电极56，在平面视图上包围高电位逻辑电路101。
第1场板55a与p杂质区3的上表面静电耦合，第1场板55e与n+杂质区52的上表面静电耦合。而且，电极56起到场板的功能，通过第1场板55a  55e与电极56相互静电耦合的同时也与n-半导体层2的上表面静电耦合，起到缓和基于p杂质区3与n+杂质区52之间的电位差的n-半导体层2的上表面的电场的功能。再有，如后述那样，对p杂质区3施加接地电位，对n+杂质区52施加电位VH。
在nMOS区202的大致中央部分的n-半导体层2的上表面内与p杂质区3分离地设置了与MOS晶体管102的漏电极24电连接的n+杂质区1 2。而且，在n+杂质区12的下方，在n-半导体层2与p-半导体衬底1的界面上形成了n+埋入杂质区11。
在p杂质区3与n+杂质区12之间的n-半导体层2的上表面内形成了p+杂质区13，使其包围该n+杂质区12。而且，在p+杂质区13的上表面内形成了MOS晶体管102的源区14，将该源区14也设置成包围n+杂质区12。再有，源区14是n+杂质区。
在p+杂质区13与n+杂质区12之间的n-半导体层2的上表面上形成了隔离绝缘膜17，在该隔离绝缘膜17上形成了MOS晶体管102的栅电极15a和第1场板15b～15e。沿从p+杂质区13朝向n+杂质区12的方向互相分离地按顺序配置了栅电极15a和第1场板15b～15e，被形成为在平面视图上包围n+杂质区12的中央部。
在此，因为在p杂质区3与n+杂质区12之间的n-半导体层2中设置了p+杂质区13，故可以说在p杂质区3与n+杂质区12之间的n-半导体层2的上表面上部分地设置了隔离绝缘膜17。而且，可以说沿从p杂质区3朝向n+杂质区12的方向互相分离地按顺序配置了该p杂质区3上的栅电极15a和第1场板15b～15e。
栅电极15a也从隔离绝缘膜17朝向p+杂质区13一方延伸，覆盖了用源区14和n-半导体层2夹住的p+杂质区13的端部而不与其接触。此外，第1场板15e也从隔离绝缘膜17朝向n+杂质区12一方延伸，覆盖了n+杂质区12的端部而不与其接触。再有，栅电极15a覆盖了的、用源区14和n-半导体层2夹住的p+杂质区13的端部上也存在栅绝缘膜，但在图面上将该栅绝缘膜包含在后述的绝缘膜21中进行了记载。
在栅电极15a和第1场板15b～15e中最接近于p+杂质区13的栅电极15a、换言之最接近于p杂质区3的栅电极15a与位于其邻近的第1场板15b之间的间隙中设置了与周围绝缘的电极16。在隔离绝缘膜17上与栅电极15a和第1场板15b分离地设置了电极16，在平面视图上包围n+杂质区12。
第1场板15e与n+杂质区12的上表面静电耦合。而且，栅电极15a和电极16起到场板的功能，通过栅电极15a、第1场板15b～15e与电极16相互静电耦合的同时也与n-半导体层2的上表面静电耦合，起到缓和基于电连接到漏电极24上的n+杂质区12与源区14之间的电位差的n-半导体层2的上表面的电场的功能。再有，因为栅电极15a也起到场板的功能，故以后将该栅电极15a称为「第1场板15a」。
在高电位岛区201和nMOS区202以外的n-半导体层2中形成了低电位逻辑电路100，用p杂质区3划分了形成了低电位逻辑电路100的n-半导体层2和高电位岛区201以及nMOS区202中的n-半导体层2。
在n-半导体层2和隔离绝缘膜17上覆盖第1场板15a～15e、55a～55e和电极16、56形成了绝缘膜21。而且，在绝缘膜21内贯通地设置了电极19和MOS晶体管102的源电极18，源电极18与p+杂质区13和源区14接触，电极19与n+杂质区12接触。
在绝缘膜21上形成了第2场板20a～20d、60a～60d。在第1场板55a～55e的上方设置了第2场板60a～60d，沿从p杂质区3朝向n+杂质区52的方向互相分离地按顺序进行了配置。而且，分别在第1场板55a～55e之间的间隙的上方配置了第2场板60a～60d。即，在第1场板55a～55e中的任意的互相邻接的2个第1场板间的间隙的上方配置了第2场板60a～60d的某一个。而且，将各第2场板60a～60d形成为在平面视图上与位于其下方的互相邻接的2个第1场板的端部重叠。
第2场板60a～60d中的第2场板60b～60d在平面视图上完全包围了高电位逻辑电路101。而且，剩下的第2场板60a在后述的布线30的下方具有切断部位69a，除了该切断部位69a以外在平面视图上大致包围了高电位逻辑电路101。
在第1场板15a～15e的上方设置了第2场板20a～20d，沿从p+杂质区13朝向n+杂质区12的方向、换言之从p杂质区3朝向n+杂质区12的方向互相分离地按顺序进行了配置。而且，分别在第1场板15a～15e之间的间隙的上方配置了第2场板20a～20d。即，在第1场板15a～15e中的任意的互相邻接的2个第1场板间的间隙的上方配置了第2场板20a～20d的某一个。而且，将各第2场板20a～20d形成为在平面视图上与位于其下方的互相邻接的2个第1场板的端部重叠。
第2场板20a～20d中的第2场板20b～20d在平面视图上完全包围了n+杂质区12。而且，剩下的第2场板20a在后述的布线30的下方具有切断部位29a，除了该切断部位29a以外在平面视图上大致包围了n+杂质区12。
用在绝缘膜21内贯通绝缘膜21设置的接触塞22a电连接了栅电极15a与第2场板20a，用在绝缘膜21内贯通绝缘膜21设置的接触塞22d电连接了第1场板15e与第2场板20d。此外，用在绝缘膜21内贯通绝缘膜21设置的接触塞62a电连接了第1场板55a与第2场板60a，用在绝缘膜21内贯通绝缘膜21设置的接触塞62d电连接了第1场板55e与第2场板60d。
接触塞22a、22d分别沿第2场板20a、20d延伸，在布线30的下方不存在。因而，接触塞22a、22d与第2场板20a同样大致包围n+杂质区12。此外，接触塞62a、62d分别沿第2场板60a、60d延伸，在布线30的下方不存在。因而，接触塞62a、62d与第2场板60a同样大致包围高电位逻辑电路101。
再有，第1场板15b～15d、55b～55d和第2场板20b、20c、60b、60c是与周围绝缘的浮置电极。此外，第1场板15e和第2场板20d除了互相被连接了这样的状况以外，是与周围绝缘的浮置电极。同样，第1场板15a和第2场板60a或第1场板55e和第2场板60d除了互相被连接了这样的状况以外，是与周围绝缘的浮置电极。
在绝缘膜21上覆盖源电极18、电极19和第2场板20a～20d、60a～60d形成了绝缘膜23。而且，将MOS晶体管102的漏电极24设置成在绝缘膜23内贯通该绝缘膜23与电极19接触。这样来电连接n+杂质区12与MOS晶体管102的漏电极24。
在绝缘膜23上形成了电连接漏电极24与高电位逻辑电路101的布线30，由此如图1中所示电连接MOS晶体管102的漏与高电位逻辑电路101。从漏电极24出发的布线30通过第1场板15a～15e和第2场板20a～20d的上方，然后通过处于nMOS区202与高电位岛区201的边界的p杂质区3的上方，通过第1场板55a～55e和第2场板60a～60d的上方到达了高电位逻辑电路101。
第2场板20a～20d中最接近于栅电极15a的第2场板20a，如图2中所示，在布线30的下方具有切断部位29。而且，因为将电极16形成为包围n+杂质区12，故在本实施例1中，在第1场板15a～15e间的间隙中位于该切断部位29的下方的间隙、即布线30的下方中的栅电极15a与第1场板15b之间的间隙中形成了电极16。
此外，第2场板60a～60d中最接近于p杂质区3的第2场板60a，如图2中所示，在布线30的下方具有切断部位69a。而且，因为将电极56形成为包围高电位逻辑电路101，故在本实施例1中，在第1场板55a～55e间的间隙中位于该切断部位69a的下方的间隙、即布线30的下方中的第1场板55a、55b之间的间隙中形成了电极56。
在绝缘膜23上也设置了电连接与栅电极15a的电连接的第2场板20a与低电位逻辑电路100的布线31。用贯通绝缘膜23的未图示的接触塞电连接了布线31与第2场板20a。由此，对MOS晶体管102的栅电极15a输入来自低电位逻辑电路100的信号。此外，在绝缘膜23上也设置了电连接在高电位岛区201内的n-半导体层2中形成的起到电阻103的功能的p+杂质区(未图示)与布线30的未图示的布线，该布线与贯通绝缘膜21、23的、与电阻103的功能的p+杂质区接触而设置的电极(未图示)连接。
再有，例如由多晶硅构成栅电极15a、第1场板15b～15e、55a～55e和电极16、56，例如由铝构成第2场板20a～20d、60a～60d和布线30、31。
在与形成以上那样的结构的本实施例1有关的半导体器件中，如果对起到电阻103的功能的p+杂质区施加电位VH，则经该p+杂质区对布线30施加几百V的电位VH。而且，如果对源电极18施加接地电位，从低电位逻辑电路100输出几十V的高电平的信号，则经布线31、第2场板20a和接触塞22a对栅电极15a供给该信号。由此，MOS晶体管102成为导通状态，在电阻103的功能的p+杂质区中流过电流，在该p+杂质区中产生电压降。其结果，布线30和漏电极24的电位也变化，对从低电位逻辑电路100输出的低电位的信号进行电平移动使之成为高电位输入到高电位逻辑电路101中。
再有，在导通状态的MOS晶体管102中，电流从漏电极24按顺序通过电极19、n+杂质区12、n-半导体层2、p+杂质区13和源区14流到源电极18。此外，在MOS晶体管102中，由于在p+杂质区13与n+杂质区12之间的n-半导体层2起到电阻的功能，故漏电极24的电位只从电位VH减少到几十V。
此外，在与本实施例1有关的半导体器件中，对p杂质区3和p-半导体衬底1施加接地电位，对高电位岛区201中的n-半导体层2、n+埋入杂质区51和n+杂质区52施加电位VH。由此，对用高电位岛区201中的n-半导体层2和包围该n-半导体层2的p杂质区3构成的pn结施加几百V的反电压，利用RESURF效应在高电位岛区201中的n-半导体层2的周边端部中形成耗尽层。具体地说，在p杂质区3与n+杂质区52之间的n-半导体层2中到其上表面为止形成耗尽层。其结果，用耗尽层包围高电位逻辑电路101，可得到高耐压的高电位逻辑电路101。
此外，如上所述，因为对漏电极24施加电位VH，故也对n+杂质区12施加电位VH，其结果，对nMOS区202中的n-半导体层2施加电位VH。由此，对用nMOS区202中的n-半导体层2和包围该n-半导体层2的p杂质区3构成的pn结施加几百V的反电压，利用RESURF效应在p杂质区3与n+杂质区12之间的n-半导体层2中到其上表面为止形成耗尽层。其结果，在nMOS区202中的n-半导体层2的大致全部区域中形成耗尽层，可得到高耐压的MOS晶体管102。再有，在图2中用斜线示出的RESURF隔离区300、301分别示出了在高电位岛区201和nMOS区202中形成耗尽层的区域的概略。
在与本实施例1有关的半导体器件中，如上所述，对布线30施加高电位。因而，如果与本实施例1不同，不存在第1场板55a～55e和第2场板60a～60d，则因布线30的电位的缘故，在p杂质区3与n+杂质区52之间的n-半导体层2中耗尽层的扩展被抑制，在p杂质区3附近的n-半导体层2的上表面上存在产生电场集中的可能性。
但是，在本实施例1中，通过第2场板60a～60d与位于其下方的第1场板55a～55e进行静电耦合，可缓和基于布线30的电位的n-半导体层2的上表面上的电场集中。即，通过第2场板60a～60d的每一个与第1场板55a～55e中位于其下方的互相邻接的2个第1场板进行静电耦合，可缓和高电位岛区201内的n-半导体层2的上表面上的电场集中。
同样，在本实施例1中，通过第2场板20a～20d与位于其下方的第1场板15a～15e进行静电耦合，可缓和基于布线30的电位的nMOS区202的上表面上的电场集中。
此外，在本实施例1中，由于分别对p杂质区3和n+杂质区52施加接地电位和电位VH，故最接近于p杂质区3的第1场板55a和与其电连接的第2场板60a的电位受到p杂质区3的电位的影响而成为接近于接地电位的值。此外，最接近于n+杂质区52的第1场板55e和与其电连接的第2场板60d的电位受到n+杂质区52的的电位的影响而成为接近于电位VH的值。因而，第1场板55a～55e和第2场板60a～60d的电位由于其间的静电耦合的缘故，随着从p杂质区3接近于n+杂质区52，从接地电位附近的低电位变化到几百V的高电位。
此外，在本实施例1中，由于对n+杂质区12施加电位VH，故最接近于n+杂质区12的第1场板15e和与其电连接的第2场板20d的电位受到n+杂质区52的的电位的影响而成为接近于电位VH的值。此外，由于对栅电极15a施加几十V的低电位，故与其电连接的第2场板20a的电位也成为几十V的低电位。因而，第1场板15a～15e和第2场板20a～20d的电位由于其间的静电耦合的缘故，随着从p杂质区3接近于n+杂质区52，从几十V的低电位变化到几百V的高电位。
再有，即使是第2场板20a与本实施例1不同没有与栅电极15a电连接的情况，由于其间的静电耦合的缘故，第2场板20a的电位也成为低电位。同样，即使是第2场板20d没有与第1场板15e电连接的情况，由于其间的静电耦合的缘故，第2场板20a的电位也成为高电位。此外，即使是第2场板60a没有与第1场板55a电连接的情况，第2场板60a的电位也成为低电位，即使是第2场板60d没有与第1场板55e电连接的情况，第2场板60d的电位也成为高电位。
这样，在本实施例1中，由于第2场板20a、60a的电位成为低电位，故在被施加几百V的高电位的布线30与第2场板20a、60a之间产生大的电位差。因而，与本实施例1不同，在第2场板20a、60a没有切断部位29、69a的情况下，被布线30和第2场板20a、60a夹住的绝缘膜23有时发生绝缘破坏。在本实施例1中，由于通过设置切断部位29、69a，在布线30的下方设置了未形成第2场板20a、60a的部分，故可防止起因于布线30与第2场板20a、60a之间的电位差的绝缘膜23的绝缘破坏。
此外，在与本实施例1有关的半导体器件中，如上所述，在为了防止绝缘膜23的绝缘破坏而设置的第2场板20a的切断部位29的下方，在第1场板15a、15b之间的间隙中与其分离地设置了电极16。由此，与未设置该电极16的情况相比，缓和了基于被施加高电位的布线30的电位的n-半导体层2上表面附近的电场集中，可提高与本实施例1有关的半导体器件的耐压。
同样，由于在第2场板60a的切断部位69a的下方，在第1场板55a、55b之间的间隙中与其分离地设置了电极56，故与未设置该电极56的情况相比，缓和了基于被施加高电位的布线30的电位的n-半导体层2上表面附近的电场集中，可提高与本实施例1有关的半导体器件的耐压。以下详细地说明这一点。
图6、7是示出与本实施例1有关的半导体器件中电位分布的图，图8、9是示出在与本实施例1有关的半导体器件中未设置电极16的情况的电位分布的图，图6、8示出了第2场板20a被切断了的部分中的电位分布，图7、9示出了第2场板20a未被切断的部分中的电位分布。
如图8中所示，在未设置电极16的情况下，由于在布线30的下方切断了第2场板20a，故栅电极15a与第1场板15b之间的n-半导体层2上表面附近的电位分布受到布线30的电位的影响，在栅电极15a的第1场板15b一侧的端部附近，等电位线90密集。因而，如图8中所示，在栅电极15a的第1场板15b一侧的端部附近的n-半导体层2上表面附近形成电场集中部分95a。由此，半导体器件的耐压下降。
另一方面，如图6中所示，在设置了电极16的情况下，利用电极16的静电屏蔽效应，可减少布线30的电位对n-半导体层2上表面附近的电位分布给予的影响，可促进n-半导体层2上表面附近的耗尽层的扩展。再者，因为电极16与栅电极15a、第1场板15b和n-半导体层2上表面进行静电耦合，故可在栅电极15a与电极16之间和电极16与第1场板15b之间形成等电位面。因而在栅电极15a与第1场板15b之间的等电位线90变得稀疏。因此，可缓和栅电极15a与第1场板15b之间的n-半导体层2上表面附近的电场集中，可抑制因在第2场板20a中设置切断部位29引起的半导体器件的耐压下降。其结果，可容易地实现具有所希望的耐压的半导体器件。
此外，如上所述，由于电极16与栅电极15a、第1场板15b和n-半导体层2上表面进行静电耦合，故该电极16的电位被偏置为栅电极15a的电位与第1场板15b的电位的中间电位。因而，如从比较图7与图9可理解的那样，在第2场板20a未被切断的部分中，即使设置了电极16，电位分布也不会变形，不产生电场集中。
再有，在高电位岛区201中的n-半导体层2中，通过形成电极56，根据同样的原因，与不设置电极56的情况相比，也可缓和电场集中，可抑制半导体器件的耐压下降。
此外，如图10中所示，在不形成电极16、将第1场板15b一侧的栅电极15a的端部在第1场板15b一侧延长了的情况下，可认为利用该延长部分的静电屏蔽效应可缓和基于布线30的电位的电场集中。但是，即使是这样的情况，如图10中所示，在栅电极15a的第1场板15b一侧的端部附近，等电位线90密集，在n-半导体层2上表面附近形成电场集中部分95b。在本实施例1中，由于在栅电极15a与第1场板15b之间与其分离地设置了电极16，故如上所述，因为可在栅电极15a与电极16之间和电极16与第1场板15b之间形成等电位面，故与该情况不同，可缓和电场集中。
图11是示出形成了电极16的情况、未形成电极16的情况和延长了图15a的端部的情况的半导体器件中的绝缘耐压的实测值的图。图中的圆标记表示设置了电极16的情况、即与本实施例1有关的半导体器件的耐压，菱形标记表示未设置电极16的情况的耐压。而且，图中的四角标记表示在该第1场板15b一侧延伸了栅电极15a的第1场板15b一侧的端部的情况的耐压。再有，横轴中示出的场板的长度L意味着图10中示出的长度L。此外，用四角标记示出的、延长了栅电极15a的第1场板15b一侧的端部的情况的耐压结果是未设置布线30的情况的值。
如图11中所示，根据实测值，可理解通过设置电极16而使耐压提高了的情况。此外，可理解，随着使栅电极15a的第1场板15b一侧的端部接近于第1场板15b而使耐压下降了的情况。
实施例2.
图12是示意性地示出与本发明的实施例2有关的半导体器件的结构的平面图，图13～15分别示出了图12中的箭头线D-D～F-F中的剖面图。与本实施例2有关的半导体器件是在与上述的实施例1有关的半导体器件中将电极16电连接到MOS晶体管102的栅电极15a上的半导体器件。
再有，在图12中，放大地示出了第2场板20a的切断部位29附近，为了避免图面的繁琐，省略了图13～15中的绝缘膜21、23的记载。此外，在图12中，用虚线示出了在平面视图上未表示的结构。
如图12～15中所示，电极16利用在绝缘膜21内以贯通该绝缘膜21的方式设置的多个接触塞26与第2场板20a进行了电连接。而且，第2场板20a利用接触塞22a与栅电极15a进行了电连接。因而，电极16与栅电极15a电连接。
多个接触塞26互相分离地被配置，沿第2场板20a延伸。而且，在布线30的下方未配置接触塞26。因而，与第2场板20a同样，将接触塞26配置成大致包围n+杂质区12。由于关于其它的结构与实施例1是同样的，故省略其说明。
这样，在与本实施例2有关的半导体器件中，电极16与栅电极15a进行了电连接。而且，因为通常对栅电极15a施加接地电位或几十V的低电位，故该电极16的电位变得稳定。
由于与上述的实施例1有关的电极16是与周围绝缘的浮置电极，故其电位不稳定，有时因半导体器件的工作状态在n-半导体层2上表面附近引起电场集中。
但是，在与本实施例2有关的半导体器件中，由于电极16的电位是稳定的，故可抑制基于半导体器件的工作状态的电场集中的发生。
再有，如图13中的等电位线90所示那样，通过将电极16电连接到栅电极15a上，在第2场板20a被切断了的部分中的电位分布与实施例1不同。但是，因为与栅电极15a和第1场板15b分离地配置电极16，由于可在栅电极15a与电极16之间和电极16与第1场板15b之间形成等电位面，故与没有电极16的现有的半导体器件相比，可缓和第2场板20a被切断了的部分中的电场集中。
同样，在形成了第2场板20a的部分中，有选择地形成了图14、15中的等电位线90所示那样，通过将电极16电连接到栅电极15a上，电位分布与实施例1不同。但是，因为互相分离地设置连接第2场板20a与电极16的接触塞26，由于可在接触塞26间形成等电位面，故即使将电极16电连接到栅电极15a上，也不发生形成了第2场板20a的部分的电场集中。
实施例3.
图16是示出与本发明的实施例3有关的半导体器件的结构的框图。与上述的实施例1有关的半导体器件具备将低电位的信号移动为高电位的电平移动电路，而与本实施例3有关的半导体器件具备将高电位的信号移动为低电位的电平移动电路。
与本实施例3有关的半导体器件与与本实施例3有关的半导体器件同样，是利用RESURF效应实现了高耐压的HVIC，如图16中所示，具备上述的低电位逻辑电路100、高电位逻辑电路101、p沟道型的MOS晶体管105和电阻106。
MOS晶体管105和电阻106对从高电位逻辑电路101输出的高电位的信号进行电平移动使之成为低电位输入到低电位逻辑电路100中。将电阻106的栅连接到高电位逻辑电路101上，对其源施加电位VH。此外，在MOS晶体管105的漏上连接了低电位逻辑电路100和电阻106的另一端，对电阻106的另一端施加接地电位。
在在构成以上那样的结构的与本实施例3有关的半导体器件中，在高电位逻辑电路101输出了高电平信号的情况下，MOS晶体管105为截止状态，对低电位逻辑电路100输入接地电位的低电平信号。而且，如果从高电位逻辑电路101输出脉冲状的低电平信号，则MOS晶体管105成为导通状态，在电阻106中流过电流。如果这样的话，则在电阻106的两端发生电位差，对低电位逻辑电路100输入的信号的电平变化。由此，从高电位逻辑电路101输出的高电位的脉冲信号被换为与其极性不同的低电位的脉冲信号，被输入到低电位逻辑电路100中。因而，低电位逻辑电路100可根据从高电位逻辑电路101输出的信号工作。
其次，说明与本实施例3有关的半导体器件的结构。图17是示意性地示出与本实施例3有关的半导体器件的结构的平面图，图18～20分别示出了图17中的箭头线G-G～I-I中的剖面图。再有，在图17中，为了避免图面的繁琐，省略图18～20种的绝缘膜23的记载，进而只记载了在绝缘膜21上形成的场板中的场板120a、60d。
如图17～20中所示，在与本实施例3有关的半导体器件中，与本实施例1有关的半导体器件同样，在p-半导体衬底1上形成了n-半导体层2。在n-半导体层2中从其上表面起到与p-半导体衬底1的界面形成了p杂质区3。与实施例1同样，将p杂质区3形成为包围n-半导体层2的一部分，在n-半导体层2内划分了被配置高电位逻辑电路101的高电位岛区201。
在高电位岛区201内的n-半导体层2与p-半导体衬底1的界面上有选择地形成了n+埋入杂质区51。与本实施例3有关的n+埋入杂质区51没有在高电位岛区201内的n-半导体层2的周边端部和与p-半导体衬底1的界面上被形成，再者，如图19中所示，被形成为包围高电位岛区201内的n-半导体层2与p-半导体衬底1的界面的一部分180。而且，在n+埋入杂质区51的上方，在n-半导体层2中形成了高电位逻辑电路101。
在高电位岛区201内的n-半导体层2的上表面内形成了n+杂质区52。与本实施例3有关的n+杂质区52在n+埋入杂质区51的上方避开形成了高电位逻辑电路101的部分被形成，在平面视图上包围高电位逻辑电路101。因而，在p杂质区3与高电位逻辑电路101之间的n-半导体层2中部分地形成了n+杂质区52。
此外，将n+杂质区52形成为在平面视图上包围由n+埋入杂质区51包围的上述界面的一部分180，由此，在高电位岛区201内的n-半导体层2中划分了形成MOS晶体管105的pMOS区205。
如图18、20中所示，在n+杂质区52与p杂质区3之间的n-半导体层2的上表面上形成了隔离绝缘膜17，在该隔离绝缘膜17上形成了第1场板55a～55e。再有，由于关于第1场板55a～55e的结构与实施例1是同样的，故省略其说明。
在第1场板55a～55e中最接近于n+杂质区52的第1场板55e与位于其邻近的第1场板55d之间的间隙中配置了电极156。在隔离绝缘膜17上与第1场板55d、55e分离地设置了电极156，在平面视图上电极156包围高电位逻辑电路101。
电极156起到场板的功能，通过第1场板55a～55e与电极156互相进行静电耦合的同时也与n-半导体层2的上表面进行静电耦合，具有缓和n-半导体层2的上表面的电场集中的功能。
如图19中所示，从pMOS区205内的n-半导体层2的上表面起到被n+埋入杂质区51包围的上述界面的一部分180的中央部，在n-半导体层2的内部形成了p杂质区133。在p杂质区133与n+杂质区52之间的n-半导体层2的上表面内与p杂质区133分离地形成了与MOS晶体管105的漏电极124电连接的p+杂质区112。而且，将p+杂质区112形成为在平面视图上包围p杂质区133。
在p+杂质区112与n+杂质区52之间的n-半导体层2的上表面内与p+杂质区112连接形成了p-杂质区113，在平面视图上该p-杂质区113包围p杂质区133。而且，在n+埋入杂质区51的上方且在p-杂质区113与n+杂质区52之间的n-半导体层2的上表面内与p-杂质区113构成预定距离地形成了MOS晶体管105的源区114。源区114与n+杂质区52连接，在平面视图上包围p杂质区133。再有，源区114是p+杂质区。
在与漏电极124电连接的p+杂质区112与源区114之间的n-半导体层2的上表面上形成了隔离绝缘膜17。具体地说，在n-半导体层2的上表面内形成的p-杂质区113的上表面上形成了隔离绝缘膜17。在该隔离绝缘膜17上形成了MOS晶体管105的栅电极115a和第1场板115b～115e。
沿从n+杂质区52朝向p+杂质区112的方向互相分离地按顺序配置了栅电极115a和第1场板115b～115e，将其形成为在平面视图上包围p杂质区133。
栅电极115a从隔离绝缘膜17朝向源区114一方延伸，覆盖了用源区114和p-杂质区113夹住的n-半导体层2的上表面而不与其接触。再有，栅电极115a覆盖了的、用源区114和p-杂质区113夹住的n-半导体层2的上表面上也存在栅绝缘膜，但在图面上将该栅绝缘膜包含在后述的绝缘膜21中进行了记载。
在栅电极115a和第1场板115b～115e中最接近于n+杂质区52的栅电极115a与位于其邻近的第1场板115b之间的间隙中设置了电极116。在隔离绝缘膜17上与栅电极115a和第1场板115b分离地设置了电极116，在平面视图上包围p杂质区133。
栅电极115a和电极116起到场板的功能，通过栅电极115a、第1场板115b～115e与电极116相互静电耦合的同时也与n-半导体层2的上表面静电耦合，起到缓和基于电连接到漏电极124上的p+杂质区112与源区114之间的电位差的n-半导体层2的上表面的电场的功能。再有，因为栅电极115a也起到场板的功能，故以后有时将该栅电极115a称为「第1场板115a」。
在高电位岛区201以外的n-半导体层2中形成了低电位逻辑电路100和起到电阻106的功能的p+杂质区(未图示)，用p杂质区3划分了形成了该低电位逻辑电路100等的n-半导体层2和高电位岛区201中的n-半导体层2。
在n-半导体层2和隔离绝缘膜17上覆盖第1场板55a～55e、115a～115e和电极116、156形成了绝缘膜21。而且，在绝缘膜21内贯通该绝缘膜21设置了电极119和MOS晶体管105的源电极118，源电极118与n+杂质区52和与源区114接触，电极119与p+杂质区112接触。将源电极118和电极119形成为在平面视图上包围p杂质区133。
在绝缘膜21上形成了第2场板60a～60d、120a～120d。在第1场板55a～55e的上方设置了第2场板60a～60d，沿从p杂质区3朝向n+杂质区52的方向互相分离地按顺序进行了配置。而且，与实施例1同样，分别在第1场板55a～55e间的间隙的上方配置了第2场板60a～60d。而且，将各第2场板60a～60d形成为与位于其下方的互相邻接的2个第1场板的端部在平面视图上重叠。
第2场板60a～60d中的第2场板60a～60c在平面视图上完全包围了高电位逻辑电路101。而且，剩下的第2场板60d，如图17中所示，在布线130的下方具有切断部位69d，除了该切断部位69d以外在平面视图上大致包围了高电位逻辑电路101。
在第1场板115a～115e的上方设置了第2场板120a～120d，沿从n+杂质区52朝向p+杂质区112的方向互相分离地按顺序进行了配置。而且，分别在第1场板115a～115e之间的间隙的上方配置了第2场板120a～120d。即，在第1场板115a～115e中的任意的互相邻接的2个第1场板间的间隙的上方配置了第2场板120a～120d的某一个。而且，将各第2场板120a～120d形成为在平面视图上与位于其下方的互相邻接的2个第1场板的端部重叠。
第2场板120a～120d中的第2场板120b～120d在平面视图上完全包围了p杂质区133。而且，剩下的第2场板120a，如图1 7中所示，在布线130的下方具有切断部位129，除了该切断部位129以外在平面视图上大致包围了p杂质区133。此外，第2场板120d与电极119连接。
用在绝缘膜21内贯通绝缘膜21设置的接触塞122a电连接了栅电极115a与第2场板120a，用在绝缘膜21内贯通绝缘膜21设置的接触塞122d电连接了第1场板115e与第2场板120d。此外，用在绝缘膜21内贯通绝缘膜21设置的接触塞62a电连接了第1场板55a与第2场板60a，用在绝缘膜21内贯通绝缘膜21设置的接触塞62d电连接了第1场板55e与第2场板60d。
接触塞122a、122d分别沿第2场板120a、120d延伸，在布线130的下方不存在。因而，接触塞122a、122d与第2场板120a同样大致包围p杂质区133。此外，接触塞62a、62d与实施例1同样，分别沿第2场板60a、60d延伸，在布线130的下方不存在。
再有，第1场板55b～55d、115b～115d和第2场板60b、60c、120b、120c是与周围绝缘的浮置电极。此外，第1场板15e和第2场板120d除了互相被连接了这样的状况以外，与周围绝缘，是浮置电极。同样，第1场板115a和第2场板60a或第1场板55e和第2场板60d与实施例1同样，除了互相被连接了这样的状况以外，与周围绝缘，是浮置电极。
在绝缘膜21上覆盖源电极118、电极119和第2场板60a～60d、120a～120d形成了绝缘膜23。而且，将MOS晶体管105的漏电极124设置成在绝缘膜23内贯通该绝缘膜23与电极119接触。这样来电连接p+杂质区112与MOS晶体管105的漏电极124。
在绝缘膜23上形成了电连接漏电极124与低电位逻辑电路100的布线130，由此如图16中所示电连接MOS晶体管105的漏与低电位逻辑电路100。从漏电极124出发的布线130通过第1场板115a～115e和第2场板120a～120d的上方，然后通过通过第1场板55a～55e和第2场板60a～60c的上方，通过划分高电位岛区201的p杂质区3的上方，到达了低电位逻辑电路100。
在绝缘膜23上也设置了电连接第2场板120a与高电位逻辑电路101的布线131。用贯通绝缘膜23的未图示的接触塞电连接了布线131与第2场板120a。由此，从高电位逻辑电路101经第2场板120a对MOS晶体管105的栅电极115a供给信号。此外，在绝缘膜23上也设置了电连接起到电阻106的功能的p+杂质区与布线130的未图示的布线，该布线与贯通绝缘膜21、23的、与电阻106的功能的p+杂质区接触而设置的电极(未图示)连接。
再有，例如由多晶硅构成栅电极115a、第1场板115b～115e和电极116、156，例如由铝构成第2场板120a～120d和布线130、131。
在与形成以上那样的结构的本实施例3有关的半导体器件中，如果对MOS晶体管105的源电极118施加电位VH，则对起到电阻106的功能的p+杂质区的端部施加接地电位。因而，如果从高电位逻辑电路101输出几百V的高电平信号，则MOS晶体管105成为截止状态，因为在起到电阻106的功能的p+杂质区中不流过电流，故对布线130施加接地电位。
然后，如果从高电位逻辑电路101输出脉冲状的低电平信号，则经布线131、第2场板120a和接触塞122a对栅电极115a施加该信号。由此，MOS晶体管105成为导通状态，在起到电阻106的功能的p+杂质区中流过电流，该p+杂质区的低电位逻辑电路100一侧的端部电位上升到几十V。其结果，对从高电位逻辑电路101输出的高电位的信号进行电平移动使之成为低电位输入到高电位逻辑电路101中。
再有，在导通状态的MOS晶体管105中，电流从漏电极124按顺序通过源区114、n-半导体层2、p+杂质区112和电极119流到漏电极124。此外，在MOS晶体管105中，由于p-杂质区113起到电阻的功能，故漏电极124的电位只上升到几十V。因而，布线130的电位成为几十V的低电位。
此外，在与本实施例3有关的半导体器件中，对p杂质区3、133、p-杂质区113和p-半导体衬底1施加接地电位，对高电位岛区201中的n-半导体层2、n+埋入杂质区51和n+杂质区52施加电位VH。由此，与实施例1同样，利用RESURF效应在p杂质区3与n+杂质区52之间的n-半导体层2中到其上表面为止形成耗尽层。其结果，用耗尽层包围高电位逻辑电路101，可得到高耐压的高电位逻辑电路101。
此外，如上所述，因为对p杂质区133和p-杂质区113施加接地电位、对n-半导体层2施加电位VH，故利用RESURF效应在p杂质区133与n+杂质区52之间的n-半导体层2和p-杂质区113中到其上表面为止形成耗尽层。其结果，在n-半导体层2中的形成了MOS晶体管105的pMOS区205的大部分中形成耗尽层。其结果，可得到高耐压的MOS晶体管105。再有，在图17中用斜线示出的RESURF隔离区300、302分别示出了在本半导体器件中形成耗尽层的区域的概略。
在与本实施例3有关的半导体器件中，如上所述，对布线130施加低电位。因而，如果与本实施例3不同，不存在第1场板55a～55e和第2场板60a～60d，则因布线130的电位的缘故，在p杂质区3与n+杂质区52之间的n-半导体层2中耗尽层的扩展被促进，在n+杂质区52附近的n-半导体层2的上表面上存在产生电场集中的可能性。
但是，在本实施例3中，通过第2场板60a～60d与位于其下方的第1场板55a～55e进行静电耦合，可缓和基于布线130的电位的n-半导体层2的上表面附近的电场集中。
同样，在本实施例3中，通过第2场板120a～120d与位于其下方的第1场板115a～115e进行静电耦合，可缓和基于布线130的电位的n-半导体层2的上表面附近的电场集中。
此外，在本实施例3中，由于分别对p杂质区3和n+杂质区52施加接地电位和电位VH，故如在实施例1中已说明的那样，第1场板55a和第2场板60a的电位成为接近于接地电位的值。此外，第1场板55e和第2场板60d的电位成为接近于电位VH的值。因而，第1场板55a～55e和第2场板60a～60d的电位由于其间的静电耦合的缘故，随着从p杂质区3接近于n+杂质区52，从接地电位附近的低电位变化到几百V的高电位。
此外，在本实施例3中，由于对p+杂质区112施加几十V的低电位，故与该p+杂质区112电连接的第1场板115e和第2场板120d的电位成为几十V的低电位。此外，由于对栅电极115a施加几百V的高电位，故与其电连接的第2场板120a的电位也成为几百V的高电位。因而，第1场板115a～115e和第2场板120a～120d的电位由于其间的静电耦合的缘故，随着从n+杂质区52接近于p+杂质区112，从几百V的高电位变化为几十V的低电位。
再有，即使是第2场板120a与本实施例3不同、没有与栅电极115a电连接的情况，由于其间的静电耦合的缘故，第2场板120a的电位也成为高电位。此外，即使是第2场板120d没有与电极119电连接的情况，最接近于p+杂质区112的第1场板115e受到p+杂质区112的影响而成为低电位，第2场板120d通过与该第1场板115e进行静电耦合而成为低电位。
这样，在本实施例3中，由于第2场板60d、120a的电位成为高电位，故在被施加几十V的低电位的布线130与第2场板60d、120a之间产生大的电位差。因而，与本实施例3不同，在第2场板60d、120a没有切断部位69d、129的情况下，被布线130和第2场板60d、120a夹住的绝缘膜23有时发生绝缘破坏。在本实施例3中，由于通过设置切断部位69d、129，在布线130的下方未设置第2场板60d、120a，故可防止起因于布线130与第2场板60d、120a之间的电位差的绝缘膜23的绝缘破坏。
此外，在与本实施例3有关的半导体器件中，如上所述，在为了防止绝缘膜23的绝缘破坏而设置的第2场板120a的切断部位129的下方，在第1场板115a、115b之间的间隙中与其分离地设置了电极116。由此，与未设置该电极116的情况相比，缓和了基于被施加低电位的布线130的电位的n-半导体层2上表面附近的电场集中，可提高与本实施例3有关的半导体器件的耐压。
同样，由于在第2场板60d的切断部位69d的下方，在第1场板55d、55e之间的间隙中与其分离地设置了电极156，故与未设置该电极156的情况相比，缓和了基于布线130的电位的n-半导体层2上表面附近的电场集中，可提高与本实施例3有关的半导体器件的耐压。
图21、22是示出与本实施例3有关的半导体器件中电位分布的图，图23是示出在与本实施例3有关的半导体器件中未设置电极156的情况的电位分布的图，图21、23示出了第2场板60d被切断了的部分中的电位分布，图22示出了第2场板60d未被切断的部分中的电位分布。
如图23中所示，在未设置电极156的情况下，由于在布线130的下方切断了第2场板60d，故第1场板55d、55e之间的n-半导体层2上表面附近的电位分布受到布线130的电位的影响，在第1场板55e的第1场板55d一侧的端部附近，等电位线90密集。因而，如图23中所示，在第1场板55e的第1场板55d一侧的端部附近的n-半导体层2上表面附近形成电场集中部分95c。由此，半导体器件的耐压下降。
另一方面，如图21中所示，在设置了电极156的情况下，利用电极156的静电屏蔽效应，可减少布线130的电位对n-半导体层2上表面附近的电位分布给予的影响，可抑制耗尽层的扩展。再者，因为电极156与第1场板55d、e和n-半导体层2上表面进行静电耦合，故可在栅电极115a与电极156之间和电极156与第1场板15b之间形成等电位面。因而在第1场板55d与电极156之间和电极156与第1场板55e之间可形成等电位面。因而，第1场板55d、55e间的等电位线90变得稀疏。因此，可缓和第1场板55d、55e间的n-半导体层2上表面附近的电场集中，可抑制因在第2场板60d中设置切断部位69d引起的半导体器件的耐压下降。其结果，可容易地实现具有所希望的耐压的半导体器件。
此外，如上所述，由于电极156与第1场板55d、55e和n-半导体层2上表面进行静电耦合，故该电极156的电位被偏置为第1场板55d的电位与第1场板55e的电位的中间电位。因而，如图22所示那样，在第2场板60d未被切断的部分中，即使设置了电极156，电位分布也不会变形，不产生电场集中。
再有，在pMOS区205中的n-半导体层2中，通过形成电极116，根据同样的原因，与不设置电极116的情况相比，也可缓和电场集中，可抑制半导体器件的耐压下降。
在本实施例3中，采用了与周围绝缘的浮置电极作为电极116，但与上升到实施例2同样，也可将电极116与栅电极115a电连接。图24示出了此时的与本实施例3有关的半导体器件的剖面图，放大地示出了配置了电极116的部分。
如图24中所示，用在绝缘膜21内贯通绝缘膜21设置的接触塞126电连接了电极116与第2场板120a。由此，电连接了电极116与栅电极115a。因而，电极116的电位变得稳定，与实施例2同样，可抑制基于半导体器件的工作状态的电场集中的发生。
再有，设置了多个接触塞126，该多个接触塞126互相分离地被配置。而且，与实施例2的接触塞26同样，多个接触塞126沿第2场板120a延伸，在布线130的下方未配置接触塞126。
实施例4.
图25是示意性地示出与本实施例4有关的半导体器件的结构的平面图，图26(a)、26(b)分别示出了图25中的箭头线J-J～K-K中的剖面图。图26(a)是未形成布线30的部分的剖面图，图26(b)是形成了布线30的部分的剖面图。与本实施例4有关的半导体器件是在与本实施例1有关的半导体器件中不设置电极16、56，通过对第1场板15b～15e、55b～55e和第2场板20b～20d、60b～60d的形状进行变形来实现高耐压化。
再有，在图25中，放大地示出了第2场板60a的切断部位69a，为了避免图面的繁琐，省略了图26中的绝缘膜21、23的记载。
如图25、26中所示，在与本实施例4有关的第1场板55b～55d中，使位于布线30的下方的部分与位于除此以外的部分相比，将板宽大致维持为恒定并使其偏向p杂质区3一侧。因而，在第1场板55b～55d中，位于布线30的下方的部分的两端部与位于除此以外的部分的两端部相比偏向p杂质区3一侧。换言之，在第1场板55b～55d中，将位于布线30的下方的部分的两端的每一端与第1场板55a的第1场板55b一侧的距离设定为比位于除此以外的部分中的该距离小。
在与本实施例4有关的第1场板55e中，位于布线30的下方的部分的p杂质区3一侧的端部与位于除此以外的部分中的该端部相比偏向p杂质区3一侧。换言之，在第1场板55e中，将位于布线30的下方的部分的p杂质区3一侧的一端与第1场板55a的第1场板55b一侧的一端的距离设定为比位于除此以外的部分中的该距离小。
在与本实施例4有关的第2场板60b、60c中，使位于布线30的下方的部分与位于除此以外的部分相比，将板宽大致维持为恒定并使其偏向p杂质区3一侧。因而，在第2场板60b、60c中，位于布线30的下方的部分的两端部与位于除此以外的部分的两端部相比偏向p杂质区3一侧。换言之，在第2场板60b、60c中，将位于布线30的下方的部分的两端的每一端与第1场板55a的第1场板55b一侧的距离设定为比位于除此以外的部分中的该距离小。
在与本实施例4有关的第2场板60d中，位于布线30的下方的部分的p杂质区3一侧的端部与位于除此以外的部分中的该端部相比偏向p杂质区3一侧。换言之，在第2场板60d中，将位于布线30的下方的部分的p杂质区3一侧的一端与第1场板55a的第1场板55b一侧的一端的距离设定为比位于除此以外的部分中的该距离小。
如图27中所示，在与本实施例4有关的第1场板15b～15d中，使位于布线30的下方的部分与位于除此以外的部分相比，将板宽大致维持为恒定并使其偏向栅电极15a一侧。因而，在第1场板15b～15d中，位于布线30的下方的部分的两端部与位于除此以外的部分的两端部相比偏向栅电极15a一侧。而且，在与本实施例4有关的第1场板15e中，使位于布线30的下方的栅电极15a一侧的端部与位于除此以外的该端部相比，偏向栅电极15a一侧。
在与本实施例4有关的第2场板20b、20c中，使位于布线30的下方的部分与位于除此以外的部分相比，将板宽大致维持为恒定并使其偏向栅电极15a一侧。因而，在第2场板20b、20c中，位于布线30的下方的部分的两端部与位于除此以外的部分的两端部相比偏向栅电极15a一侧。而且，在与本实施例4有关的第2场板20d中，使位于布线30的下方的栅电极15a一侧的端部与位于除此以外的该端部相比，偏向栅电极15a一侧。由于关于其它的结构与实施例1是同样的，故省略其说明。
再有，图27(a)示出了与图2中的箭头线B-B相当的位置上的剖面图的约左半部分的结构。此外，图27(b)示出了关于位置是与图2中的箭头线A-A相当的位置、关于看剖面的方向是从与箭头线A-A相反一侧看时的剖面图的nMOS区202中的剖面结构。
在本实施例4中，在布线30的下方，栅电极15a的n+杂质区12一侧的一端与第1场板15b～15d和第2场板20b、20c的两端之间的距离与除此以外的该距离的差彼此是相同的。而且，这些距离的差与布线30的下方的栅电极15a的n+杂质区12一侧的一端与第1场板15e和第2场板20d的栅电极15a一侧的一端之间的距离与除此以外的该距离的差彼此是相同的。
此外，在布线30的下方，第1场板55a的n+杂质区52一侧的一端与第1场板55b～55d和第2场板60b、60c的两端之间的距离与除此以外的该距离的差彼此是相同的。而且，这些距离的差与布线30的下方的第1场板55a的n+杂质区52一侧的一端与第1场板55e和第2场板60d的p杂质区3一侧的一端之间的距离与除此以外的该距离的差彼此是相同的。
这样，在本实施例4中，第1场板15b～15e、55b～55e和第2场板20b～20d、60b～60d中的位于布线30的下方的部分的端部的偏移量是均匀的。
如上所述，在与本实施例4有关的半导体器件中，第1场板55b中的p杂质区3一侧的端部在布线30的下方移动到p杂质区3一侧。因而，在布线30的下方，第1场板55a、55b间的间隙变小。其结果，第1场板55a、55b间的间隙的下方的n-半导体层2的上表面容易受到低电位的第1场板55b的电位的影响，减少了高电位的布线30的电位的影响，在该n-半导体层2中，耗尽层容易扩展。因而，缓和了因在第2场板60a中设置切断部位69a引起的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
图28、29是示出与本实施例4有关的半导体器件中的电位分布的图，图28示出了第2场板60a未被切断的部分中的电位分布，图29示出了第2场板60a被切断了的部分中的电位分布。如图29中所示，在与本实施例4有关的半导体器件中，在第1场板55a的第1场板55b一侧的端部附近的n-半导体层2上表面附近未形成电场集中部分，耐压提高了。
此外，在本实施例4中，第1场板15b中的栅电极15a一侧的端部在布线30的下方移动到栅电极15a一侧。因而，在布线30的下方，栅电极15a与第1场板15b间的间隙变小。其结果，栅电极15a与第1场板15b间的间隙的下方的n-半导体层2的上表面容易受到低电位的第1场板15b的电位的影响，减少了高电位的布线30的电位的影响，在该n-半导体层2中，耗尽层容易扩展。因而，缓和了因在第2场板20a中设置切断部位29引起的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，在与本实施例4有关的半导体器件中，在第1场板55b55d和第2场板60b、60c中，位于布线30的下方的部分的两端部与位于除此以外的部分的两端部相比偏向p杂质区3一侧。因而，在布线30的下方，既可抑制第1场板55b～55d和第2场板60b、60c的板宽和其间的位置关系的变化，又可使第1场板55b的p杂质区3一侧的端部接近于第1场板55a。布线30的电位不仅对第1场板55a、55b间的间隙的下方的n-半导体层2的上表面有不小的影响，而且对第1场板55b、55c间的间隙的下方或第1场板55c、55d间的间隙的下方的n-半导体层2的上表面也有不小的影响，因此，通过抑制第1场板55b～55d和第2场板60b、60c的板宽和其间的位置关系的变化，可抑制上述间隙的下方的n-半导体层2的上表面附近的电场集中。
同样，在与本实施例4有关的半导体器件中，在第1场板15b15d和第2场板20b、20c中，位于布线30的下方的部分的两端部与位于除此以外的部分的两端部相比偏向栅电极15a一侧。因而，在布线30的下方，可抑制第1场板15b～15d和第2场板20b、20c的板宽和其间的位置关系的变化，由此，可抑制第1场板15b、15c间的间隙的下方或第1场板15c、15d间的间隙的下方的n-半导体层2的上表面附近的电场集中。
再有，如图30中所示，即使在与上述的实施例3有关的半导体器件中，也可在第1场板55b～55d和第2场板60b、60c中使位于布线130的下方的部分的两端部与位于除此以外的部分的两端部相比偏向n+杂质区52一侧。而且，也可在第1场板55a和第2场板60a中使位于布线130的下方的部分的n+杂质区52一侧的端部与位于除此以外的部分的该端部相比偏向n+杂质区52一侧。
这样，即使在与上述的实施例3有关的半导体器件中，通过在布线130的下方使第1场板55d的n+杂质区52一侧的端部移动到n+杂质区52一侧，在布线130的下方，第1场板55d、55e间的间隙变小。其结果，第1场板55d、55e间的间隙的下方的n-半导体层2的上表面容易受到高电位的第1场板55b的电位的影响，减少了低电位的布线130的电位的影响，在该n-半导体层2中，抑制耗尽层的扩展。因而，缓和了因在第2场板60d中设置切断部位69d引起的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，在第1场板55b～55d和第2场板60b、60c中，由于使位于布线130的下方的部分的两端部与位于除此以外的部分的两端部相比偏向n+杂质区52一侧，故在布线30的下方可抑制第1场板55b～55d和第2场板60b、60c的板宽或其间的位置关系的变化，由此，可抑制基于第1场板55b、55c间的间隙的下方或第1场板55c、55d间的间隙的下方的布线130的电位的n-半导体层2的上表面的电场集中的发生。
此外，如图31中所示，即使在与上述的实施例3有关的半导体器件中，也可在第1场板115b～115d和第2场板120b、120c中使位于布线130的下方的部分的两端部与位于除此以外的部分的两端部相比偏向栅电极115a一侧。而且，也可在第1场板115e和第2场板120d中使位于布线130的下方的部分的栅电极115a一侧的端部与位于除此以外的部分的该端部相比偏向栅电极115a一侧。
这样，在与上述的实施例3有关的半导体器件中，通过在布线130的下方使第1场板115b的栅电极115a一侧的端部移动到栅电极115a一侧，在布线130的下方，栅电极115a与第1场板115b间的间隙变小。其结果，栅电极115a与第1场板115b间的间隙的下方的n-半导体层2的上表面容易受到高电位的第1场板115b的电位的影响，减少了低电位的布线130的电位的影响，在该n-半导体层2中，抑制耗尽层的扩展。因而，缓和了因在第2场板120a中设置切断部位129引起的电场集中，其结果，可容易地得到具有所希望的耐压的半导体器件。
此外，在第1场板115b～115d和第2场板120b、120c中，由于使位于布线130的下方的部分的两端部与位于除此以外的部分的两端部相比偏向栅电极115a一侧，故在布线30的下方可抑制第1场板115b～115d和第2场板120b、120c的板宽或其间的位置关系的变化，由此，可抑制基于第1场板115b、115c间的间隙的下方或第1场板115c、115d间的间隙的下方的布线130的电位的n-半导体层2的上表面的电场集中的发生。
再有，图30(a)示出了与图17中的箭头线I-I相当的位置上的剖面图，图30(b)示出了与图17中的箭头线G-G相当的位置上的剖面图的约左半部分的结构。此外，图31(a)示出了与图17中的箭头线H-H相当的位置上的剖面图的约右半部分的结构，图31(b)示出了关于位置是与图17中的箭头线G-G相当的位置、关于看剖面的方向是从与箭头线G-G相反一侧看时的剖面图的pMOS区205中的剖面结构。
实施例5.
图32、33是示意性地示出与本实施例5有关的半导体器件的结构的平面图。与本实施例5有关的半导体器件是在与上述的本实施例4有关的半导体器件中使第1场板15b～15d、55b～55d和第2场板20b～20d、60b～60d中的位于布线30的下方的部分的端部的偏移量变化的半导体器件的实施例。
图32(a)、32(b)分别是与图25中的箭头线J-J、K-K相当的位置上的剖面图。图33(a)与图27(a)同样，示出了与图2中的箭头线B-B相当的位置上的剖面图的约左半部分的结构，图33(b)与图27(b)同样，示出了关于位置是与图2中的箭头线A-A相当的位置、关于看剖面的方向是从与箭头线A-A相反一侧看时的剖面图的nMOS区202中的剖面结构。
再有，图32中的角度a1是按同一比例使图32(a)的剖面结构与图32(b)的剖面结构上下并排、在两者之间使第1场板55a的n+杂质区52一侧的位置在上下方向上对齐而图示了的情况下从图32(a)的剖面结构中的第2场板60c的n+杂质区52一侧的一端起俯视图32(b)的剖面结构中的该一端时的视线方向s1与从图32(a)的剖面结构中的该一端俯视正下方时的视线方向s2构成的角度。同样，a2、a4、a6、a8、a9分别是图32(a)的第1场板55d、第2场板60c、第1场板55c、第2场板60b和第1场板55b的p杂质区3一侧的一端的视线方向s1与视线方向s2构成的角度。此外，a3、a5、a7分别是图32(a)的第1场板55c、第2场板60b和第1场板55b的n+杂质区52一侧的一端的视线方向s1与视线方向s2构成的角度。
此外，图33中的角度b1是按同一比例使图33(a)的剖面结构与图33(b)的剖面结构上下并排、在两者之间使栅电极15a的n+杂质区12一侧的位置在上下方向上对齐而图示了的情况下从图33(a)的剖面结构中的第2场板20c的n+杂质区12一侧的一端起俯视图33(b)的剖面结构中的该一端时的视线方向s1与从图32(a)的剖面结构中的该一端俯视正下方时的视线方向s2构成的角度。同样，b2、b4、b6、b8、b9分别是图33(a)的第1场板15d、第2场板20c、第1场板15c、第2场板20b和第1场板15b的栅电极15a一侧的一端的视线方向s1与视线方向s2构成的角度。此外，b3、b5、b7分别是图33(a)的第1场板15c、第2场板20b和第1场板15b的n+杂质区12一侧的一端的视线方向s1与视线方向s2构成的角度。
如从以上的说明可理解的那样，角度a1～a9、b1～b9成为作为这些角度的基点的场板的一端的布线30下方的偏移量的标准。因而，例如可以说角度a1表示在布线30的下方的第2场板60c的n+杂质区52一侧的端部的偏移量。
如图32中所示，在与本实施例5有关的半导体器件中，将角度a1～a9设定为按上述顺序变大。因而，按第2场板60c的n+杂质区52一侧的端部、第1场板55d的p杂质区3一侧的端部、第1场板55c的n+杂质区52一侧的端部、第2场板60c的p杂质区3一侧的端部、第2场板60b的n+杂质区52一侧的端部、第1场板55c的p杂质区3一侧的端部、第1场板55b的n+杂质区52一侧的端部、第2场板60b的p杂质区3一侧的端部、第1场板55b的p杂质区3一侧的端部的顺序，在布线30的下方偏移量越来越大。再有，在上述的实施例4中，在布线30的下方使第1场板55e和第2场板60d的p杂质区3一侧的端部偏移了，但在本实施例5中，由于将该偏移量设定为零，故不偏移。此外，在与实施例4有关的第1场板55d中使两端部偏移了，但在与本实施例5有关的第1场板55d中，只使p杂质区3一侧的端部偏移了。
此外，如图33中所示，在本实施例5中，将角度b1～b9设定为按上述顺序变大。因而，按第2场板20c的n+杂质区12一侧的端部、第1场板15d的栅电极15a一侧的端部、第1场板15c的n+杂质区12一侧的端部、第2场板20c的栅电极15a一侧的端部、第2场板20b的n+杂质区12一侧的端部、第1场板15c的栅电极15a一侧的端部、第1场板15b的n+杂质区12一侧的端部、第2场板20b的栅电极15a一侧的端部、第1场板15b的栅电极15a一侧的端部的顺序，在布线30的下方偏移量越来越大。再有，在上述的实施例4中，在布线30的下方使第1场板15e和第2场板20d的栅电极15a一侧的端部偏移了，但在本实施例5中，由于将该偏移量设定为零，故不偏移。此外，在与实施例4有关的第1场板15d中使两端部偏移了，但在与本实施例5有关的第1场板15d中，只使栅电极15a一侧的端部偏移了。
如上所述，在本实施例5中，在第1场板55b～55d和第2场板60b、60c中，位于布线30的下方的部分的端部的偏移量越接近于p杂质区3越大。即，在布线30的下方，在进行了朝向p杂质区3一侧的偏移的第1场板55b～55d和第2场板60b、60c的端部中，从最接近于n+杂质区52的第2场板60c的n+杂质区12一侧的端部起随着朝向最接近于p杂质区3的第1场板55b的p杂质区3一侧的端部，偏移量按顺序变大。因为被施加高电位的布线30的电位对p杂质区3与n+杂质区52之间的n-半导体层2的上表面附近的电位分布给予的影响从高电位的n+杂质区52起越朝向低电位的p杂质区3越变大，故如上所述，通过对场板端部的偏移量进行加权，可更有效地缓和p杂质区3与n+杂质区52之间的n-半导体层2中的电场集中。
此外，在本实施例5中，在第1场板15b～15d和第2场板20b、20c中，位于布线30的下方的部分的端部的偏移量越接近于栅电极15a越大。因而，根据上述原因，可更有效地缓和p杂质区3与n+杂质区12之间的n-半导体层2中的电场集中。
再有，在上述实施例4中已说明的与实施例3有关的半导体器件的变形例中，通过使布线130的下方的第1场板55b～55d和第2场板60b、60c的端部的偏移量越接近于高电位的n+杂质区52越变大，可更有效地缓和p杂质区3与n+杂质区52之间的n-半导体层2中的电场集中。此外，通过使布线130的下方的第1场板115b～115d和第2场板120b、120c的端部的偏移量越接近于高电位的栅电极115a越变大，可更有效地缓和p+杂质区112与n+杂质区52之间的n-半导体层2中的电场集中。
再有，图34、35是示出与此时的实施例3有关的半导体器件的结构的剖面图。图34(a)与图30(a)同样，示出了与图17中的箭头线I-I相当的位置上的剖面图，图34(b)与图30(b)同样，示出了与图17中的箭头线G-G相当的位置上的剖面图的约左半部分的结构。此外，图35(a)与图31(a)同样，示出了与图17中的箭头线H-H相当的位置上的剖面图的约右半部分的结构，图35(b)与图31(b)同样，示出了关于位置是与图17中的箭头线G-G相当的位置、关于看剖面的方向是从与箭头线G-G相反一侧看时的剖面图的pMOS区205中的剖面结构。
图34中的角度c1是是按同一比例使图34(a)的剖面结构与图34(b)的剖面结构上下并排、在两者之间使第1场板55e的p杂质区3一侧的位置在上下方向上对齐而图示了的情况下从图34(a)的剖面结构中的第2场板60b的p杂质区3一侧的一端起俯视图34(b)的剖面结构中的该一端时的视线方向s1与从图34(a)的剖面结构中的该一端俯视正下方时的视线方向s2构成的角度。同样，c2、c4、c6、c8、c9分别是图34(a)的第1场板55b、第2场板60b、第1场板55c、第2场板60c和第1场板55d的n+杂质区52一侧的一端的视线方向s1与视线方向s2构成的角度。此外，c3、c5、c7分别是图34(a)的第1场板55c、第2场板60c和第1场板55d的p杂质区3一侧的一端的视线方向s1与视线方向s2构成的角度。
此外，图35中的角度d1是是按同一比例使图35(a)的剖面结构与图35(b)的剖面结构上下并排、在两者之间使栅电极115a的p+杂质区112一侧的位置在上下方向上对齐而图示了的情况下从图35(a)的剖面结构中的第2场板120c的p+杂质区112一侧的一端起俯视图35(b)的剖面结构中的该一端时的视线方向s1与从图35(a)的剖面结构中的该一端俯视正下方时的视线方向s2构成的角度。同样，d2、d4、d6、d8、d9分别是图35(a)的第1场板115d、第2场板120c、第1场板115c、第2场板120b和第1场板115b的栅电极115a一侧的一端的视线方向s1与视线方向s2构成的角度。此外，d3、d5、d7分别是图35(a)的第1场板115c、第2场板120b和第1场板115b的p+杂质区112一侧的一端的视线方向s1与视线方向s2构成的角度。
如从以上的说明可理解的那样，角度c1～c9、d1～d9成为作为这些角度的基点的场板的一端的布线130下方的偏移量的标准。因而，例如可以说角度c1表示在布线130的下方的第2场板60b的p杂质区3一侧的端部的偏移量。
在图34、35中示出的与本实施例3有关的半导体器件的变形例中，将角度c1～c9设定为按上述顺序变大，将角度d1～d9设定为也按上述顺序变大。因而，在第1场板55b～55d和第2场板60b、60c中，位于布线130的下方的部分的端部的偏移量越接近于n+杂质区52越大。即，在布线130的下方，在进行了朝向n+杂质区52一侧的偏移的第1场板55b～55d和第2场板60b、60c的端部中，从最接近于p杂质区3的第2场板60b的p杂质区3一侧的端部起随着朝向最接近于n+杂质区52的第1场板55d的n+杂质区52一侧的端部，偏移量按顺序变大。因为被施加低电位的布线130的电位对p杂质区3与n+杂质区52之间的n-半导体层2的上表面附近的电位分布给予的影响从低电位的p杂质区3起越朝向高电位的n+杂质区52越变大，故如上所述，通过对场板端部的偏移量进行加权，可更有效地缓和p杂质区3与n+杂质区52之间的n-半导体层2中的电场集中。
此外，因为将角度d1～d9设定为按上述顺序变大，故在第1场板115b～115d和第2场板120b、120c中，位于布线130的下方的部分的端部的偏移量越接近于栅电极115a越大。因而，根据上述原因，可更有效地缓和低电位的p+杂质区112与高电位n+杂质区52之间的n-半导体层2中的电场集中。
实施例6.
图36是示出与本发明的实施例6有关的半导体器件的结构的平面图。与本实施例6有关的半导体器件是在与上述的本实施例1有关的半导体器件中不形成电极16、56、在作为外延层的n-半导体层2的上表面内设置了n扩散区70的实施例。再有，图36是图2中的与箭头线A-A相当的位置上的剖面图。
如图36中所示，在高电位岛区201内的n-半导体层2和nMOS区202的n-半导体层2的上表面内与p杂质区3接触地形成了其杂质浓度比n-半导体层2的杂质浓度高的n扩散区70。在平面视图上在高电位岛区201和nMOS区202的n-半导体层2的全部区域中形成了与本实施例6有关的n扩散区70。
在本实施例6中，在n扩散区70的上表面内形成了n+杂质区12、52和p+杂质区13。此外，在n扩散区70中也形成了高电位逻辑电路101，在n扩散区70上也形成了隔离绝缘膜17。而且，与本实施例6有关的半导体器件与实施例1不同，不具备电极16、56。
再有，在形成了低电位逻辑电路100等的高电位岛区201和nMOS区202外的n-半导体层2的上表面内也形成了n扩散区70，在该n扩散区70中形成了低电位逻辑电路100等。由于关于其它的结构与实施例1的半导体器件是相同的，故省略其说明。
这样，在与本实施例6有关的半导体器件中，由于在n-半导体层2的上表面内形成了n扩散区70，故容易满足上述的RESURF隔离区300、301中的RESURF条件。
在与上述的实施例1～5有关的半导体器件中，为了实现高耐压化，将n-半导体层2设计成n-半导体层2的杂质浓度Nd及其厚度t满足以下的式(1)表示的RESURF条件。
【式1】
Nd(cm-3)×t(cm)≈1.0×1012(cm-2)        …(1)
在外延层中，通常由于其杂质浓度Nd和厚度t的误差分别按±10％的程度发生，故其积的误差范围约±20％，满足RESURF条件是不容易的。因此，有时不能得到所希望的耐压的半导体器件。
但是，在例如利用离子注入法导入杂质并经过其后的热处理工序形成的扩散区中，由于能高精度地控制杂质浓度和厚度(扩散深度)，故可将其杂质浓度与厚度的积抑制为小于等于1％。因而，通过如与本实施例6有关的半导体器件那样在n-半导体层2的上表面内设置n扩散区70，容易满足RESURF条件，能更可靠地在RESURF隔离区300、301中形成耗尽层。其结果，可容易地得到所希望的耐压的半导体器件。
再有，在RESURF条件中的容许误差范围假定为±20％的情况下，希望将n-半导体层2形成为n-半导体层2的杂质浓度与厚度的积不到0.2×1012(cm-2)。
其次，说明在n-半导体层2的上表面内形成n扩散区70的方法的一例。首先，如图37中所示，p-半导体衬底1上形成了作为外延层的n-半导体层2，再形成n+埋入杂质区51。其次，如图38中所示，在n-半导体层2上形成具有预定的开口图形的抗蚀剂72a，使用该抗蚀剂72a作为掩摸，以离子方式注入作为n型杂质的磷(P)离子71。然后，除去抗蚀剂72a。
其次，如图39中所示，在n-半导体层2上形成具有预定的开口图形的抗蚀剂72b，使用该抗蚀剂72b作为掩摸，以离子方式注入作为p型杂质的硼(B)离子73。然后，除去抗蚀剂72b。然后，在约1000℃下进行大于等于1小时的热处理。由此，如图40中所示，在n-半导体层2的上表面内形成n扩散区70，同时从n-半导体层2的上表面起到与p-半导体衬底1的界面在n-半导体层2的内部形成p杂质区3a其后，如图41中所示，形成隔离绝缘膜17和n+杂质区52，然后，如图42中所示，通过形成作为p杂质区3的一部分的p杂质区3b或第1场板55a～55e，完成与本实施例6有关的半导体器件。
再有，在本实施例6中，在高电位岛区201和nMOS区202内的n-半导体层2的上表面的全部区域中形成了n扩散区70，但通过至少在被耗尽层覆盖的RESURF隔离区300、301中形成n扩散区70，可得到同样的效果。即，通过在高电位岛区201中至少在p杂质区3与n+杂质区52之间的n-半导体层2的上表面内形成n扩散区70，通过在nMOS区202中至少在p杂质区3与n+杂质区12之间的n-半导体层2的上表面内形成n扩散区70，可容易地得到具备所希望的耐压的半导体器件。
实施例7.
图43是示出与本发明的实施例7有关的半导体器件的结构的平面图。与本实施例7有关的半导体器件是在与上述的本实施例6有关的半导体器件中在布线30的下方n-半导体层2从n扩散区70露出的实施例。图43放大地示出了高电位岛区201内的n-半导体层2和nMOS区202内的n-半导体层2的边界附近，为了说明的方便起见，省略除布线30外的n-半导体层2上方的结构的记载，进而，省略了p+杂质区13和源区14的记载。再有，关于后述的图44、45也是同样的。
如图43中所示，在与本实施例7有关的高电位岛区201中，在布线30的下方的p杂质区3与n+杂质区52之间的n-半导体层2中部分地未形成n扩散区70，n-半导体层2具有从n扩散区70露出的部分2a。n-半导体层2的露出部分2a从p杂质区3与n+杂质区52之间的n-半导体层2的p杂质区3一侧的一端起沿朝向n+杂质区52的方向延伸。
此外，在与本实施例7有关的nMOS区202中，在布线30的下方的p杂质区3与n+杂质区12之间的n-半导体层2中部分地未形成n扩散区70，n-半导体层2具有从n扩散区70露出的部分2b。n-半导体层2的露出部分2b从p杂质区3与n+杂质区12之间的n-半导体层2的p杂质区3一侧的一端起沿朝向n+杂质区12的方向延伸。由于关于其它的结构与实施例6的半导体器件是相同的，故省略其说明。
如上述那样，在被施加几百V的高电位的布线30的下方的n-半导体层2中，利用该布线30的影响来抑制耗尽层的扩展。因而，有时在n-半导体层2的上表面附近发生电场集中。
在本实施例7中，由于n-半导体层2在布线30的下方具备从n扩散区70露出的部分2a、2b，故在该露出部分2a、2b中促进耗尽层的扩展。这是因为n-半导体层2的杂质浓度比n扩散区70的杂质浓度低。因而，可缓和基于布线30的电位的电场集中，以提高耐压。
实施例8.
图44是示出与本发明的实施例8有关的半导体器件的结构的平面图。与本实施例8有关的半导体器件是在与上述的本实施例7有关的半导体器件中使n-半导体层2的露出部分2a、2b的形状变化的实施例。
如图44中所示，与本实施例8有关的n-半导体层2的露出部分2a在平面视图上为梯形，在平面视图上在与从p杂质区3朝向n+杂质区52的方向垂直的方向的宽度W1随着从p杂质区3朝向n+杂质区52而变窄。此外，与本实施例8有关的露出部分2b在平面视图上大致为梯形，在平面视图上在与从p杂质区3朝向n+杂质区1 2的方向垂直的方向的宽度W2随着从p杂质区3朝向n+杂质区12而变窄。由于关于其它的结构与实施例7的半导体器件是同样的，故省略其说明。
在此，在p杂质区3与n+杂质区52之间的n-半导体层2中，随着从低电位的p杂质区3朝向高电位的n+杂质区52，耗尽层容易扩展。此外，在p杂质区3与n+杂质区12之间的n-半导体层2中，随着从低电位的p杂质区3朝向高电位的n+杂质区12，耗尽层容易扩展。因而，如果如与上述的实施例7有关的半导体器件那样均匀地设定露出部分2a、2b的宽度W1、W2，则在露出部分2a、2b中发生电场比较集中的部位。
在本实施例8中，由于使露出部分2a的宽度W1随着朝向n+杂质区52而变窄，故该露出部分2a中的耗尽层的扩展受到杂质浓度高的n扩散区70的干扰，随着朝向n+杂质区52被抑制。因而，如即使比较图43中示出的等电位线90与图44中示出的等电位线90也可理解的那样，露出部分2a中的等电位线90变得稀疏，可缓和该露出部分2a中的电场集中。
此外，由于使露出部分2b的宽度W2随着朝向n+杂质区12而变窄，故该露出部分2a中的耗尽层的扩展受到杂质浓度高的n扩散区70的干扰，随着朝向n+杂质区12被抑制。因而，可缓和该露出部分2b中的电场集中。
实施例9.
图45是示出与本发明的实施例9有关的半导体器件的结构的平面图。与本实施例9有关的半导体器件是在与上述的本实施例7有关的半导体器件中将n-半导体层2的露出部分2a、2b分割为多个部分的实施例。
如图45中所示，与本实施例9有关的n-半导体层2的露出部分2a被分割为多个部分，具备多个分割部分2aa。在布线30的下方，沿从p杂质区3朝向n+杂质区52的方向互相分离地排列了多个分割部分2aa。而且，多个分割部分2aa在平面视图上沿从p杂质区3朝向n+杂质区52的方向的宽度W11随着从p杂质区3朝向n+杂质区52而变窄。
此外，与本实施例9有关的n-半导体层2的露出部分2b被分割为多个部分，具备多个分割部分2bb。在布线30的下方，沿从p杂质区3朝向n+杂质区12的方向互相分离地排列了多个分割部分2bb。而且，多个分割部分2bb在平面视图上沿从p杂质区3朝向n+杂质区12的方向的宽度W12随着从p杂质区3朝向n+杂质区12而变窄。由于其它的结构与实施例7的半导体器件是同样的，故省略其说明。
这样，在与本实施例9有关的半导体器件中，由于作为n-半导体层2的从n扩散区70露出的部分的多个分割部分2aa的宽度W11随着朝向n+杂质区52而变窄，故多个分割部分2aa中的耗尽层的扩展随着朝向n+杂质区52而被抑制。因而，可缓和p杂质区3与n+杂质区52之间的电场集中。
此外，由于作为n-半导体层2的从n扩散区70露出的部分的多个分割部分2bb的宽度W12随着朝向n+杂质区12而变窄，故多个分割部分2bb中的耗尽层的扩展随着朝向n+杂质区12而被抑制。因而，可缓和p杂质区3与n+质区12之间的电场集中。
实施例10.
图46是示出与本发明的实施例10有关的半导体器件的结构的剖面图。与本实施例10有关的半导体器件是在与上述的本实施例9有关的半导体器件中基本上将露出部分2a的分割部分2aa分别配置在第1场板55a  55e间的间隙的下方、进而将露出部分2b的分割部分2bb分别配置在第1场板15a～15e间的间隙的下方的实施例。再有，图46是图2中的与箭头线A-A相当的位置上的剖面图。
如图46中所示，在本实施例10中，在第1场板55a、55b间的间隙的下方、第1场板55b、55c间的间隙的下方、第1场板55c、55d间的间隙的下方、第1场板55d、55e间的间隙的下方设置了分割部分2aa。
此外，在本实施例10中，在第1场板15a、15b间的间隙的下方、第1场板15b、15c间的间隙的下方、第1场板15c、15d间的间隙的下方、第1场板15d、15e间的间隙的下方设置了分割部分2bb。
再有，将与上述的实施例9有关的分割部分2aa、2bb的宽度W1 1、W12设定为随着从p杂质区3朝向n+杂质区52或随着从p杂质区3朝向n+杂质区12而变窄，但在本实施例10中，将各分割部分2aa、2bb的宽度W11、W12设定为与对应的第1场板间的间隙的距离大体一致。
这样，在与本实施例10有关的半导体器件中，将作为n-半导体层2的从n扩散区70露出的部分的多个分割部分2aa分别配置在第1场板55a～55e间的间隙的下方。因为在p杂质区3与n+杂质区52之间比较强地受到布线30的电位的影响的部分是第1场板15a～15e间的间隙的下方，故通过将耗尽层容易扩展的分割部分2aa配置在这里，可缓和电场集中。其结果，耐压提高了。
此外，在本实施例10中，将作为n-半导体层2的从n扩散区70露出的部分的多个分割部分2bb分别配置在第1场板15a～15e间的间隙的下方。因为在p杂质区3与n+杂质区12之间比较强地受到布线30的电位的影响的部分是第1场板15a～15e间的间隙的下方，故通过将耗尽层容易扩展的分割部分2bb配置在这里，可缓和电场集中。其结果，耐压提高了。

Claims (14)

1.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；
在上述预定区域外的上述半导体层中设置的半导体元件；以及
在上述预定区域内的上述半导体层中设置的MOS晶体管，
上述MOS晶体管包含：
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；以及
电连接到上述第2杂质区上的漏电极，
上述半导体器件还具备：
在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，
上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，
在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
2.如权利要求1中所述的半导体器件，其特征在于：
还具备：
电连接上述多个第2场板中最接近于上述栅电极的第2场板与上述栅电极而贯通上述第2绝缘膜设置的第1接触塞；以及
电连接最接近于上述栅电极的第2场板与上述电极而贯通上述第2绝缘膜设置的第2接触塞。
3.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；
在上述预定区域内的上述半导体层中设置的第1半导体元件；
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；
在上述预定区域外的上述半导体层中设置的第2半导体元件；
在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述第1杂质区的第2场板在上述布线的下方具有切断部位，
在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
4.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第2导电类型的第1杂质区，该第1杂质区设置于上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；
从上述预定区域内的上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部的上述第1导电类型的第2杂质区；
在上述预定区域外的上述半导体层中设置的半导体元件；以及
在上述预定区域内的上述半导体层中设置的MOS晶体管，
上述MOS晶体管包含：
上述第1导电类型的第3杂质区，该第3杂质区设置于上述预定区域内的上述第1杂质区与上述第2杂质区之间的上述半导体层的上表面内；以及
电连接到上述第3杂质区上的漏电极，
上述半导体器件还具备：
在上述第1杂质区与上述第3杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，
上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，
在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
5.如权利要求4中所述的半导体器件，其特征在于：
还具备：
电连接上述多个第2场板中最接近于上述栅电极的第2场板与上述栅电极而贯通上述第2绝缘膜设置的第1接触塞；以及
电连接最接近于上述栅电极的第2场板与上述电极而贯通上述第2绝缘膜设置的第2接触塞。
6.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；
在上述预定区域内的上述半导体层中设置的第1半导体元件；
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；
在上述预定区域外的上述半导体层中设置的第2半导体元件；
在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述第2杂质区的第2场板在上述布线的下方具有切断部位，
在上述多个第1场板间的间隙内，在位于上述切断部位的下方的间隙中与上述多个第1场板分离地设置了电极。
7.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；
在上述预定区域外的上述半导体层中设置的半导体元件；以及
在上述预定区域内的上述半导体层中设置的MOS晶体管，
上述MOS晶体管包含：
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；以及
电连接到上述第2杂质区上的漏电极，
上述半导体器件还具备：
在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，
上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，
在除了上述栅电极和最接近于上述栅电极的第2场板外的上述多个第1场板和上述多个第2场板中，至少位于上述栅电极邻近的第1场板具有位于上述布线的下方的部分，该部分的至少上述栅电极一侧的端部与该部分以外的其它部分的该端部相比偏向上述栅电极一侧。
8.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；
在上述预定区域内的上述半导体层中设置的第1半导体元件；
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；
在上述预定区域外的上述半导体层中设置的第2半导体元件；
在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述第1杂质区的第2场板在上述布线的下方具有切断部位，
在除了最接近于上述第1杂质区的第1和第2场板外的上述多个第1场板和上述多个第2场板中，至少离上述第1杂质区第2近的第1场板具有位于上述布线的下方的部分，该部分的至少上述第1杂质区一侧的端部与该部分以外的其它部分的该端部相比偏向上述第1杂质区一侧。
9.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第2导电类型的第1杂质区，该第1杂质区设置于上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；
从上述预定区域内的上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部的上述第1导电类型的第2杂质区；
在上述预定区域外的上述半导体层中设置的半导体元件；以及
在上述预定区域内的上述半导体层中设置的MOS晶体管，
上述MOS晶体管包含：
上述第1导电类型的第3杂质区，该第3杂质区设置于上述预定区域内的上述第1杂质区与上述第2杂质区之间的上述半导体层的上表面内；以及
电连接到上述第3杂质区上的漏电极，
上述半导体器件还具备：
在上述第1杂质区与上述第3杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第3杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述漏电极与上述半导体元件，
上述多个第1场板中最接近于上述第1杂质区的第1场板是上述MOS晶体管的栅电极，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述栅电极的第2场板在上述布线的下方具有切断部位，
在除了上述栅电极和最接近于上述栅电极的第2场板外的上述多个第1场板和上述多个第2场板中，至少位于上述栅电极邻近的第1场板具有位于上述布线的下方的部分，该部分的至少上述栅电极一侧的端部与该部分以外的其它部分的该端部相比偏向上述栅电极一侧。
10.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的半导体层；
在上述半导体层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述半导体层的上表面延伸到上述半导体层与上述半导体衬底的界面而设置于上述半导体层内部；
在上述预定区域内的上述半导体层中设置的第1半导体元件；
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述半导体层的上表面内且杂质浓度比上述半导体层的杂质浓度高；
在上述预定区域外的上述半导体层中设置的第2半导体元件；
在上述第1杂质区与上述第2杂质区之间的上述半导体层上设置的第1绝缘膜；
在上述第1绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第1场板；
覆盖上述多个第1场板而设置于上述第1绝缘膜上的第2绝缘膜；
在上述第2绝缘膜上，沿着从上述第1杂质区朝向上述第2杂质区的方向互相分离地设置的多个第2场板；
覆盖上述多个第2场板而设置于上述第2绝缘膜上的第3绝缘膜；以及
设置于上述第3绝缘膜上的布线，该布线通过上述多个第1场板和上述多个第2场板的上方来电连接上述第1半导体元件与上述第2半导体元件，
上述多个第2场板分别设置于上述多个第1场板间的间隙的上方，
上述多个第2场板中最接近于上述第2杂质区的第2场板在上述布线的下方具有切断部位，
在除了最接近于上述第2杂质区的第1和第2场板外的上述多个第1场板和上述多个第2场板中，至少离上述第2杂质区第2近的第1场板具有位于上述布线的下方的部分，该部分的至少上述第2杂质区一侧的端部与该部分以外的其它部分的该端部相比偏向上述第2杂质区一侧。
11.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的外延层；
在上述外延层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述外延层的上表面延伸到上述外延层与上述半导体衬底的界面而设置于上述外延层内部；以及
在上述预定区域内的上述外延层中设置的MOS晶体管，
上述MOS晶体管包含：
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高；以及
电连接到上述第2杂质区上的漏电极，
上述半导体器件在上述外延层中还具备上述第2导电类型的扩散区，该扩散区至少设置于上述第1杂质区与上述第2杂质区之间的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高。
12.一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上设置的第2导电类型的外延层；
在上述外延层中划分预定区域的上述第1导电类型的第1杂质区，该第1杂质区从上述外延层的上表面延伸到上述外延层与上述半导体衬底的界面而设置于上述外延层内部；
在上述预定区域内的上述外延层中设置的第1半导体元件；
上述第2导电类型的第2杂质区，该第2杂质区设置于上述预定区域内的上述第1半导体元件与上述第1杂质区之间的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高；以及
上述外延层中的上述第2导电类型的扩散区，该扩散区至少设置于上述第1杂质区与上述第2杂质区之间的上述外延层的上表面内且杂质浓度比上述外延层的杂质浓度高。
13.如权利要求11中所述的半导体器件，其特征在于：
还具备：
在上述预定区域外的上述外延层中设置的半导体元件；以及
通过上述第1杂质区的上方来电连接上述漏电极与上述半导体元件的布线，
上述第1杂质区与上述第2杂质区之间的上述外延层在上述布线的下方具备从上述扩散区露出的露出部分。
14.如权利要求12中所述的半导体器件，其特征在于：
还具备：
在上述预定区域外的上述外延层中设置的第2半导体元件；以及
通过上述第1杂质区的上方来电连接上述第1半导体元件与上述第2半导体元件的布线，
上述第1杂质区与上述第2杂质区之间的上述外延层在上述布线的下方具备从上述扩散区露出的露出部分。
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