CN102856356A - 用于半导体功率器件的终端 - Google Patents

Abstract

本发明公开了用于半导体功率器件的终端，包含至少两层场板和至少一个场限环；所述每层场板包含至少两块场板，其中，位于主结正上方的各个场板互相连接，并且所述主结与位于该主结正上方的相应场板连接，余下的场板之间通过绝缘材料隔开，同时所述场板位于终端部分的器件衬底外的上方；所述场限环位于终端部分的器件衬底里，在所述场限环的外侧设置有沟道截止环；所述上下相邻各层场板的各块场板上下交错排列，同时所述场板在垂直方向上投影叠加形成的截面的面积与整个终端的横截面积相等。

Description

用于半导体功率器件的终端

技术领域

本发明涉及功率器件的终端设计技术领域，特别涉及克服高压功率器件如IGBT、VDMOS等现有终端技术的不足，提供一种优化的抗界面态影响的终端结构。

背景技术

终端结构设计要符合预期耐压时，面临的一些耐压退化和可靠性方面的两个问题：

第一、实际应用的高压半导体器件，其表面覆盖了用于封装的绝缘层或者环氧树脂。当器件的源漏极接大电压时，电场峰值在体内形成，表面覆盖的绝缘层或者环氧树脂层会产生极化。极化会产生电荷并抑制硅衬底表面的耗尽层延伸，这会造成硅表面的电场峰值增加，当电场峰值增加到击穿点时，就会导致耐压的变化或退化，也会导致器件在某些环境下失效。

第二、界面电荷的存在使器件容易发生表面击穿，这将使得器件的击穿电压进一步降低。在器件的生产工艺流程中，多次的氧化过程，主要是热氧化，使得氧化层中不可避免地存在着一些正电荷。这些正电荷包括沾污引入的Na+等可动正电荷，以及SiO₂层中过剩硅离子形成的固定氧化物电荷等。由于这些正电荷的位置非常靠近硅衬底表面，且衬底为N型，这将在硅衬底的近表面处形成一个由氧化层指向硅衬底的垂直电场，这一电场与表面处耗尽层电场的合电场将在PN结外侧的硅表面处积聚，同时耗尽层的形状将在表面收缩变窄。当给器件加反偏压时，PN结外侧的硅表面出的场强会高于其它地方，甚至高于结弯曲处的场强，过强的表面电场将导致器件表面击穿，所以器件的击穿电压与无界面电荷存在的理想平面扩散结相比会有所降低。

为了解决上述问题，传统的场限环结合场板技术，可以缓解场限环的环弯曲部分的电场积聚情况，但场板边缘处与硅之间电位差很大，此处电场强度较大，击穿容易在场板的外边沿发生。并且该场限环结合场板技术中未被场板覆盖的氧化层部分对界面电荷的屏蔽性差，工艺制造、封装等过程引入的可动离子可以积聚在氧化层，或者透过氧化层进入到硅，使电场分布发生变化，影响器件的耐压稳定性。

如图1所示，现有的一种高压IGBT场限环结合场板的终端，包括器件的集电区301、漂移区302、终端内圈分压部分303、终端外圈截止保护部分307。漂移区302为第一导电类型n半导体，此部分承受主要耐压；集电区301为第二导电类型p半导体，与漂移区302连接并位于漂移区的下方；终端结构303形成于漂移区的上表面。该终端由若干P型主结304、场限环305、306和金属场板308、309、310、311组合而成。P型环特征类似于传统的场限环结构。场板308-311分别从环上向邻近的环延伸，降低氧化层中可移动电荷产生的影响。

发明内容

本发明所要解决的技术问题是提供一种用于半导体功率器件的终端，解决了现有的功率器件的终端结构设计存在的包含场板边缘处与硅之间电位差很大，使其在较低电压时在表面提前发生击穿；和氧化硅对界面电荷的屏蔽性差，工艺制造、封装等过程引入的可动离子可以积聚在氧化层，或者透过氧化层进入到硅，使电场分布发生变化，降低器件承受耐压的问题。

为解决上述技术问题，本发明提供了一种用于半导体功率器件的终端，包含至少两层场板和至少一个场限环；所述每层场板包含至少两块场板，其中，位于主结正上方的各个场板互相连接，并且所述主结与位于该主结正上方的相应场板连接，余下的场板之间通过绝缘材料隔开，同时所述场板位于终端部分的器件衬底外的上方；所述场限环位于终端部分的器件衬底里，在所述场限环的外侧设置有沟道截止环；所述上下相邻各层场板的各块场板上下交错排列，同时所述场板在垂直方向上投影叠加形成的截面的面积与整个终端的横截面积相等。

进一步地，所述场板的层数为两层，即第一层场板和第二层场板，所述第一层场板的每块场板分别与位于各该场板下方的场限环连接，所述沟道截止环与位于该沟道截止环上的场板连接。

进一步地，所述场板的层数为两层，即第一层场板和第二层场板，所述第一层场板的每块场板与位于各该场板下方的场限环和沟道截止环通过绝缘材料隔开。

进一步地，所述第一层场板包含至少一级。

进一步地，所述主结和所述场限环都是重掺杂的第二导电类型，所述沟道截止环是重掺杂的第一导电类型。

进一步地，所述第一层场板、第二层场板和绝缘材料层在制作器件有源区的过程中同时形成，无需额外增加工艺步骤。

本发明提供的用于半导体功率器件的终端，适用于半导体功率器件，如IGBT、VDMOS等。在该终端结构中，第一层场板的各块场板与作为器件衬底的硅连接，形成电接触，该场板下的作为绝缘材料的氧化层厚度足够厚且器件截止时，可以适当的缓解场限环弯曲部分的电场积聚，同时，也降低了氧化层内正电荷对表面电场的影响，使耐压提高；

第二层场板是浮空场板，其与绝缘层和半导体衬底三者构成了MIS结构，当给P+N结加反偏电压时，该场板上的电势相对于N型半导体为负，使第二层场板、绝缘层和半导体衬底构成的MIS结构处于耗尽状态。这部分耗尽区与反偏P+N结的耗尽区连成一体，使得器件在承受耐压时耗尽层向外展宽，从而使容易发生击穿的第一层场板的外边沿得到保护。解决了传统的场限环加场板结构中这部分电场难以展宽，容易导致电场聚集的问题，从而提高了器件耐压；同时也屏蔽场板下界面电荷对表面电场的影响，器件耐压的降低和耐压的稳定性问题也得到了抑制。因此，本发明提供的用于半导体功率器件的终端结构可以使器件具有稳定的高耐压；

在第一层场板和第二层场板的共同作用下，所有终端部分都被场板覆盖，器件衬底Si与绝缘材料层SiO₂界面态以及SiO₂层内的可动离子对表面电场产生的积聚效应得到最大程度的抑制，所以本发明提供的终端结构对外界具有很强的抗干扰能力。

附图说明

图1为现有的传统的场限环结合场板的终端结构示意图；

图2为本发明实施例提供的用于半导体功率器件的终端的结构示意图；

图3为本发明实施例提供的用于半导体功率器件的终端的第一层场板采用二级场板的结构示意图；

图4为本发明实施例提供的用于半导体功率器件的终端第一层场板和第二层场板都是浮空场板的结构示意图。

具体实施方式

本发明实施例提供的用于半导体功率器件IGBT（绝缘栅双极晶体管）的终端，优化了场限环和场板结构的结合，在保证器件在一定面积上能够承受足够大的反向耐压的同时，同时能够防止器件受工艺和封装引入的界面态影响导致提前击穿，提高器件耐压的稳定性和可靠性。

本发明实施例提供的用于半导体功率器件IGBT的终端，如图2所示。IGBT器件包括集电区401、漂移区402、终端403（图中矩形框内的区域）。漂移区402为第一导电类型n半导体，此部分承受主要耐压；集电极401为第二导电类型p半导体，与漂移区402连接并位于漂移区的下方；终端403形成于漂移区的上表面。

本发明实施例提供的用于半导体功率器件IGBT的终端，包含位于IGBT器件硅衬底内的内部结构和硅衬底以外的外部结构。内部结构包括主结404、两个场限环405、406和沟道截止环407。主结404是连接有源区和终端的过渡区域，其位于终端的内侧。场限环405、406是终端内部结构的主体部分，沟道截止环407位于终端的外侧。其中，主结404是重掺杂的第二导电类型p，场限环是重掺杂的第二导电类型p，沟道截止环407是重掺杂的第一导电类型n。沟道截止环用于终止由于各种原因在器件表面形成的反型层。

终端的内部结构的上面覆盖有外部结构，该外部结构包含绝缘材料层410和两层场板，即第一层场板408和第二层场板409，它们是通过氧化、刻蚀、PECVD淀积等工艺形成。绝缘材料层410的材料可以为氧化硅、氮化硅、氮氧化硅层或它们互相组合的多层结构，厚度为1μm-2μm左右。

第一层场板408包含场板408P1，场板408P2，场板408P3，场板408Pn等。第一层场板408的材料，可以与有源区栅极材料相同，例如可以采用多晶硅、SIPOS或者金属等材料，厚度为1μm-2μm左右。第二层场板的材料可以与有源区源极材料相同，厚度为1μm-2μm左右。该终端在器件硅衬底以上的外部结构，即第一层场板408、第二层场板409和绝缘材料层410，可以在制作有源区的过程中同时形成，无需增加工艺步骤。

第一层场板408，在垂直的z方向上与漂移区402的硅衬底通过绝缘材料层410隔开，并在每个场限环的上方通过在绝缘层410上打孔的方式与位于终端内部结构的场限环相连接，在x-y面上每个场板之间不接触。主结404正上方的场板409P1，与上下相邻的场板408P1连接，两块场板都接低电位。主结404上的场板接低电位，它通过感应抵消氧化层中存在的正电荷和缺陷。第一层场板408可以为单级场板，也可以为多级场板，例如可以为两级，参见图3。场限环的个数根据实际需要的耐压调整，本发明提供的用于半导体功率器件的终端同样适用于场限环数目较多的终端。

对于第二层场板409，包含场板409P1，场板409P2，场板409Pn等，位于主结404正上方的场板409P1与第一层场板中的场板408P1连接。场板409P2始于场板408P2的右端上方，向场板408P3左端上方的方向延伸，以此类推。第二层场板409在垂直的z方向上和第一层场板408通过绝缘层隔开，不产生接触，即第二层场板形成浮空场板，同时上下相邻两层场板的各块场板上下交错排列，所有场板在垂直方向上投影叠加形成的截面的面积与整个终端的横截面积相等。第二层场板409、绝缘层410和漂移区402的半导体硅衬底三者构成了MIS结构，当给P+N结加反偏电压时，第二层场板409上的电势相对于N型半导体为负，使第二层场板409、绝缘层11和漂移区402的半导体衬底构成的MIS结构处于耗尽状态。这部分耗尽区与场板408P2下的耗尽区连成一体，使得器件在承受耐压时耗尽层向外展宽，从而使容易发生击穿的场板408P2外边沿得到保护，同时也屏蔽场板下界面电荷对表面电场的影响，利于耐压稳定。

场板409P2延伸到场板408P3左端的上方为止，也可以继续向外延伸，但必须与场板409P3保持工艺可允许的尺寸距离，其它以此类推。结果是场板409P2的外边沿下的耗尽区与场限环406的耗尽区相连，使容易发生击穿的场板409P2外边沿得到保护。

另外，沿着z轴从上往下看，在第一层场板408和第二层场板409的共同作用下，终端的所有部分都被场板覆盖，即由于上下相邻两层场板的各块场板上下交错排列，同时场板在垂直方向上投影叠加形成的截面的面积与整个终端的横截面积相等。Si-SiO₂界面态以及SiO₂层内的可动离子对表面电场产生的积聚效应得到最大程度的抑制，所以本发明提供的用于半导体功率器件的终端对外界具有很强的抗干扰能力。

第二层场板409的浮空区域的净电荷是由第一层场板408感生电荷和第二层场板409与漂移区402的硅半导体在场板一侧形成的势阱积累的电子共同决定的。为提高器件的耐压及耐压的可靠性，应在保证第一层场板408保证器件耐压的同时，使得上述的净电荷为负，这样才能保证器件在浮空场板正下方电场强度不是很强。

当然，本发明实施例提供的用于半导体功率器件IGBT的终端，第一层场板同样也可以是浮空场板，如图4所示，两层浮空场板也可以起到削弱界面电荷和氧化层中可动离子的影响，使场板下的耗尽层展宽，实现高耐压和耐压稳定性。由于大部分场板都是处于平铺状态，减少了poly爬坡现象可能引起的拐角处缺陷。弱势在于，此结构氧化层厚度对耐压的影响比图2所示的方案更大，增加了设计的复杂性。

最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (6)

1.用于半导体功率器件的终端，其特征在于，包含至少两层场板和至少一个场限环；所述每层场板包含至少两块场板，其中，位于主结正上方的各个场板互相连接，并且所述主结与位于该主结正上方的相应场板连接，余下的场板之间通过绝缘材料隔开，同时所述场板位于终端部分的器件衬底外的上方；所述场限环位于终端部分的器件衬底里，在所述场限环的外侧设置有沟道截止环；所述上下相邻各层场板的各块场板上下交错排列，同时所述场板在垂直方向上投影叠加形成的截面的面积与整个终端的横截面积相等。

2.如权利要求1所述的用于半导体功率器件的终端，其特征在于，所述场板的层数为两层，即第一层场板和第二层场板，所述第一层场板的每块场板分别与位于各该场板下方的场限环连接，所述沟道截止环与位于该沟道截止环上的场板连接。

3.如权利要求1所述的用于半导体功率器件的终端，其特征在于，所述场板的层数为两层，即第一层场板和第二层场板，所述第一层场板的每块场板与位于各该场板下方的场限环和沟道截止环通过绝缘材料隔开。

4.如权利要求1至3任一项所述的用于半导体功率器件的终端，其特征在于，所述第一层场板的各个场板包含至少一级。

5.如权利要求1至3任一项所述的用于半导体功率器件的终端，其特征在于，所述主结和所述场限环都是重掺杂的第二导电类型，所述沟道截止环是重掺杂的第一导电类型。

6.如权利要求1至3任一项所述的用于半导体功率器件的终端，其特征在于，所述第一层场板、第二层场板和绝缘材料层在制作器件有源区的过程中同时形成。

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