CN104347628B - 功率半导体器件及其制作方法 - Google Patents

Abstract

一种功率半导体器件及其制作方法，功率半导体器件包括：第一掺杂类型的半导体衬底，其上具有器件区域，在所述器件区域边缘形成有第二掺杂类型的主结区域和若干场限环，所述第一掺杂类型和第二掺杂类型相反；其中，所述主结区域和与所述主结区域相邻的第一场限环之间的半导体衬底中形成有第一掺杂区，所述第一掺杂区的掺杂类型和半导体衬底相同，掺杂浓度高于所述半导体衬底的掺杂浓度。所述半导体功率器件中，所述主结区域和第一场限环之间的第一掺杂区增加了主结区域和第一场限环之间的半导体衬底的表面浓度。由于其电子势能较高，可以有效的降低在高温高压条件下，可动电荷在主结区域上的场板聚集引起的对该处电场的影响。

Description

功率半导体器件及其制作方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种功率半导体器件及其制作方法。

背景技术

现代功率半导体器件的基本要求是能够耐高压且大电流工作。其中，硅基功率MOSFET通常是通过并联大量的MOS单元形成宽长比大的MOS功率半导体器件，以保证实现大件中间的各并联MOS单元间的表面电压大致相同。而位于边界(即终端)的MOS单元与衬底表面的电压却相差很大，往往引起表面电场过于集中，而由于平面结的曲率效应使得位于边界处的PN结的结弯曲部分和表面处电场增大，造成器件的边缘击穿，从而限制了器件的击穿电压。因此，为了实现功率半导体器件的阻断能力，保证硅基功率MOSFET能够在高压下正常工作，通常需要在器件边界处采取措施即结终端保护技术，来减小表面电场强度，提高MOS功率半导体器件PN结击穿电压。

目前，已经开发了许多高压终端技术，如斜表面(Bevel Surface)技术、场限环(Field Limiting Ring，FLR)技术、场板(Field Plate，FP)技术、横向变掺杂(Variationof Lateral Doping，VLD)技术、半绝缘多晶硅(SIPOS)技术、弱化表面电场(RESURF)技术以及结终端扩展(Junction Termination Extention，JTE)技术等。

在这些技术中，FLR、MFP、VLD和JTE等属于平面终端技术，它们具有与平面工艺相互兼容的优点，但是也被发现，采用这几种平面终端技术的器件在高温条件下，漏电流偏大甚至出现持续增大不能稳定，恢复常温后击穿电压降低甚至出现短路的现象，器件击穿电压越高，所需衬底掺杂浓度越低，该现象越明显。

因此，解决该问题也就成了高压功率半导体器件开发的主要任务之一。

一般认为，产生该问题主要是由器件内部和外部引入的可动电荷的引起的。因而，解决该问题的主要从两个方面出发：

一方面，尽量减少芯片制造过程和封装过程引入可动电荷的因素，比如采用特殊的表面钝化技术或采用高可靠性合成树脂进行封装，以降低外部电荷及水汽等沾污的引入。这对降低高温下器件漏电流具有显著的效果，但是该方法对封装技术要求很高且工艺成本较高；

另一方面，采用特殊设计结构以加强芯片本身对可动电荷的屏蔽作用，从而改善器件在高温高压应力条件下的漏电表现，比如，采用SIPOS结构，它是利用半绝缘薄膜电阻一端连接主结区域，一端连接截止环，在高压反偏条件下，半绝缘电阻两端将会产生电场，该电场能够屏蔽可动电荷对终端表面电场的影响，从而改善器件在高温高压条件下测试后的击穿表现。半绝缘薄膜一般是通过对多晶硅进行掺氧或氮形成的，电阻率要求在10⁷～10¹⁰之间，因此，采用SIPOS结构，工艺过程复杂，薄膜电阻质量必须根据设计精确控制；该结构采用半绝缘电阻直接跨接在高压和地之间，正常工作条件下将会产生不可忽略的功耗；同时，薄膜电阻具有较高的温度系数，也存在一定的稳定性问题。

发明内容

基于此，有必要针对现有平面终端技术的器件在高温条件下，漏电流偏大甚至出现持续增大不能稳定，恢复常温后击穿电压降低甚至出现短路的现象提供一种新的解决办法。

为此，本发明的技术方案中提供了一种功率半导体器件，包括：

半导体衬底，具有第一掺杂类型；

器件区域，形成在所述半导体衬底上；

主结区域，具有第二掺杂类型，形成在所述器件区域边缘；

若干场限环，具有第二掺杂类型，形成在所述主结区域远离所述器件区域的一侧；

第一掺杂区，具有第一掺杂类型，掺杂浓度高于所述半导体衬底的掺杂浓度，形成在所述主结区域和与所述主结区域相邻的第一场限环之间的半导体衬底中；仅在所述主结区域和与所述主结区域相邻的第一场限环之间的半导体衬底中形成具有所述第一掺杂类型的掺杂区，所述第一场限环为与所述主结区域相邻的所述场限环；

其中，所述第一掺杂类型和所述第二掺杂类型相反。

可选的，所述半导体衬底的方块电阻为400Ω/sq～6000Ω/sq。

可选的，所述场限环内的方块电阻为10Ω/sq～1200Ω/sq。

可选的，所述第一掺杂区的深度大于所述主结区域和所述场限环的深度。

可选的，所述半导体衬底上形成有金属场板；所述主结区域和所述第一场限环之间的半导体衬底上的金属场板一端与所述主结区域处的半导体衬底接触，另一端位于所述第一掺杂区和所述第一场限环的边界上。

可选的，所述金属场板的厚度为2μm～6μm。

可选的，所述金属场板的表面还形成有钝化层。

可选的，所述钝化层包括处于金属场板表面的SiN钝化层和位于SiN钝化层表面的光敏聚酰亚胺层。

可选的，所述光敏聚酰亚胺层的厚度为4μm～18μm。

可选的，所述第一掺杂类型为N型，所述第二掺杂类型为P型。

另外，本发明的技术方案还提供了一种如上所述的功率半导体器件的制作方法，包括：

提供半导体衬底，所述半导体衬底具有第一掺杂类型；

形成第一掺杂区，所述第一掺杂区的掺杂类型和半导体衬底相同，掺杂浓度高于所述半导体衬底的掺杂浓度；

形成主结区域和场限环，所述主结区域和所述场限环具有第二掺杂类型，所述第一掺杂类型和第二掺杂类型相反，且所述主结区域和第一场限环位于所述第一掺杂区的两侧并与所述第一掺杂区紧邻；仅在所述主结区域和与所述主结区域相邻的第一场限环之间的半导体衬底中形成具有所述第一掺杂类型的掺杂区，所述第一场限环为与所述主结区域相邻的所述场限环。

可选的，所述形成第一掺杂区的步骤包括：

利用热氧化工艺在所述半导体衬底上形成第一氧化层；

利用光刻工艺在所述第一氧化层上形成第一光刻胶图形，所述第一光刻胶图形为第一掺杂区的图形；

利用刻蚀工艺将所述第一光刻胶图形转移到所述第一氧化层中；

去除光刻胶；

以所述第一氧化层为掩膜，进行第一离子注入，以在所述半导体衬底中形成第一离子注入区；

进行第一退火工艺。

可选的，所述第一氧化层的厚度为

可选的，所述第一离子注入中注入剂量为2E11cm^-2～1E13cm^-2，能量为60KeV～120KeV的N型杂质。

可选的，所述第一退火工艺为在1100℃～1200℃有氧环境中进行，同时形成有的第二氧化层。

可选的，所述形成主结区域和场限环的步骤包括：

利用热氧化工艺在所述半导体衬底上形成第二氧化层；

利用光刻工艺在所述第二氧化层上形成第二光刻胶图形，所述第二光刻胶图形为主结区域和场限环的掺杂区图形；

利用刻蚀工艺将所述第二光刻胶图形转移到所述第二氧化层中；

去除光刻胶；

以所述第二氧化层为掩膜，进行第二离子注入，以在所述半导体衬底中形成主结区域和场限环的掺杂区；

进行第二退火工艺。

可选的，所述第二离子注入中注入剂量为1E13cm^-2～1E15cm^-2，能量为60KeV～120KeV的P型杂质。

可选的，所述第二退火工艺为在1100℃～1200℃的N₂环境下进行。

可选的，所述形成主结区域和场限环的步骤之后，还包括形成覆盖在所述主结区域和第一场限环之间的半导体衬底上的金属场板的步骤。

可选的，所述形成覆盖在所述主结区域和第一场限环之间的半导体衬底上的金属场板的步骤包括：

在所述半导体衬底上沉积厚度为硼磷硅玻璃；

在温度为850℃～950℃的环境中进行回流，将所述硼磷硅玻璃形成ILD层；

利用光刻工艺，在所述ILD层中形成金属场板的图形；

沉积金属层，覆盖过所述ILD层；

利用化学机械研磨工艺去除超过ILD层的金属层；

可选的，在形成所述金属场板之后，还包括在所述金属场板上形成钝化层的工艺。

可选的，所述形成钝化层的工艺中包括形成光敏聚酰亚胺层的步骤。

上述功率半导体器件中，与一般的采用场限环技术的功率半导体器件相比，本发明的技术方案中提供的半导体功率器件中，增加了所述主结区域和第一场限环之间的第一掺杂区。所述第一掺杂区增加了主结区域和第一场限环之间的半导体衬底的表面浓度。由于其电子势能较高，可以有效的降低在高温高压条件下，可动电荷在主结区域上的场板聚集引起的对该处电场的影响。

另外，本发明的技术方案中还利用金属场板跨接主结区域和第一场限环，以实现对可动电荷的屏蔽作用，稳定器件终端的表面电场，从而降低器件高温下的漏电流，增强其耐压可靠性。

附图说明

图1为传统的功率半导体器件的结终端结构图和电子分布图；

图2为本发明的实施例中提供的功率半导体器件的结构示意图；

图3至图8为本发明的实施例中提供图2所示的功率半导体器件的制造过程的示意图。

具体实施方式

在对本发明提供的技术方案进行详细阐述之前，先对本实施例中涉及到技术词汇进行讲解。

功率器件包括器件区域与终端区域两部分，其中器件区域实现功率器件的基本功能，终端区域实现功率器件的击穿电压。

一般在终端区域掺杂形成环来实现功率器件的耐压，其中在器件区域的边缘形成的与衬底掺杂类型相反的掺杂区域为主结区域，也称为等位环(与器件区域表面等电位，等效为0V)。

在器件区域的边缘扩散与衬底相反的杂质形成主结区域以与衬底构成PN结(主结)的同时，在主结区域的周围形成和主结区域掺杂相同的一个环，称之为场限环。场限环可以使得外加电压分布到主结区域和场限环上，从而降低PN结表面的高电场，提高击穿电压，这样的技术称为场限环技术(FLR)。

因为FLR与半导体平面工艺完全兼容，该技术广泛应用于现代功率半导体器件中。但是设计场限环必须考虑结深、衬底浓度、环宽、环间距、表面浓度、表面电荷等众多种因素的影响，因此，要通过解析方法得到最优设计是非常困难的。加之一般的半导体工艺中会引入正电荷的因素很多，使得应用该技术会对器件表面钝化技术要求很高，增加了工艺的复杂性。

金属场板结构(MFP)是在PN结的扩散窗口附近的氧化层上淀积一层金属，利用MIS电容原理，降低PN结处的高电场，优化了器件的表面电场，从而减少了实现目前击穿电压的终端面积。然而，MFP结构对氧化层的厚度非常敏感，为了获得最佳效果，将会增加工艺的复杂性。

在实际应用中，常采用场限环和场板结合使用的结终端保护技术。场限环对于主结区域的分压作用具有明显的效果，而场板对于抑制表面电荷效应的影响也非常显著。结合图1所示，图中所示为传统的功率半导体器件带有3个场限环和4个场板的结终端结构图和电子分布图。图中所示的结终端结构包括：N型的半导体衬底100’；所述半导体衬底100’上具有器件区域(未标示)，在所述器件区域的边缘形成有主结区域10’，所述主结区域10’外形成有若干场限环21’、22’、23’，所述主结区域10’和所述场限环21’、22’、23’为P型掺杂。其中，所述P型的主结区域10’和N型的半导体衬底100’构成PN结(也就是主结，通常也称之为等位环区域)。

另外，所述场限环21’、22’、23’的外围还形成有N+型掺杂区14’，所述N+型掺杂区14’的N型掺杂浓度大于半导体衬底100’，以截止表面电场，防止表面反型形成P沟道造成表面漏电。

另外，在半导体衬底100’还上形成有场氧化层201’、形成在半导体衬底100’和场氧化层201’上的金属场板401’至金属场板404’、形成在N+型掺杂区14’上的金属电极405’以及形成在金属场板401’至金属场板404’、金属电极405’和场氧化层201’上的钝化层。

所述钝化层包括SiN层500’和SiN层500’上的光敏聚酰亚胺层600’。所述光敏聚酰亚胺层600’的作用为了尽量降低在功率器件中外界可动电荷的影响。

上述功率半导体器件在常温下进行FT测试时，常出现击穿电压蠕动的现象。一般认为这样的现象是由可动电荷引起，这些电荷在电场的应力条件下重新分布，如果场板设计窗口不足将会导致器件终端表面电场发生改变，从而导致击穿电压不稳的现象。一般的，半导体工艺中会引入较多的可动电荷和界面态。如果工艺中引入的可动电荷不大，同时设计窗口适当，在常温条件下，器件击穿电压特性稳定。

但在比如HTRB(高温反偏测试)等的高温高压条件下，上述功率半导体器件的漏电流迅速增大不能稳定，经过一段时间测试后，其击穿电压下降，甚至出现短路的情况，且经过一段时间烘烤后，击穿特性恢复。一般，高压器件所需电压越高，衬底电阻率越低，该问题越严重。

结合图1中所示，在高温高压条件下(工作温度约为125℃～150℃，主结10’为阳极P+接地，N+型掺杂区14’为衬底阴极N+接高压)，钝化层内部或器件外的正离子获得一定能量后挣脱周围势场的束缚，成为自由电荷，由器件高电位端向低电位端移动，在主结区域10’处聚集，使得该处表面电场增大，漏电流增大甚至不能稳定，导致击穿电压降低甚至短路。经过一段时间的烘烤(烘烤温度为150℃～250℃)后，击穿特性恢复，这是由于可动电荷在高温条件下，由浓度高处向浓度低处扩散，最终使得可动电荷重新均匀分布，恢复到与高温高压测试前的状态，从而使器件击穿特性恢复。

为使本发明的目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细介绍。

本实施例中提供了一种功率半导体器件，结合图2所示。具体的，所述功率半导体器件包括：N型的半导体衬底100；所述半导体衬底100上具有器件区域(未标示)，在所述器件区域的边缘形成有主结区域10，所述主结区域10外(在远离所述器件区域一侧)形成有若干场限环21、22、23，所述主结区域10和所述场限环21、22、23为P型掺杂；其中，所述主结区域10和与所述主结区域10相邻的第一场限环21之间的半导体衬底中形成有N+型第一掺杂区31。其中，所述P型的主结区域10和N型的半导体衬底100构成PN结，这个PN结为主结。

其中，所述半导体衬底100内的掺杂浓度使得所述半导体衬底100的方块电阻为400Ω/sq～6000Ω/sq。若所述半导体衬底100内的掺杂浓度过高容易导致主结两端的电压不足，过低的话，使得形成的主结的两极彼此的反型效果不明显。

类似的，所述场限环21、22、23内的掺杂浓度使得所述场限环21、22、23的方块电阻为10Ω/sq～1200Ω/sq。

另外，本实施例提供的半导体器件还包括形成在半导体衬底100上的场氧化层201、形成在半导体衬底100和场氧化层201上的金属场板401至金属场板404、形成在第一掺杂区14上的金属电极405以及形成在金属场板401至金属场板404、金属电极405和场氧化层201上的钝化层。

其中，本实施例中，所述金属场板401至金属场板404覆盖在半导体衬底100和场氧化层201上。其中，金属场板401为主结上的金属场板，其一端连接主结区域10表面的半导体衬底100，另一端位于所述第一场限环21和第一掺杂区31的交界处。金属场板402至金属场板404分别为第一场限环21、第二场限环22和第三场限环23上的金属场板。场限环上的金属场板结构类似，以金属场板402为例，其一端连接在第一场限环21表面的半导体衬底100上，另一端位于第一场限环21远离主结一侧上的场氧化层201上，且一般不会连接到下一个场限环。所述金属场板401～金属场板404的厚度为2μm～6μm。

本实施例中，所述钝化层包括处于金属场板表面的SiN钝化层500和位于SiN钝化层500表面的光敏聚酰亚胺层600。所述光敏聚酰亚胺层600的厚度为4μm～18μm。

与一般的采用场限环技术的功率半导体器件相比，本实施例提供的功率半导体器件中，增加了N+型第一掺杂区31，所述N+型第一掺杂区31位于所述主结区域10和第一场限环21之间的半导体衬底100的表面。所述第一掺杂区31增加了主结区域10和第一场限环21之间的半导体衬底100的表面浓度，使得主结区域10和第一场限环21之间的半导体衬底100的表面的电子势能较高，有效的降低在高温高压条件下(工作温度约为125℃～150℃，主结区域10为阳极P+接地，N+型掺杂区14为衬底阴极N+接高压)，可动电荷在主结区域10上的场氧化层201表面聚集引起的对该处电场的影响。

利用金属场板401跨接主结区域10和第一场限环21，以实现对主结区域10上的场氧化层201表面的可动电荷的屏蔽作用，稳定器件终端的表面电场，从而降低器件高温下的漏电流，增强其耐压可靠性。

且所述金属场板401接地，在主结区域10和第一场限环21之间形成一个等电位金属层，可以终止外界电荷的电场，从而有效地降低聚集正电荷对终端表面电场的影响，在高温高压条件下，维持整个终端表面电场的稳定，抑制了漏电流的增大，维持器件击穿电压的稳定。

另外，所述场限环21、22、23的外围还形成有N+型的第一掺杂区14，所述N+型的第一掺杂区14的N型掺杂浓度大于半导体衬底100，以截止表面电场，防止表面反型形成P沟道造成表面漏电。

本实施例中还提供了上述半导体器件的制作方法，结合图3至图8所示，包括：

首先，结合图3所示，提供半导体衬底100，在所述半导体衬底100中形成第一掺杂区110。

其中，所述半导体衬底100具有第一掺杂类型，所述第一掺杂区110的掺杂类型和半导体衬底100相同，掺杂浓度高于所述半导体衬底100的掺杂浓度。

在本实施例中，所述半导体衬底100为N型掺杂的硅衬底，其方块电阻为400Ω/sq～6000Ω/sq。

在本实施例中，所述形成第一掺杂区110的步骤包括：利用热氧化工艺在所述半导体衬底100上形成第一氧化层200；利用光刻工艺在所述第一氧化层200上形成第一光刻胶图形210，所述第一光刻胶图形210包括如图4中所示的第一掺杂区31、14的图形；以所述第一氧化层200为掩膜，进行第一离子注入，以在所述半导体衬底100中形成第一离子注入区110。其中，所述第一氧化层200的厚度为所述第一离子注入中注入剂量为2e11cm^-2～1e13cm^-2，能量为60KeV～120KeV的N型杂质。

在其它实施例中，所述形成第一掺杂区110的方式也可以为其它在半导体衬底100表现形成掺杂区的方式，比如热扩散。

接下来，结合图4所示，进行第一退火工艺，使得第一掺杂区110形成第一掺杂区31、14。

本实施例中，所述第一退火工艺为在1100℃～1200℃有氧环境中进行，同时形成有的场氧化层201(第二氧化层)。

在其它实施方式中，所述第一退火工艺也可以为在惰性气体或者N₂氛围中进行，这样的实施方式中，后续工艺中需要另外进行热氧化工艺或者沉积工艺形成场氧化层201。

接下来，结合图5所示，进行第二离子注入，以在所述半导体衬底100中形成主结区域和场限环的掺杂区120。

其中，所述主结区域和所述场限环具有第二掺杂类型，所述第一掺杂类型和第二掺杂类型相反，且所述主结区域和第一场限环的掺杂区120位于所述第一掺杂区的两侧并与所述第一掺杂区紧邻。

本实施例中，本步骤包括：

利用光刻工艺在所述场氧化层201上形成第二光刻胶图形(未图示)，所述第二光刻胶图形为主结区域10和场限环21至23的掺杂区图形；利用刻蚀工艺将所述第二光刻胶图形转移到所述场氧化层201中；去除光刻胶；以所述场氧化层201为掩膜，进行第二离子注入，以在所述半导体衬底100中形成主结区域10和场限环21至23的掺杂区120。

本实施例中，所述第二离子注入中注入剂量为1e13cm^-2～1e15cm^-2，能量为60KeV～120KeV的P型杂质。

接下来，结合图6所示，进行第二退火工艺，以使得所述主结区域和场限环的掺杂区120形成为主结区域10和场限环21至场限环23。

本实施例中，所述第二退火工艺为在1100℃～1200℃的N₂环境下进行。

接下来，结合图7所示，形成金属场板。

本实施例中，所述形成金属场板的工艺包括：形成硼磷硅玻璃；利用光刻工艺，在所述硼磷硅玻璃层中形成通孔；沉积金属层，覆盖过所述ILD层；利用光刻工艺，去除多余的金属层，以形成金属场板401至404。同时，本实施例中，还形成了金属电极405。

其中，形成硼磷硅玻璃的方式为：首先在所述半导体衬底100上沉积厚度为硼磷硅玻璃；然后，在温度为850℃～950℃的环境中进行回流。

接下来，结合图8所示，形成钝化层。

所述钝化层的作用为保护芯片，比如防止后续封装等工序对芯片的颗粒以及可动离子的沾污等。本实施例中，所述形成钝化层的工艺中包括：形成SiN钝化层500；

形成光敏聚酰亚胺层600的步骤。

由于钝化层只需要在器件终端区域形成，有源区需要开出键合窗口进行封装。本步骤中形成的光敏型聚酰亚胺具有光敏性，光刻曝光后经过固化即成为钝化层，且其可预防芯片表面打火现象，且可以防止外界沾污进入芯片内部，降低漏电流。成本低，且性能优越。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种功率半导体器件，其特征在于，包括：

半导体衬底，具有第一掺杂类型；

器件区域，形成在所述半导体衬底上；

主结区域，具有第二掺杂类型，形成在所述器件区域边缘；

若干场限环，具有第二掺杂类型，形成在所述主结区域远离所述器件区域的一侧；

第一掺杂区，具有第一掺杂类型，掺杂浓度高于所述半导体衬底的掺杂浓度，形成在所述主结区域和与所述主结区域相邻的第一场限环之间的半导体衬底中，所述第一掺杂区的深度深于所述主结区域和与所述主结区域相邻的第一场限环；

其中，所述第一掺杂类型和所述第二掺杂类型相反；

所述半导体衬底上形成有金属场板；所述主结区域和所述第一场限环之间的半导体衬底上的金属场板一端与所述主结区域处的半导体衬底接触，另一端位于所述第一掺杂区和所述第一场限环的边界上，与所述第一场限环的边界平齐，使所述金属场板跨接所述主结区域和所述第一场限环；

仅在所述主结区域和与所述主结区域相邻的第一场限环之间的半导体衬底中形成具有所述第一掺杂类型的掺杂区，所述第一场限环为与所述主结区域相邻的所述场限环。

2.根据权利要求1所述的功率半导体器件，其特征在于，所述半导体衬底的方块电阻为400Ω/sq～6000Ω/sq。

3.根据权利要求1所述的功率半导体器件，其特征在于，所述场限环内的方块电阻为10Ω/sq～1200Ω/sq。

4.根据权利要求3所述的功率半导体器件，其特征在于，所述金属场板的厚度为2μm～6μm。

5.根据权利要求3所述的功率半导体器件，其特征在于，所述金属场板的表面还形成有钝化层，所述钝化层包括处于金属场板表面的SiN钝化层和位于SiN钝化层表面的光敏聚酰亚胺层。

6.根据权利要求1所述的功率半导体器件，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。

7.一种如权利要求1所述的功率半导体器件的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有第一掺杂类型；

形成第一掺杂区，所述第一掺杂区的掺杂类型和半导体衬底相同，掺杂浓度高于所述半导体衬底的掺杂浓度，所述第一掺杂区的深度深于所述主结区域和与所述主结区域相邻的第一场限环；

形成主结区域和场限环，所述主结区域和所述场限环具有第二掺杂类型，所述第一掺杂类型和第二掺杂类型相反，且所述主结区域和第一场限环位于所述第一掺杂区的两侧并与所述第一掺杂区紧邻；

所述形成主结区域和场限环的步骤之后，还包括形成覆盖在所述主结区域和第一场限环之间的半导体衬底上的金属场板的步骤，所述主结区域和所述第一场限环之间的金属场板的一端与所述主结区域处的半导体衬底接触，另一端位于所述第一掺杂区和所述第一场限环的边界上，与所述第一场限环的边界平齐，使所述金属场板跨接所述主结区域和所述第一场限环；且在形成所述金属场板之后，还包括在所述金属场板上形成钝化层的工艺，所述形成钝化层的工艺中包括形成光敏聚酰亚胺层的步骤；

仅在所述主结区域和与所述主结区域相邻的第一场限环之间的半导体衬底中形成具有所述第一掺杂类型的掺杂区，所述第一场限环为与所述主结区域相邻的所述场限环。

8.根据权利要求7所述的制作方法，其特征在于，所述形成第一掺杂区的步骤包括：

利用热氧化工艺在所述半导体衬底上形成第一氧化层；

利用光刻工艺在所述第一氧化层上形成第一光刻胶图形，所述第一光刻胶图形为第一掺杂区的图形；

利用刻蚀工艺将所述第一光刻胶图形转移到所述第一氧化层中；

去除光刻胶；

以所述第一氧化层为掩膜，进行第一离子注入，以在所述半导体衬底中形成第一离子注入区；

进行第一退火工艺。

9.根据权利要求8所述的制作方法，其特征在于，所述第一氧化层的厚度为所述第一退火工艺为在1100℃～1200℃有氧环境中进行，同时形成有的第二氧化层。

10.根据权利要求8所述的制作方法，其特征在于，所述第一离子注入中注入剂量为2E11cm^-2～1E13cm^-2，能量为60KeV～120KeV的N型杂质。

11.根据权利要求7所述的制作方法，其特征在于，所述形成主结区域和场限环的步骤包括：

利用热氧化工艺在所述半导体衬底上形成第二氧化层；

利用光刻工艺在所述第二氧化层上形成第二光刻胶图形，所述第二光刻胶图形为主结区域和场限环的掺杂区图形；

利用刻蚀工艺将所述第二光刻胶图形转移到所述第二氧化层中；

去除光刻胶；

以所述第二氧化层为掩膜，进行第二离子注入，以在所述半导体衬底中形成主结区域和场限环的掺杂区；

进行第二退火工艺。

12.根据权利要求11所述的制作方法，其特征在于，所述第二离子注入中注入剂量为1E13cm^-2～1E15cm^-2，能量为60KeV～120KeV的P型杂质。

13.根据权利要求11所述的制作方法，其特征在于，所述第二退火工艺为在1100℃～1200℃的N₂环境下进行。