CN202839619U - 一种高压半导体器件及其终端 - Google Patents

Abstract

本实用新型公开了一种高压半导体器件及其终端，该高压半导体器件终端包括：基底，所述基底包括本体层；场限环，位于所述基底表面内；所述场限环为三层掺杂区结构，其中，第一掺杂区位于本体层表面内，与第一掺杂区掺杂类型相反的第二掺杂区包围第一掺杂区，与所属第一掺杂区掺杂类型相同的第三掺杂区包围第二掺杂区，且第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，第三掺杂区的掺杂浓度介于第二掺杂区和本体层之间。本实用新型实施例的三层掺杂区构成的场限环，提高了高压半导体器件的耐压能力，同时降低了高压半导体器件的终端面积，节省了器件的制作成本。

Description

一种高压半导体器件及其终端

技术领域

本实用新型属于半导体器件领域，尤其涉及一种高压半导体器件及其终端。

背景技术

现代高压半导体器件IGBT、VDMOS、功率二极管diode作为第三代电力电子产品，由于其工作频率高、开关速度快、控制效率高而在电力电子领域得到越来越广泛的应用，尤其在汽车电子、消费电子、开光电源盒工业控制中得到广泛应用（例如继电器，节能灯电子镇流器，电机变频调速，高频加热，马达驱动，家用电器音响装置，开关稳压电源）。现代高压功率半导体器件的阻断能力是衡量发展水平的一个非常重要的标志，依据应用，击穿电压的范围可从25V到6500V，但是由于现代半导体工艺采用平面型终端结构，结深较浅，结边缘弯曲使得耐压降低、耐压稳定性差、器件的安全工作区较小，器件易破坏。因此，为了提高和稳定器件的耐压特性，除了体内各参数间的配合外，更重要的是对表面终止的PN结进行适当的处理，以改善器件边缘的电场分布，减弱表面电场集中，提高器件的耐压能力和稳定性。

现有技术中多为通过改进器件边缘区域的终端结构来提高器件的耐压能力，对于电流垂直流向的高压半导体器件来说，如绝缘栅双极型晶体硅IGBT、垂直双扩散金属-氧化物半导体场效应晶体管VDMOS，功率二极管diode，常用的方式有两种，一是场限环终端技术（Field Limiting Rings TerminalTechnology，简称FLR），二是场板终端技术（Field Plate Terminal Technology，简称FP），其中，场限环结构可有效抑制主结边缘曲率效应引起的电场集中，从而提高耐压，并且与低压集成电路工艺兼容，便于在功率集成电路和分立高压器件中推广，另外，放置在耗尽区边缘的场限环可以作为高压探测器，驱动SPIC中的保护电路，使SPIC更加灵敏。

传统的场限环终端结构，如图1所示，包括：

本体层108，该本体层108的大部分区域为漂移区；

场限环102，位于所述本体层表面内（此处以两级场限环为例），所述场限环仅具有一个掺杂区，且掺杂类型与本体层相反；

主结103，作为有源区和终端的过渡区，位于本体层表面内，

电极106，连接在主结上，实现与主结的电性连接，且所述电极为栅电极或者发射极；

集电极105，位于本体层108背面。

当集电极105相对于电极106加正压并且所加电压不断加大时，耗尽区首先在主结103形成。合理选择主结103和第一个场限环102之间的距离，使得主结103发生雪崩击穿之前，主结103的耗尽区与第一个场限环102的耗尽区相连。依次类推，在第一个场限环102发生雪崩击穿之前，第一个场限环与第二个场限环的耗尽区相连，即在电压不断加大时，场限环102具有分压作用。

但是，随着高压半导体器件技术的发展，对于高压半导体器件的耐压能力的要求越来越高，上述结构的场限环的耐压能力逐渐无法满足高压半导体器件高耐压的实际需求，且上述结构的场限环的终端面积较大，无法满足器件小型化的需求，且器件制作成本高。

实用新型内容

有鉴于此，本实用新型提供一种高压半导体器件及其终端，既满足高压半导体器件的高耐压需求，又能降低终端面积，节省高压半导体器件的制作成本。

为实现上述目的，本实用新型实施例提供了如下技术方案：

一种高压半导体器件终端，包括：

基底，所述基底包括本体层；

场限环，位于所述基底表面内，所述场限环包括：位于所述本体层表面内的第一掺杂区；

位于所述本体层表面内且包覆所述第一掺杂区的第二掺杂区；

位于所述本体层表面内且包覆所述第二掺杂区的第三掺杂区；

其中，所述第一掺杂区和第二掺杂区的掺杂类型相同，第三掺杂区和第二掺杂区的掺杂类型相反，与所述本体层的掺杂类型相同，且所述第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，第三掺杂区的掺杂浓度介于第二掺杂区和本体层之间。

优选的，所述第一掺杂区的掺杂剂量范围为1e14cm^-2~5e16cm^-2，结深范围为5μm~15μm。

优选的，所述第二掺杂区的掺杂剂量为第一掺杂区掺杂剂量的1/100~1/10，具体范围为1e12cm^-2~5e16cm^-2，结深范围比第一掺杂区的结深大2μm~5μm。

优选的，所述第三掺杂区的掺杂浓度为本体层掺杂浓度的5~50倍，具体范围为1e12cm^-2~1e14cm^-2，结深范围比第二掺杂区的结深大2μm~10μm；

优选的，该高压半导体器件终端还包括：

位于所述高压半导体器件边缘的截止环，所述场限环位于所述高压半导体器件的主结和所述截止环之间。

优选的，所述场限环的数量至少为两个。

优选的，所述场限环至少为两个时，所述第三掺杂区两两相互独立。

优选的，所述场限环至少为两个时，所述第三掺杂区两两之间存在交叠的部分。

优选的，所述场限环至少为两个时，多个场限环共用一个第三掺杂区。

优选的，所述场限环至少为两个时，场截止环和多个场限环共用一个第三掺杂区。

优选的，所述场限环上面覆盖有场板结构。

一种高压半导体器件，包括：主结和高压半导体器件终端，所述高压半导体器件终端位于该器件的边缘区域。

优选的，所述器件为IGBT器件、VDMOS器件、功率二极管。

与现有技术相比，上述技术方案具有以下优点：

本实用新型实施例提供的高压半导体器件终端将仅具有一个掺杂区的场限环改为包括三层掺杂区的场限环，其中，第一掺杂区与第二掺杂区掺杂类型相同，且第一掺杂区浓度大于第二掺杂区，那么在终端承受耐压时，耗尽区在场限环和本体层形成的PN结两侧开始形成，此时电场在浓度较高的第一掺杂区迅速降为零，可以在承受高耐压的时候，防止第二掺杂区发生穿通造成器件耐压的失效。而第二掺杂区由于其掺杂浓度较低，载流子密度小，电阻高，可以承受一定的耐压，那么在本体层承压能力保持不变的情况下，第二掺杂区就具有进一步提高终端整体耐压的能力。

并且，根据上述原理，当终端承受相同的耐压时，第二掺杂区的掺杂浓度越低，所需要的第二掺杂区的面积就越小，即第二掺杂区还有降低终端面积的作用，一般情况下，本体层的全部区域或大部分区域为漂移区，且终端的宽度与漂移区的掺杂浓度的平方根倒数成正比，即

也就是说漂移区的掺杂浓度越大终端的面积越小，但器件的耐压又限制漂移区的掺杂浓度不能太大。这时，第三掺杂区位于第二掺杂区和漂移区之间，且其掺杂浓度大于漂移区的掺杂浓度，第三掺杂区相当于部分漂移区，又因为其掺杂浓度较大，那么根据公式

第三掺杂区与漂移区整体的宽度就会在一定程度上减小，且又因为第三掺杂区对于漂移区来说很小，不会影响漂移区的耐压，即第三掺杂区可以在保证耐压的同时降低终端面积，满足器件小型化的需求，且节省了高压半导体器件的制作成本。

附图说明

通过附图所示，本实用新型的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本实用新型的主旨。

图1是传统的场限环终端结构；

图2是传统的场限环终端结构电场分布示意图；

图3是本实用新型实施例一公开的高压半导体终端的剖面图；

图4-1是本实用新型提供的场限环终端部分结构电场分布示意图；

图4-2是本实用新型提供的场限环终端整体结构电场分布示意图；

图5是本实用新型实施例二公开的高压半导体终端的剖面图；

图6本实用新型实施例三公开的一个高压半导体终端的剖面图；

图7本实用新型实施例三公开的另一个高压半导体终端的剖面图；

图8本实用新型实施例四公开的一个高压半导体终端的剖面图；

图9本实用新型实施例四公开的另一个高压半导体终端的剖面图；

图10本实用新型实施例五公开的一个高压半导体终端的剖面图；

图11本实用新型实施例五公开的另一个高压半导体终端的剖面图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。

其次，本实用新型结合示意图进行详细描述，在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术部分所述，现有技术中的场限环耐压能力有限，已不能满足高压半导体器件越来越高的耐压趋势，且与此种结构场限环结合的高压半导体器件的面积较大，无法满足器件小型化的需求，且制作成本高。

发明人研究发现，形成上述问题的原因是，如图2，现有终端的场限环为与漂移区掺杂类型相反的高掺杂区，此种高掺杂区的掺杂浓度远大于漂移区，当终端承受耐压时，耗尽区在漂移区和场限环形成的PN结两侧开始形成，电场在此种浓度差很大的PN结内迅速降为零，也即，PN结位置基本不承受耐压，场限环终端结构主要承受耐压的部分只有漂移区，而漂移区的耐压能力是与其掺杂浓度息息相关的，掺杂浓度越小，耐压能力越强，但是漂移区掺杂浓度越小，终端面积就会越大，即漂移区掺杂浓度必须满足在一定范围内，故此种结构的场限环终端的耐压能力有限。

基于上述原因，本实用新型实施例提供了一种新的高压半导体器件及其终端，以解决上述问题，具体描述参见以下实施例。需要说明的是，为了便于描述，以下实施例中的高压半导体器件为高压IGBT，但是本实用新型适用于其他种类的高压半导体器件，如VDMOS、功率二极管等。

实施例一

本实用新型实施例一提供了一种高压半导体终端，其结构如图3所示，图3为该高压半导体终端的剖面图，下面结合图3对该高压半导体终端的结构进行详细说明。

该高压半导体终端包括：

基底311，所述基底包括本体层308；

需要说明的是，本实施例中的基底可以包括半导体元素，例如采用直拉法（简称CZ法）、区熔法（简称FZ法）或外延生长法制作的单晶硅、碳化硅等材料，也可以是绝缘体上硅（SOI）。此外，半导体基底还可以为外延层或掩埋层组成的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本实用新型的精神和范围。

本实施例中的本体层308的全部或大部分区域为漂移区，且漂移区为承受耐压的主要区域，且终端的宽度W与漂移区的掺杂浓度平方根的倒数成正比，即

也即漂移区的掺杂浓度越大终端的面积越小，但另一方面漂移区的掺杂浓度又和器件有源区的耐压息息相关，因此又要保证漂移区的掺杂浓度不能过大，即漂移区的掺杂浓度根据实际要求的耐压和终端面积大小进行浓度范围的确定。

位于高压半导体终端边缘的场截止环301，场截止环的掺杂类型与漂移区相同，且掺杂浓度远远大于漂移区，当高压半导体器件的外加电压很高时，场截止环301可保证耗尽区通过所有场限环后，使外加电压形成的电场在该区域截止，避免高压半导体器件被击穿，对高压半导体器件起保护作用。

在本实用新型其它实施例中，可以没有场截止环，若终端面积足够大，场限环与漂移区的整体耐压能力足够大，保证耗尽区不会到达边缘，就可以不设置场截止环，从而减少一个掺杂过程，简化终端的制作步骤。

主结303，作为有源区和终端的过渡区，位于漂移区表面内，在主结303上还设置有电极306，主结303与电极306电性相连，其中电极306可以为栅电极或者发射极。

位于所述基底表面内的场限环，所述场限环包括：位于所述漂移区表面内的第一掺杂区309，位于所述漂移区表面内且包覆所述第一掺杂区的第二掺杂区302，位于所述漂移区表面内且包覆所述第二掺杂区的第三掺杂区310；

其中，所述第一掺杂区和第二掺杂区的掺杂类型相同，第三掺杂区和第二掺杂区的掺杂类型相反，与所述本体层的掺杂类型相同，且所述第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，第三掺杂区的掺杂浓度介于第二掺杂区和本体层之间。本实施例中的场限环作用原理是，当主结上的反偏电压上升使终端承受耐压时，耗尽区在第一掺杂区和第二掺杂区组成的场限环和漂移区形成的PN结两侧开始形成，如图4-1所示，由于第一掺杂区的掺杂浓度远远大于漂移区，电场会在第一掺杂区内迅速降为零，起到了防止第二掺杂区穿通的作用，而第二掺杂区由于其掺杂浓度较低，载流子密度小，电阻高，可以承受一定的耐压，那么在漂移区承压能力保持不变的情况下，第二掺杂区就具有进一步提高终端整体耐压的能力。并且，在终端整体承受耐压值不变的前提下，第二掺杂区的浓度越高，终端面积就越小，即第二掺杂区还具有减小终端面积的作用，而场限环的最外层的第三掺杂区浓度高于漂移区，由于终端的宽度与漂移区的掺杂浓度平方根的倒数成正比，那么第三掺杂区的比漂移区高的掺杂浓度可以使终端宽度减小，即可以在不影响漂移区耐压的同时，进一步降低终端面积。

集电极305，所述集电极一般在漂移区的背面通过离子注入或者扩散的方式形成，但在一些结构中，集电极也可以作为初始材料衬底。

绝缘层304，位于终端上方覆盖的绝缘层304，该绝缘层的材料可以为氧化硅，也可以为氮化硅、氮氧化硅或者氮化硅和氧化硅组成的两层结构。虽然在此描述了可以形成绝缘层的材料的几个示例，但是可以作为绝缘层的任何材料也均落入本实用新型的精神和范围。

下面以N型高压IGBT终端为例，对上述结构进行详细的说明。

基底，所述基底包括本体层308，且所述本体层308为N型漂移区单层结构，该N型漂移区为N型轻掺杂区，该N型漂移区是在具有集电极305的衬底上采用外延工艺形成的。

在本实用新型其它实施例中，该本体层308还包含N缓冲层和N漂移区的双层结构（图中未示出），N型缓冲层位于N漂移区和集电极305之间，同样的，N缓冲层和N漂移区也是在具有集电极305的衬底上采用外延工艺形成的。

场截止环301，所述场截止环位于高压半导体器件的边缘，为与漂移区掺杂类型相同，但掺杂浓度远高于漂移区的N型重掺杂区，在耐压很高致耗尽区到达边缘时，保证电压在该区域截止，防止高压半导体终端的耐压失效，对高压半导体器件起保护作用。

主结303，作为有源区和终端的过渡区，位于N漂移区表面内，与漂移区掺杂类型相反，且掺杂浓度较高，为P型重掺杂区，与N型轻掺杂的漂移区构成PN结。

场限环，位于所述基底308表面内，所述场限环包括：位于漂移区表面内的P型重掺杂区309，位于漂移区表面内且包覆P型重掺杂区的P型轻掺杂区302，以及位于漂移区表面内且包覆P型轻掺杂区的N型重掺杂区310。

其中N型重掺杂区的掺杂浓度介于P型轻掺杂区和N型漂移区之间。

具体数据为：P型重掺杂区的掺杂剂量范围为1e14cm^-2~5e16cm^-2，结深范围为5μm~15μm；

P型低掺杂区的掺杂剂量为P型高掺杂区掺杂剂量的1/100~1/10，具体范围为1e12cm^-2~1e16cm^-2，结深范围比P型轻掺杂区的结深大2μm~5μm；

N型重掺杂区的掺杂浓度为N漂移区掺杂浓度的5~50倍，具体范围为1e12cm^-2~1e14cm^-2，结深范围比P型低掺杂区的结深大2~10μm。

P型集电极305，可以通过在N型漂移区背面通过离子注入或者扩散的方式形成。

本实施例中，可以采用离子注入的方式在漂移区内部形成场截止环，主结和场限环。

具体过程可以为，在进行离子注入之前，可在漂移区的表面上生长一层薄氧化层作为注入氧化层，之后再根据具体的掺杂类型、掺杂浓度的需要进行离子注入。其中，注入氧化层的作用是在进行离子注入的过程中，减小有源区的表面受到的离子注入损伤和防止杂质原子或离子从基底的硅中扩散出去；所述注入氧化层可以采用CVD或热氧化工艺形成。

绝缘层304，在N型漂移区表面形成。本实施例可采用LPCVD的方式在N型漂移区表面沉积一层SiO₂。

需要强调的是，本实施例中高压半导体器件为N型，对于P型高压半导体器件仍然适用，漂移区为P型轻掺杂，只要将对应的场限环的掺杂类型改为第一掺杂区为N型重掺杂，第二掺杂区掺杂类型为N型轻掺杂，第三掺杂区掺杂类型为P型重掺杂，对于其他种类的高压半导体器件也同理。对场限环的要求为：第一掺杂区和第二掺杂区的掺杂类型与漂移区的掺杂类型对应相同，第三掺杂区的掺杂类型和漂移区的掺杂类型相反，且第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，第三掺杂区的掺杂浓度小于第二掺杂区大于漂移区。

需要说明的是，本实施例中并不限定场限环的数量以及各场限环两两之间的间距，场限环的数量可以结合终端面积及耐压要求等因素综合考虑，而场限环两两之间的间距的具体数值也需结合器件中影响击穿电压和分压效率的诸多因素同时进行考虑，如半导体器件的表面电荷的多少（一般情况下双极型器件的表面电荷越多，击穿电压越低）、衬底的掺杂浓度（衬底掺杂浓度越低，击穿电压越高）、结深（结深增加，击穿电压也增加）以及基底厚度等。

此种结构的高压半导体终端，三层掺杂区结构的场限环的电场分布如图4-2所示，可见整体电场分布趋于平滑，减弱了主结边缘的结边缘弯曲，使得高压半导体器件的耐压更加稳定，同时提高高压半导体器件的耐压能力，进一步减小终端面积，符合现今高压半导体器件高耐压，小型化的发展趋势。

实施例二

本实施例公开的半导体器件终端的结构与上一实施例类似，但是与上一实施例不同的是，该高压半导体器件终端为场限环与场板结合的结构。

本实施公开的高压半导体器件终端的剖面图如图5所示。

在每个场限环上方覆盖有场板结构507，场板结构呈阶梯状，直接通过绝缘介质504隔开。

场板的材料可以为金属也可以为多晶硅。

场板的作用为，当主结外加反向电压时，根据高斯定律，场板上的感应负电荷与半导体耗尽区内相反极性的电荷相互作用，使半导体表面耗尽区展开，有效的降低各个场限环处的峰值电场，提高了器件的耐压能力。

本实施例中每个场限环上都有一个场板，这种将场板与场限环相结合的结构，结合了场限环和场板的优点，不仅可以达到较高的击穿电压，而且有较好的可靠性。

实施例三

本实施例公开的半导体器件终端的结构与实施例一或实施例二类似，但是与实施例一或实施例二不同的是，该高压半导体器件终端中的多个场限环的第三掺杂区存在交叠的部分，如图6、图7所示。

在制作过程中，场限环的第三掺杂区在进行掺杂过程无需进行严格的位置控制，只要满足其结深大于包覆的第二掺杂区规定的深度即可，简化了制作工艺。

实施例四

本实施例公开的半导体终端的结构与实施例一或实施例二类似，但是与实施例一或实施例二不同的是，该高压半导体器件终端中的多个场限环共用一个第三掺杂区，如图8、图9所示。

在进行第三掺杂区的制作时，只进行一次掺杂工艺即可满足后续场限环中第二掺杂区被第三掺杂区包覆的要求，简化了制作工艺。

实施例五

本实施例公开的半导体终端的结构与实施例一或实施例二类似，但是与实施例一或实施例二不同的是，该高压半导体器件终端中的场截止环和多个场限环共用一个第三掺杂区，如图10、图11所示。

由于第三掺杂区与场截止环的掺杂类型相同，场截止环可以在第三掺杂区中直接进行进一步的掺杂，使掺杂浓度满足场截止环的浓度要求即可。

以上所述实施例，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制。

虽然本实用新型已以较佳实施例披露如上，然而并非用以限定本实用新型。任何熟悉本领域的技术人员，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的方法和技术内容对本实用新型技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。

Claims (13)

1.一种高压半导体器件终端，其特征在于，包括：

基底，所述基底包括本体层；

场限环，位于所述基底表面内，所述场限环包括：位于所述本体层表面内的第一掺杂区；

位于所述本体层表面内且包覆所述第一掺杂区的第二掺杂区；

位于所述本体层表面内且包覆所述第二掺杂区的第三掺杂区；

其中，所述第一掺杂区和第二掺杂区的掺杂类型相同，第三掺杂区和第二掺杂区的掺杂类型相反，与所述本体层的掺杂类型相同，且所述第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，第三掺杂区的掺杂浓度介于第二掺杂区和本体层之间。

2.根据权利要求1所述的终端，其特征在于，所述第一掺杂区的掺杂剂量范围为1e14cm^-2~5e16cm^-2，结深范围为5μm~15μm。

3.根据权利要求1所述的终端，其特征在于，所述第二掺杂区的掺杂剂量为第一掺杂区掺杂剂量的1/100~1/10，具体范围为1e12cm^-2~5e16cm^-2，结深范围比第一掺杂区的结深大2μm~5μm。

4.根据权利要求1所述的终端，其特征在于，所述第三掺杂区的掺杂浓度为本体层掺杂浓度的5~50倍，具体范围为1e12cm^-2~1e14cm^-2，结深范围比第二掺杂区的结深大2μm~10μm。

5.根据权利要求1所述的终端，其特征在于，还包括：

位于所述高压半导体器件边缘的截止环，所述场限环位于所述高压半导体器件的主结和所述截止环之间。

6.根据权利要求5所述的终端，其特征在于，所述场限环的数量至少为两个。

7.根据权利要求6所述的终端，其特征在于，所述场限环至少为两个时，所述第三掺杂区两两相互独立。

8.根据权利要求6所述的终端，其特征在于，所述场限环至少为两个时，所述第三掺杂区两两之间存在交叠的部分。

9.根据权利要求6所述的终端，其特征在于，所述场限环至少为两个时，多个场限环共用一个第三掺杂区。

10.根据权利要求6所述的终端，其特征在于，所述场限环至少为两个时，场截止环和多个场限环共用一个第三掺杂区。

11.根据权利要求1所述的终端，其特征在于，所述场限环上面覆盖有场板结构。

12.一种高压半导体器件，其特征在于，包括：主结和如权1-11所述的终端，所述终端位于该器件的边缘区域。

13.根据权利要求12所述的高压半导体器件，其特征在于，所述器件为IGBT器件、VDMOS器件、功率二极管。

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