CN111554677B - 电磁干扰低的功率器件终端结构 - Google Patents

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Abstract

本发明提供了一种电磁干扰低的功率器件终端结构，所述终端结构包括：从下至上依次层叠设置的金属化漏极、第一导电类型半导体衬底和第一导电类型半导体外延层，以及第二导电类型半导体主结、第二导电类型半导体等位环、第一导电类型截止环、第二导电类型半导体场限环、第一介质层、第二介质层、第三介质层、导电场板和金属化源极。本发明能够在场限环和场板之间引入HK介质层，由半导体场限环、HK介质层和场板构成MIS电容结构，并与相邻的多晶硅场板串联，从而在源极和漏极高电位之间形成了RC吸收网络，能够有效抑制功率器件在快速开关中产生的dv/dt和di/dt，缓解EMI噪声。

Description

电磁干扰低的功率器件终端结构
技术领域
本发明涉及功率半导体器件领域，具体来讲，涉及一种功率器件终端结构。
背景技术
通常，功率器件的典型应用环境是开关电源，为满足开关电源小型化需求，其本身的开关频率和功率密度不断提高，模块化和功能集成可以提高电子元器件的功率密度，但也会产生越来越复杂的内部电磁境。功率器件在快速开关转换状态下，其电压和电流在短时间内急剧变化，产生高的dv/dt和di/dt，成为一个很强的电磁干扰源。
在电磁干扰(EMI)抑制技术方面，一是从电路传导途径方面来减弱高频高幅值的电磁干扰，例如通过EMI滤波器的设计，可有效抑制共模干扰和差模干扰，但只能局限于滤除某一频段内的高频杂波。二是从器件设计方面改善寄生电容，但容易增大器件开关损耗或增加器件工艺步骤。
发明内容
本发明的目的在于解决现有技术存在的上述不足中的至少一项。
为了实现上述目的，本发明的目的之一在于提供一种能够降低电磁干扰的功率器件终端结构。
为了实现上述目的，本发明提供了一种电磁干扰低的功率器件终端结构，所述电磁干扰低的功率器件终端结构包括：从下至上依次层叠设置的金属化漏极、第一导电类型半导体衬底和第一导电类型半导体外延层，以及第二导电类型半导体主结、第二导电类型半导体等位环、第一导电类型截止环、第二导电类型半导体场限环、第一介质层、第二介质层、第三介质层、导电场板和金属化源极，其中，第二导电类型半导体主结、第二导电类型半导体等位环和第一导电类型截止环设置在所述第一导电类型半导体外延层上部，且所述第二导电类型半导体主结与位于其正上方的金属化源极直接接触，所述第二导电类型半导体等位环与所述第二导电类型半导体主结相接触，所述第一导电类型截止环位于远离第二导电类型半导体主结的远端一侧；所述第二导电类型半导体场限环嵌入地设置在第一导电类型半导体外延层上部且位于所述第二导电类型半导体等位环与第一导电类型截止环之间；多个彼此相隔的第一介质层设置在第一导电类型半导体外延层上，且暴露出第二导电类型半导体等位环、第二导电类型半导体场限环和第一导电类型截止环，且每个第一介质层上表面上相应设置有一个第二介质层，同时所述多个彼此相隔的第一介质层中每两个相邻的第一介质层之间设置有一个导电场板；第三介质层覆盖所有第二介质层的上表面和所有导电场板的上表面。
在本发明的一个示例性实施例中，所述金属化源极可设置在第二导电类型半导体主结上。
在本发明的一个示例性实施例中，所述第二导电类型半导体场限环的数量可以为一个或彼此相隔的两个以上。
在本发明的一个示例性实施例中，所述第一导电类型半导体衬底的掺杂程度可大于第一导电类型半导体外延层。
在本发明的一个示例性实施例中，所述导电场板可以为T型。此外，所述导电场板为T型多晶硅场板。
在本发明的一个示例性实施例中，所述第二介质层的介电常数可高于二氧化硅。
与现有技术相比，本发明的有益效果包括：能够在场限环和场板之间引入HK介质层，由半导体场限环、HK介质层和场板构成MIS电容结构，并与相邻的多晶硅电阻串联，从而在源极和漏极高电位之间形成了RC吸收网络，能够有效抑制功率器件在快速开关中产生的dv/dt和di/dt，缓解EMI噪声。
附图说明
图1示出了本发明电磁干扰低的功率器件终端结构的一个示例性实施例的结构示意图；
图2示出了本发明电磁干扰低的功率器件终端结构的一个示例性实施例的RC网络等效电路图；
图3～图6分别示出了本发明电磁干扰低的功率器件终端结构的一个示例性实施例的制造工艺的流程示意图。
附图标记说明如下：
金属化漏极1，第一导电类型半导体衬底2，第一导电类型半导体外延层3，第二导电类型半导体主结4，第二导电类型半导体等位环5，第二导电类型半导体场限环61和62，第一导电类型截止环7，第一介质层8，导电场板9，第二介质层10，第三介质层11和金属化源极12。
具体实施方式
在下文中，将结合示例性实施例来详细说明本发明的电磁干扰低的功率器件终端结构。
在本发明的一个示例性实施例中，电磁干扰低的功率器件终端结构由从下至上依次层叠设置的金属化漏极(以下可简称为漏极)、第一导电类型半导体衬底(以下可简称为衬底)和第一导电类型半导体外延层(以下可简称为外延层)，以及第二导电类型半导体主结(以下可简称为主结)、第二导电类型半导体等位环(以下可简称为等位环)、第一导电类型截止环(以下可简称为截止环)、第二导电类型半导体场限环(以下可简称为场限环)、第一介质层、第二介质层、第三介质层、导电场板(以下可简称为场板)和金属化源极(以下可简称为源极)构成。
具体来讲，第二导电类型半导体主结、第二导电类型半导体等位环和第一导电类型截止环可设置在所述第一导电类型半导体外延层上部；且第二导电类型半导体主结与位于其正上方的金属化源极直接接触，且第二导电类型半导体主结与金属化源极可共同位于第一导电类型半导体外延层上部的左侧。第二导电类型半导体等位环与第二导电类型半导体主结相接触；第一导电类型截止环可位于远离第二导电类型半导体主结的一侧(例如，位于第一导电类型半导体外延层上部的右侧)。这里，第一导电类型半导体衬底的掺杂程度大于第一导电类型半导体外延层。例如，第一导电类型半导体衬底为重掺杂，
第一导电类型半导体外延层为轻掺杂。其中，第一导电类型离子可以为磷、砷、锑等，重掺杂的第一导电类型半导体衬底的典型浓度为1×1019cm-3～1×1020cm-3，轻掺杂的第一导电类型半导体外延层的典型浓度范围为1×1015cm-3～1×1016cm-3。
第二导电类型半导体场限环可设置在第一导电类型半导体外延层上部，例如，以嵌入态设置在第一导电类型半导体外延层上部中，并且位于第二导电类型半导体等位环与第一导电类型截止环之间。此外，第二导电类型半导体场限环的数量可以为一个或者为彼此相隔开的两个以上。
多个彼此相隔的第一介质层可设置在第一导电类型半导体外延层上，且暴露出第二导电类型半导体等位环的上表面的一部分或全部、第二导电类型半导体场限环的上表面的一部分或全部和第一导电类型截止环的上表面的一部分或全部。第一介质层的数量可以为第二导电类型半导体场限环数量加上三。也就是说，在任意相邻的两个第二导电类型半导体场限环之间、相邻的第二导电类型半导体等位环与第二导电类型半导体场限环之间、以及相邻的第二导电类型半导体场限环之间与第一导电类型截止环之间都形成一个第一介质层，同时在等位环的上表面之外形成位于一个端部(例如，左端)的第一介质层，并在截止环的上表面之外形成位于另一个端部(例如，右端)的第一介质层，各个第一介质层彼此相隔开。
每个第一介质层上表面上相应设置有一个第二介质层，同时所述多个彼此相隔的第一介质层中每两个相邻的第一介质层之间设置有一个T型的导电场板(例如，多晶硅场板)。所述T型的导电场板的小头的下表面与第二导电类型半导体等位环、第二导电类型半导体场限环或第一导电类型截止环中的一个接触，其大头的下表面分别与位于该小头两侧的两个第一介质层接触。这里，第二介质层的介电常数可高于二氧化硅，从而可以在介质层厚度不变的情况下增大电容的大小，缓解器件的开关振荡。
第三介质层覆盖所有第二介质层的上表面和所有导电场板的上表面。
图1示出了本发明电磁干扰低的功率器件终端结构的一个示例性实施例的结构示意图。
如图1所示，在本发明的另一个示例性实施例中，电磁干扰低的功率器件终端结构由金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体外延层3、第二导电类型半导体主结4、第二导电类型半导体等位环5、第二导电类型半导体场限环61和62、第一导电类型截止环7、第一介质层8、、导电场板9、第二介质层10、第三介质层11和金属化源极12构成。
具体来讲，电磁干扰低的功率器件终端结构包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2、第一导电类型半导体外延层3、金属化源极12。所述第一导电类型半导体外延层3上部具有第二导电类型半导体主结4、第二导电类型半导体等位环5和第一导电类型截止环7。所述第二导电类型半导体主结4与位于其正上方的金属化源极12直接接触。
所述第二导电类型半导体等位环5与所述第二导电类型半导体主结4相接触，所述第一导电类型截止环7位于远离第二导电类型半导体主结4的远端一侧。所述第二导电类型半导体等位环5和第一导电类型截止环7之间具有一个或两个以上的第二导电类型半导体场限环(可记为：61、62、……6n，n为自然数，n≥1)。
在相邻的第二导电类型半导体场限环(例如，61与62)之间、相邻的第二导电类型半导体等位环5与第二导电类型半导体场限环(例如，62)之间、以及相邻的第二导电类型半导体场限环之间(例如，62)与第一导电类型截止环7之间都形成一个第一介质层，同时在第二导电类型半导体等位环5的上表面之外形成位于一个端部(例如，左端)的第一介质层，并在第一导电类型截止环7的上表面之外形成位于另一个端部(例如，右端)的第一介质层，各个第一介质层彼此相隔开。
每个第一介质层8上表面上相应设置有一个第二介质层10(例如，HK介质层)，同时所述多个彼此相隔的第一介质层8中每两个相邻的第一介质层之间设置有一个T型的导电场板9。如图2所示，所述T型的导电场板9的小头的下表面与第二导电类型半导体等位环5、第二导电类型半导体场限环61或62或第一导电类型截止环7中的一个接触，其大头的下表面分别与位于该小头两侧的两个第一介质层接触。也就是说，多个正立的T型的导电场板9分别设置在第二导电类型半导体等位环5、第二导电类型半导体场限环61或62或第一导电类型截止环7上，并且多个正立的T型的导电场板9的下头两侧与相连的两个第一介质层8的侧部接触。HK介质是介电常数大于二氧化硅(K＝3.9)的介电材料的泛称，常用的HK介质(高K材料)包括氮化物、铁电材料、金属氧化物等。
第三介质层11覆盖所有第二介质层10的上表面和所有导电场板9的上表面。
图3～图6分别示出了本发明电磁干扰低的功率器件终端结构的一个示例性实施例的制造工艺的流程示意图。
如图3～6所示，在本发明的一个示例性实施例中，电磁干扰低的功率器件终端结构的制造方法可通过以下过程实现。
首先，如图3所示，在第一导电类型半导体衬底2(例如，可以为第一导电类型的重掺杂半导体衬底)上通过外延工艺，生长一层满足预定耐压要求且具有预定厚度的第一导电类型的轻掺杂半导体外延层3(例如，可以为第一导电类型的轻掺杂半导体外延层)。例如，该衬底和外延层材料可以为硅(Si)。例如，预定耐压要求可以为耐600V甚至更高；预定厚度可以为30um～40um范围的厚度。
如图4所示，旋转涂光刻胶，曝光显影，带胶注入第二导电类型离子(例如硼或铟)或该种离子化合物，去胶清洗后在扩散炉中通过高温扩散推结，杂质激活形成第二导电类型半导体主结4。
如图5所示，旋转涂光刻胶，曝光显影后带胶注入第二导电类型离子或该种离子化合物，去胶，清洗后在扩散炉中通过高温扩散推结，激活杂质形成第二导电类型等位环5和场限环61、62……6n，n≥1。
如图6所示，去胶清洗，再旋转涂光刻胶，曝光显影，带胶注入第一导电类型离子(例如磷、砷、锑等)或该种离子化合物，去胶清洗后在扩散炉中通过高温扩散推结，杂质激活形成第一导电类型半导体截止环7(例如，可以为第一导电类型半导体截止环)。
形成多个彼此相隔的第一介质层，所述多个彼此相隔的第一介质层可设置在第一导电类型半导体外延层上，且暴露出第二导电类型半导体等位环的上表面的一部分或全部、第二导电类型半导体场限环的上表面的一部分或全部和第一导电类型截止环的上表面的一部分或全部。
形成多个T型的导电场板和多个第二介质层，其中，每个第一介质层上表面上相应设置有一个第二介质层，同时所述多个彼此相隔的第一介质层中每两个相邻的第一介质层之间设置有一个T型的导电场板。
在多个T型的导电场板和多个第二介质层的上表面覆盖第三介质层11。
通过金属溅射，硅片背面减薄工艺，金属化形成源极金属12和漏极金属1。
下面以第一导电类型半导体为n型硅，第二导电类型半导体为p型硅，来说明本发明图1中的示例性实施例的工作机理。
平面型终端结构中，结深较浅，结曲率半径小，导致耐压降低。场限环可以有效地降低平面结表面曲率效应引起的高电场，提高击穿电压，场板可以有效地抑制表面电荷引起的低击穿。采用场限环与场板相结合的复合终端结构，有效减小了终端长度，增大了终端面积利用率，提高了终端结构的稳定性和可靠性。如图2所示，等位环5与主结4等电位，而主结与源极12直接接触，因此等位环5的电位即为源极电位；而当漏极承受高压时，截止环7位于耗尽区之外，因此截止环7的电位即为漏极电位。在等位环5的上表面覆盖第一介质层和场板，由半导体场限环、第一介质层和场板构成了金属-绝缘层-半导体结构(MIS电容结构)。该MIS结构与在右侧多晶硅电阻相连，形成了一个电阻-电容(RC)吸收单元；并在场限环(61、62、……6n，n≥1)以及截止环上方重复该RC单元，形成了RC吸收网络，该RC吸收网络放置于漏极电位和源极电位之间，因此实现了对漏端开关电压、电流振荡的有效缓解。因此，本发明提出的复合终端结构，在提高器件耐压的基础，有效缓解了器件的电磁干扰问题；且制作方法兼容性强，没有增加额外掩膜与过多工艺步骤。
综上所示，本发明能够在场限环和场板之间引入HK介质层，由半导体场限环、HK介质层和场板构成MIS电容结构，并与相邻的多晶硅场板串联，从而在源极和漏极高电位之间形成了RC吸收网络，能够有效抑制功率器件在快速开关中产生的dv/dt和di/dt，缓解EMI噪声。此外，本发明的场限环可与主结同时扩散形成，且主结和场限环电场强度同时达到临界电场可获得较高的击穿电压，从而一方面增强了器件的耐压，一方面有效抑制了EMI噪声。
尽管上面已经结合示例性实施例及附图描述了本发明，但是本领域普通技术人员应该清楚，在不脱离权利要求的精神和范围的情况下，可以对上述实施例进行各种修改。

Claims (4)

1.一种电磁干扰低的功率器件终端结构，其特征在于，所述电磁干扰低的功率器件终端结构包括：从下至上依次层叠设置的金属化漏极、第一导电类型半导体衬底和第一导电类型半导体外延层，以及第二导电类型半导体主结、第二导电类型半导体等位环、第一导电类型截止环、第二导电类型半导体场限环、第一介质层、第二介质层、第三介质层、导电场板和金属化源极，其中，
第二导电类型半导体主结、第二导电类型半导体等位环和第一导电类型截止环设置在所述第一导电类型半导体外延层上部，且所述第二导电类型半导体主结与位于其正上方的金属化源极直接接触，所述第二导电类型半导体等位环与所述第二导电类型半导体主结相接触，所述第一导电类型截止环位于远离第二导电类型半导体主结的远端一侧；
所述第二导电类型半导体场限环嵌入地设置在第一导电类型半导体外延层上部且位于所述第二导电类型半导体等位环与第一导电类型截止环之间；
多个彼此相隔的第一介质层设置在第一导电类型半导体外延层上，且暴露出第二导电类型半导体等位环、第二导电类型半导体场限环和第一导电类型截止环，且每个第一介质层上表面上相应设置有一个第二介质层，同时所述多个彼此相隔的第一介质层中每两个相邻的第一介质层之间设置有一个导电场板；
第三介质层覆盖所有第二介质层的上表面和所有导电场板的上表面，所述导电场板为T型的多晶硅场板；
所述第二介质层的介电常数高于二氧化硅；
在第二导电类型半导体等位环的上表面之外形成位于一个端部的第一介质层，并在第一导电类型截止环的上表面之外形成位于另一个端部的第一介质层；
第二导电类型半导体等位环上表面的两个端部各与一个第一介质层接触；
第二导电类型半导体场限环上表面的两个端部各与一个第一介质层接触；
第一导电类型截止环上表面的两个端部各与一个第一介质层接触；
所述T型的多晶硅场板小头的下表面与第二导电类型半导体等位环、第二导电类型半导体场限环和第一导电类型截止环均接触，小头同时与其左右两侧的两个第一介质层接触，其大头的下表面分别与位于该小头两侧的两个第一介质层接触；
所述第二导电类型半导体场限环和第二导电类型半导体主结同时扩散形成。
2.根据权利要求1所述的电磁干扰低的功率器件终端结构，其特征在于，所述金属化源极设置在第二导电类型半导体主结上。
3.根据权利要求1所述的电磁干扰低的功率器件终端结构，其特征在于，所述第二导电类型半导体场限环的数量为一个或彼此相隔的两个以上。
4.根据权利要求1所述的电磁干扰低的功率器件终端结构，其特征在于，所述第一导电类型半导体衬底的掺杂程度大于第一导电类型半导体外延层。
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