CN101866946A - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN101866946A CN101866946A CN201010150094A CN201010150094A CN101866946A CN 101866946 A CN101866946 A CN 101866946A CN 201010150094 A CN201010150094 A CN 201010150094A CN 201010150094 A CN201010150094 A CN 201010150094A CN 101866946 A CN101866946 A CN 101866946A
- Authority
- CN
- China
- Prior art keywords
- electrode
- field plate
- guard ring
- semiconductor substrate
- type surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000009413 insulation Methods 0.000 claims abstract description 4
- 230000008878 coupling Effects 0.000 claims description 14
- 238000010168 coupling process Methods 0.000 claims description 14
- 238000005859 coupling reaction Methods 0.000 claims description 14
- 230000006641 stabilisation Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 description 22
- 230000005684 electric field Effects 0.000 description 17
- 239000010410 layer Substances 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 239000004411 aluminium Substances 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 230000003139 buffering effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 150000001398 aluminium Chemical class 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manufacturing & Machinery (AREA)
Abstract
半导体装置(20)包括：在主表面(1a)具有元件形成区域(14)的半导体衬底(1)；保护环(2b)、(2c)、(2d)、(2e)；保护环电极(7b)、(7c)、(7d)、(7e)；沟道截断区域(3)；沟道截断电极(7f)；以及在半导体衬底(1)上以绝缘状态配置的场电极(9a)、(9b)、(10)，场电极(9a)、(9b)、(10)包含位于半导体衬底(1)的主表面(1a)与保护环电极(7e)之间的第一部分(9a)和位于半导体衬底(1)的主表面(1a)与沟道截断电极(7f)之间的第二部分(9b)，在俯视图中，第一部分(9a)具有与保护环电极(7e)重叠的部分(91)，且在俯视图中，第二部分(9b)具有与沟道截断电极(7f)重叠的部分(92)。从而能够得到可以谋求耐压稳定化的半导体装置(20)。
Description
技术领域
本发明涉及半导体装置，特别是涉及具有保护环(guard ring)的半导体装置。
背景技术
一般在功率用半导体中要求高的主耐压保持能力。在进行这种耐压保持时一般使用保护环结构。这些基本结构及应用结构，例如公开于以下文献等。
文献：B.Jayant Baliga，“Power Semiconduntor Devices”，美国，PWS PUBLISHING COMPANY，pp.98-103.
保护环结构是以包围发射极的方式形成浮动的杂质区域，进行表面电场的缓冲，并保持耐压的结构。
在保护环设置至半导体衬底的端部的情况下，在设有元件形成区域的半导体衬底的中央部附近有可能发生电场的峰。因此，不会将保护环形成至半导体衬底的端部。
又，调整保护环间隔，以使电场的峰在最外周的保护环所附带的保护环电极的正下方成为最大。因此，存在在最外周的保护环所附带的保护环电极的正下方提高耐压受限制的问题。
此外，该保护环结构有保持耐压所需要的面积大的问题。
发明内容
本发明鉴于上述课题构思而成，提供能够谋求耐压稳定化的半导体装置。
本发明的半导体装置包括：半导体衬底，该半导体衬底具有主表面且在主表面具有元件形成区域；保护环，在俯视图中该保护环以包围元件形成区域周围的方式形成在半导体衬底的主表面；保护环电极，形成在半导体衬底的主表面上且与保护环电连接；沟道截断区域，在俯视图中该沟道截断区域形成为在半导体衬底的主表面位于保护环的外周侧；沟道截断电极，形成在半导体衬底的主表面上且与沟道截断区域电连接；以及场电极，以绝缘状态配置在半导体衬底上，场电极包含位于半导体衬底的主表面与保护环电极之间的第一部分和位于半导体衬底的主表面与沟道截断电极之间的第二部分，第一部分在俯视图中具有与保护环电极重叠的部分，第二部分在俯视图中具有与沟道截断电极重叠的部分。
依据本发明，场电极包含位于半导体衬底的主表面与保护环电极之间的第一部分和位于半导体衬底的主表面与沟道截断电极之间的第二部分，第一部分在俯视图中具有与保护环电极重叠的部分，第二部分在俯视图中具有与沟道截断电极重叠的部分。从而，场电极与保护环电极及沟道截断电极电容耦合，能够防止最外周的保护环所附带的保护环电极的正下方发生电场集中。因此，能够谋求耐压的稳定化。
本发明的上述以及其它目的、特征、布局及优点，通过参照附图理解的关于本发明的以下的详细说明，当会更加清晰。
附图说明
图1是概略地表示本发明实施方式1的半导体装置的平面图。
图2是沿着图1的II-II线的概略剖视图。
图3是概略表示本发明实施方式2的半导体装置的平面图。
图4是沿着图3的IV-IV线的概略剖视图。
图5是本发明实施方式3的半导体装置的概略剖视图，是对应于图3的IV-IV线的剖面的概略剖视图。
图6是本发明实施方式4的半导体装置的概略剖视图，是对应于图3的IV-IV线的剖面的概略剖视图。
图7是比较例的半导体装置的概略剖视图，是对应于图3的IV-IV线的剖面的概略剖视图。
图8是表示本发明实施方式1和比较例的表面电场分布(电场及距离)的图。
具体实施方式
以下，基于附图，就本发明的实施方式进行说明。
(实施方式1)
首先，对本发明实施方式1的半导体装置的结构进行说明。
参照图1及图2，本实施方式的半导体装置20主要包括：半导体衬底1、集电极电极5、场氧化膜6、发射极电极7a、保护环电极7b、7c、7d、7e、沟道截断(channel stopper)电极7f、以及场电极9a、9b、10。再者，在图1中为了方便图示而省略了钝化膜8。
主要参照图1，在半导体装置20的俯视图中的中央部配置有IGBT(绝缘栅双极型晶体管：Insulated Gate Bipolar Transistor)等的功率用半导体元件的形成区域14。在俯视图中，以包围元件形成区域14周围的方式形成保护环电极7b、7c、7d、7e。在俯视图中，以包围保护环电极7e周围的方式形成场电极10和沟道截断电极7f。
主要参照图2，半导体衬底1包括：n-衬底1b、p型埋入层2a、保护环2b、2c、2d、2e、沟道截断区域3、和n型缓冲层4。半导体衬底1具有主表面1a。在半导体衬底1的主表面1a形成有p型埋入层2a、保护环2b、2c、2d、2e和沟道截断区域3。
p型埋入层2a形成在元件形成区域14，例如用于构成IGBT的基极区域。p型埋入层2a和n-衬底1b的分界处形成主结(main junction)。
保护环2b、2c、2d、2e是为保持耐压而设置的。在最外周的保护环2e的外周侧形成有沟道截断区域3。沟道截断区域3是为了抑制耗尽层延伸至主表面1a的端部而设置的。
在半导体衬底1上形成有场氧化膜6和层间绝缘膜12。发射极电极7a、保护环电极7b、7c、7d、7e及沟道截断电极7f形成在层间绝缘膜12上。经由设置在场氧化膜6及层间绝缘膜12的接触孔，发射极电极7a与p型埋入层2a电连接。
经由设在场氧化膜6及层间绝缘膜12的接触孔，保护环电极7b、7c、7d、7e分别与保护环2b、2c、2d、2e电连接。经由设在场氧化膜6及层间绝缘膜12的接触孔，沟道截断电极7f与沟道截断区域3电连接。
在场氧化膜6与层间绝缘膜12之间形成有场电极9a、9b。场电极9a(第一部分)位于半导体衬底1的主表面1a和保护环电极7e之间。在俯视图中，场电极9a(第一部分)具有与保护环电极7e重叠的部分91。重叠的部分91和保护环电极7e构成电容器C1。
场电极9b(第二部分)位于半导体衬底1的主表面1a和沟道截断电极7f之间。在俯视图中，场电极9b(第二部分)具有与沟道截断电极7f重叠的部分92。重叠的部分92和沟道截断电极7f构成电容器C4。
在层间绝缘膜12上形成有场电极10(第三部分)。场电极10(第三部分)与保护环电极7e及沟道截断电极7f属于相同的层。即，例如通过用铝构成的相同的层，形成场电极10(第三部分)、保护环电极7e及沟道截断电极7f。
此外，在俯视图中，场电极10(第三部分)具有与场电极9a(第一部分)重叠的部分93a。重叠的部分93a和场电极9a构成电容器C2。在俯视图中，场电极10(第三部分)具有与场电极9b(第二部分)重叠的部分93b。重叠的部分93b和场电极9b构成电容器C3。
场电极9a、9b、10与半导体衬底1、保护环电极7e及沟道截断电极7f电气绝缘。
保护环2b、2c、2d、2e的各个保护环和保护环电极7b、7c、7d、7e的各个电极成为浮动电位。此外，保护环电极7e与场电极9a；场电极9a与场电极10；场电极10与场电极9b；以及场电极9b与沟道截断电极7f分别成为浮动电位。
保护环电极7e和场电极9a通过电容器C1来电容耦合。场电极9b和沟道截断电极7f通过电容器C4来电容耦合。场电极9a和场电极10通过电容器C2来电容耦合。场电极9b和场电极10通过电容器C3来电容耦合。
再者，优选形成为使半导体衬底1与场电极9a、9b的距离长于场电极9a、9b与场电极10的距离。从而，半导体衬底1与场电极9a、9b之间的电容耦合小于场电极9a、9b与场电极10之间的电容耦合。因而，抑制场电极9a、9b、10的电位因受到半导体衬底1的主表面1a的电位影响而发生变动。
在发射极电极7a、保护环电极7b、7c、7d、7e、沟道截断电极7f、场电极10和层间绝缘膜12上形成有钝化膜8。
在与半导体衬底1的主表面1a对置的面形成有n型缓冲层4。在n型缓冲层4上形成有集电极电极5。
发射极电极7a、保护环电极7b、7c、7d、7e、沟道截断电极7f、场电极10，例如用铝构成。此外，场电极9a、9b例如用多晶硅构成。它们并不局限于上述材质，可用不同的材质构成。
该半导体装置20的结构可以用一般的IGBT等半导体的工艺流程来形成。例如，可以采用工艺流程中的栅电极埋入工序及发射极电极作成工序。
接着，就本实施方式的半导体装置的动作进行说明。
在本实施方式的半导体装置20中，保护环电极7e和场电极9a通过电容器C1来电容耦合。场电极9b和沟道截断电极7f通过电容器C4来电容耦合。场电极9a和场电极10通过电容器C2来电容耦合。场电极9b和场电极10通过电容器C3来电容耦合。
如此，通过电容器C1～C4，保护环电极7e、场电极9a、9b、10及沟道截断电极7f进行电容耦合。保护环电极7e、场电极9a、9b、10及沟道截断电极7f越往外周侧，电位就越高。
在本实施方式的半导体装置20中，设有多个保护环2b、2c、2d、2e，因此首先耗尽层朝着保护环2b延伸。从而，p型埋入层2a和n-衬底1b边界的主结拐角(corner)部的电场得到缓冲。接着，耗尽层朝着保护环2c延伸，因此保护环2b所附带的保护环电极7b的正下方的电场得到缓冲。如此，通过多个保护环2b、2c、2d、2e，使耗尽层向最外周的保护环2e一侧延伸，从而缓冲电场。
以上，在最外周的保护环2e所附带的保护环电极7e的正下方发生电场的峰。但是，通过场电极9a、9b、10，缓冲了在最外周的保护环2e所附带的保护环电极7e的正下方的电场集中，且使半导体衬底1的表面电位稳定。
接着，与比较例进行对比而说明本实施方式的半导体装置的作用效果。
参照图7，与本实施方式相比，比较例的半导体装置的主要不同点在于形成有场电极9a、9b、10。在该比较例的半导体装置20中，在最外周的保护环2e所附带的保护环电极7e正下方的点X，电场的峰成为最大。
参照图8，图8的实线示出比较例的半导体装置的表面电场分布。再者，图8的虚线示出本实施方式的半导体装置的表面电场分布。点X表示图7的最外周的保护环2e所附带的保护环电极7e正下方的点X的电场和距离。如图8所示，在比较例中电场的峰在点X上成为最大。
与之相对，依据本实施方式的半导体装置20，在最外周的保护环2e所附带的保护环电极7e的外周侧形成有场电极9a、9b、10。又，通过电容器C1～C4，保护环电极7e、场电极9a、9b、10及沟道截断电极7f电容耦合。从而，缓冲施加在最外周的保护环2e所附带的保护环电极7e正下方的电场，能够防止电场集中。因此，能够提升耐压。因此，能够谋求耐压的稳定化。如图8所示，电场的峰不会在最外周的保护环2e所附带的保护环电极7e的正下方成为最大。
此外，依据本实施方式的半导体装置20，能够使最外周的保护环2e与沟道截断区域3之间的电场稳定化。从而，能够缩小最外周的保护环2e与沟道截断区域3之间的宽度，因此能够缩小半导体衬底1的面积。
(实施方式2)
与实施方式1的半导体装置相比，本发明实施方式2的半导体装置的主要不同点在于场电极的结构。
参照图3及图4，在半导体衬底1的主表面1a上随着场氧化膜6形成有场电极9a、9b。再者，图3中为了方便图示而省略了钝化膜8。
在场电极9a、9b上隔着绝缘膜13形成有场电极9c(第三部分)。在场电极9c上形成有层间绝缘膜12。在层间绝缘膜12上形成有保护环电极7e及沟道截断电极7f。即，在比保护环电极7e及沟道截断电极7f更下方的层形成场电极9c(第三部分)。
在俯视图中，场电极9c(第三部分)具有与场电极9a(第一部分)重叠的部分93a。重叠的部分93a和场电极9a构成电容器C2。在俯视图中，场电极9c(第三部分)具有与场电极9b(第二部分)重叠的部分93b。重叠的部分93b和场电极9b构成电容器C3。
场电极9c例如由以高浓度掺杂杂质的多晶硅构成。
再者，本实施方式的除此以外的结构与上述实施方式1相同，因此对于相同的要素赋予相同的符号，并省略其说明。
该半导体装置20的结构可用一般的半导体工艺流程来形成。通过隔着绝缘膜13将场电极9a、9b和场电极9c形成为2层，能够形成所希望的结构。
通过以上结构，依据本实施方式的半导体装置，具有与实施方式1同样的作用效果。
此外，场电极9a、9b、9c形成在场氧化膜6、层间绝缘膜12及绝缘膜13内部，因此能够防止树脂模成形的芯片的问题点即铝滑动(aluminium slide)造成的电压变动。在此铝滑动指的是铝布线因与树脂间的热膨胀率差异导致的热应力而受力，从而发生的剥离或偏移。
(实施方式3)
与实施方式1的半导体装置相比，本发明实施方式3的半导体装置的主要不同点在于场电极的结构。
参照图5，在半导体衬底1的主表面1a上隔着场氧化膜6形成有场电极9a、9b。在场电极9a、9b之间隔着层间绝缘膜12形成有场电极9c(第三部分)。在本实施方式中记载了2个场电极9c(第三部分)，但并不局限于此，可为单个及多个中的至少任一种。场电极9a、9b、9c沿着半导体衬底1的主表面1a延伸的方向排列。场电极9a、9b、9c在主表面1a延伸的方向上与彼此相邻的场电极9a、9b、9c重叠。
在主表面1a延伸的方向上，场电极9c(第三部分)具有与场电极9a(第一部分)重叠的部分93a。重叠的部分93a和场电极9a构成电容器C2。在主表面1a延伸的方向上，场电极9c(第三部分)具有与场电极9b(第二部分)重叠的部分93b。重叠的部分93b和场电极9b构成电容器C3。此外，在主表面1a延伸的方向上各场电极9c(第三部分)之间具有彼此重叠的部分93c。双方重叠的部分93c构成电容器C5。
场电极9c例如由以高浓度掺杂杂质的多晶硅构成。
再者，本实施方式的除此以外的结构与上述实施方式1相同，因此对于相同的要素赋予相同的符号，并省略其说明。
该半导体装置20的结构可用一般的半导体工艺流程来形成，可用1层形成场电极9a、9b和场电极9c。
通过以上结构，依据本实施方式的半导体装置，具有与实施方式1相同的作用效果。
此外，场电极9a、9b、9c形成在场氧化膜6及层间绝缘膜12内部，因此能够防止铝滑动造成的电压变动。
此外，能够用1层形成场电极9a、9b和场电极9c，因此能够减少工艺的工序数，从而可以简化工艺的工序。
(实施方式4)
与实施方式1的半导体装置相比，本发明实施方式4的半导体装置的主要不同点在于场电极的结构。
参照图6，场电极9a(第一部分)、9b(第二部分)、9c(第三部分)包括上层埋入电极11a和下层电极11b。上层埋入电极11a配置成接触于下层电极11b上。
隔着场氧化膜6，在半导体衬底1的主表面1a上形成场电极9a、9b，9c各场电极的下层电极11b。各下层电极11b配置成隔着绝缘膜13彼此相邻。接触于各下层电极11b上地配置有上层埋入电极11a。各上层埋入电极11a配置成隔着层间绝缘膜12彼此相邻。
在本实施方式中记载了2个场电极9c(第三部分)，但并不局限于此，可为单数及多个中的至少任一种。场电极9a、9b、9c沿着半导体衬底1的主表面1a延伸的方向排列。
在主表面1a延伸的方向上，场电极9c(第三部分)具有与场电极9a(第一部分)重叠的部分93a，重叠的部分93a和场电极9a构成电容器C2。在主表面1a延伸的方向上，场电极9c(第三部分)具有与场电极9b(第二部分)重叠的部分93b，重叠的部分93b和场电极9b构成电容器C3。此外，在主表面1a延伸的方向上各场电极9c(第三部分)之间具有彼此重叠的部分93c，双方的重叠的部分93c构成电容器C5。
场电极9a、9b的各上层埋入电极11a可在各下层电极11b上的一部分，此外也可以在全部。在各下层电极11b上的全部区域设置时，能够增大保护环电极7e与场电极9a的电容及沟道截断电极7f与场电极9b的电容。但是电容并不是越大就越好，要考虑电场的分布等整体状况而决定。
上层埋入电极11a通过场氧化膜6、层间绝缘膜12、绝缘膜13来绝缘，但也可以使其一部分钝化膜连接。
再者，本实施方式的除此以外的结构与上述的实施方式1相同，因此对于相同的要素赋予相同的符号，并省略其说明。
该半导体装置20的结构可用一般的半导体工艺流程形成，可将上层埋入电极11a形成为接触于下层电极上11b上。
通过以上结构，依据本实施方式的半导体装置，具有与实施方式1同样的作用效果。
此外，场电极9a、9b、9c形成在场氧化膜6、层间绝缘膜12及绝缘膜13内部，因此能够防止铝滑动造成的电压变动。
此外，场电极9a、9b、9c由上层埋入电极11a和下层电极11b这2层形成，因此容易加厚与沿着半导体衬底1的主表面1a的方向对置的部分的厚度。因此，能够增大场电极9a、9b、9c互相对置的面积。从而，能够谋求耐压的稳定化。
上述的各实施方式可以适当组合。
本发明特别适合在具有保护环的半导体装置上应用。
对本发明进行了详细说明和示意，但这只是示例而不构成限定，应当清楚地理解发明的范围由相应的权利要求解释。
Claims (7)
1.一种半导体装置，其中包括：
半导体衬底，该半导体衬底具有主表面且在所述主表面具有元件形成区域；
保护环，在俯视图中该保护环以包围所述元件形成区域周围的方式形成在所述半导体衬底的所述主表面；
保护环电极，形成在所述半导体衬底的所述主表面上且与所述保护环电连接；
沟道截断区域，在俯视图中该沟道截断区域形成为在所述半导体衬底的所述主表面位于所述保护环的外周侧；
沟道截断电极，形成在所述半导体衬底的所述主表面上且与所述沟道截断区域电连接；以及
场电极，以绝缘状态配置在所述半导体衬底上，
所述场电极包含位于所述半导体衬底的所述主表面与所述保护环电极之间的第一部分和位于所述半导体衬底的所述主表面与所述沟道截断电极之间的第二部分，
所述第一部分在俯视图中具有与所述保护环电极重叠的部分，
所述第二部分在俯视图中与具有所述沟道截断电极重叠的部分。
2.如权利要求1所述的半导体装置，其中，
所述场电极包含所述第一部分及所述第二部分以外的第三部分，
所述第三部分在俯视图中具有与所述第一部分及所述第二部分的至少任一部分重叠的部分。
3.如权利要求2所述的半导体装置，其中，
所述场电极的所述第三部分与所述保护环电极及所述沟道截断电极属于相同的层。
4.如权利要求2所述的半导体装置，其中，
所述场电极的所述第三部分形成在比所述保护环电极及所述沟道截断电极更下方的层。
5.如权利要求1所述的半导体装置，其中，
所述场电极包含所述第一部分及所述第二部分以外的第三部分，
所述第一部分、所述第二部分及所述第三部分沿着所述主表面延伸的方向排列。
6.如权利要求5所述的半导体装置，其中，
所述场电极包含下层电极和接触于所述下层电极上地配置的上层埋入电极。
7.如权利要求1所述的半导体装置，其中，
所述场电极与所述保护环电极电容耦合，且与所述沟道截断电极电容耦合。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009099997A JP5376365B2 (ja) | 2009-04-16 | 2009-04-16 | 半導体装置 |
| JP2009-099997 | 2009-04-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101866946A true CN101866946A (zh) | 2010-10-20 |
| CN101866946B CN101866946B (zh) | 2013-06-05 |
Family
ID=42779806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010101500942A Expired - Fee Related CN101866946B (zh) | 2009-04-16 | 2010-03-15 | 半导体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9236436B2 (zh) |
| JP (1) | JP5376365B2 (zh) |
| KR (1) | KR101121045B1 (zh) |
| CN (1) | CN101866946B (zh) |
| DE (1) | DE102010011259B4 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014084124A1 (ja) * | 2012-11-29 | 2014-06-05 | 富士電機株式会社 | 半導体装置 |
| CN104103683A (zh) * | 2013-04-08 | 2014-10-15 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN111106168A (zh) * | 2018-10-26 | 2020-05-05 | 珠海格力电器股份有限公司 | 半导体器件的终端耐压结构、半导体器件及其制造方法 |
| CN111554677A (zh) * | 2020-05-06 | 2020-08-18 | 四川立泰电子有限公司 | 电磁干扰低的功率器件终端结构 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5716591B2 (ja) * | 2011-07-26 | 2015-05-13 | 三菱電機株式会社 | 半導体装置 |
| WO2013046908A1 (ja) * | 2011-09-28 | 2013-04-04 | 三菱電機株式会社 | 半導体装置 |
| JP5640969B2 (ja) * | 2011-12-26 | 2014-12-17 | 三菱電機株式会社 | 半導体素子 |
| US9385188B2 (en) | 2012-01-12 | 2016-07-05 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device with termination region having floating electrodes in an insulating layer |
| US9818742B2 (en) * | 2012-05-11 | 2017-11-14 | Polar Semiconductor, Llc | Semiconductor device isolation using an aligned diffusion and polysilicon field plate |
| CN102723278B (zh) * | 2012-06-26 | 2017-03-29 | 上海华虹宏力半导体制造有限公司 | 半导体结构形成方法 |
| JP6129117B2 (ja) * | 2013-05-29 | 2017-05-17 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2014236124A (ja) * | 2013-06-03 | 2014-12-15 | 三菱電機株式会社 | 半導体装置、半導体装置の検査方法 |
| JP6231778B2 (ja) * | 2013-06-05 | 2017-11-15 | キヤノン株式会社 | 電気デバイスおよび放射線検査装置 |
| DE102014005879B4 (de) | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1389918A (zh) * | 2001-06-04 | 2003-01-08 | 松下电器产业株式会社 | 高耐压半导体装置 |
| US20080179671A1 (en) * | 2007-01-31 | 2008-07-31 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| JP2009004681A (ja) * | 2007-06-25 | 2009-01-08 | Toshiba Corp | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634929B2 (ja) * | 1990-06-14 | 1997-07-30 | 三菱電機株式会社 | シリコンプレーナ型半導体装置 |
| JP2739004B2 (ja) | 1992-01-16 | 1998-04-08 | 三菱電機株式会社 | 半導体装置 |
| JP3217488B2 (ja) | 1992-08-28 | 2001-10-09 | 株式会社リコー | 高耐圧半導体装置 |
| JP3397356B2 (ja) * | 1993-02-05 | 2003-04-14 | 株式会社東芝 | 半導体装置 |
| JP3591301B2 (ja) | 1998-05-07 | 2004-11-17 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| JP2000269520A (ja) | 1999-03-15 | 2000-09-29 | Toshiba Corp | 高耐圧型半導体装置 |
| JP4357753B2 (ja) * | 2001-01-26 | 2009-11-04 | 株式会社東芝 | 高耐圧半導体装置 |
| JP2003347547A (ja) | 2002-05-27 | 2003-12-05 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
| JP2005005443A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 高耐圧半導体装置 |
| JP4269863B2 (ja) | 2003-09-25 | 2009-05-27 | 富士電機デバイステクノロジー株式会社 | 双方向高耐圧プレーナ型半導体装置 |
| JP4731816B2 (ja) * | 2004-01-26 | 2011-07-27 | 三菱電機株式会社 | 半導体装置 |
| JP2006173437A (ja) | 2004-12-17 | 2006-06-29 | Toshiba Corp | 半導体装置 |
| US20070029573A1 (en) | 2005-08-08 | 2007-02-08 | Lin Cheng | Vertical-channel junction field-effect transistors having buried gates and methods of making |
| JP4935192B2 (ja) * | 2006-05-31 | 2012-05-23 | 三菱電機株式会社 | 半導体装置 |
-
2009
- 2009-04-16 JP JP2009099997A patent/JP5376365B2/ja not_active Expired - Fee Related
- 2009-12-31 US US12/651,055 patent/US9236436B2/en active Active
-
2010
- 2010-03-10 KR KR1020100021139A patent/KR101121045B1/ko active IP Right Grant
- 2010-03-12 DE DE102010011259.3A patent/DE102010011259B4/de active Active
- 2010-03-15 CN CN2010101500942A patent/CN101866946B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1389918A (zh) * | 2001-06-04 | 2003-01-08 | 松下电器产业株式会社 | 高耐压半导体装置 |
| US20080179671A1 (en) * | 2007-01-31 | 2008-07-31 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| JP2009004681A (ja) * | 2007-06-25 | 2009-01-08 | Toshiba Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014084124A1 (ja) * | 2012-11-29 | 2014-06-05 | 富士電機株式会社 | 半導体装置 |
| CN104103683A (zh) * | 2013-04-08 | 2014-10-15 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN111106168A (zh) * | 2018-10-26 | 2020-05-05 | 珠海格力电器股份有限公司 | 半导体器件的终端耐压结构、半导体器件及其制造方法 |
| CN111554677A (zh) * | 2020-05-06 | 2020-08-18 | 四川立泰电子有限公司 | 电磁干扰低的功率器件终端结构 |
| CN111554677B (zh) * | 2020-05-06 | 2024-02-27 | 四川立泰电子有限公司 | 电磁干扰低的功率器件终端结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010251553A (ja) | 2010-11-04 |
| KR20100114820A (ko) | 2010-10-26 |
| DE102010011259B4 (de) | 2015-05-28 |
| KR101121045B1 (ko) | 2012-03-20 |
| CN101866946B (zh) | 2013-06-05 |
| US20100264507A1 (en) | 2010-10-21 |
| DE102010011259A1 (de) | 2010-10-28 |
| JP5376365B2 (ja) | 2013-12-25 |
| US9236436B2 (en) | 2016-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101866946B (zh) | 半导体装置 | |
| JP7061644B2 (ja) | 高電圧半導体素子及びその素子を製造する方法 | |
| CN203659877U (zh) | 超结器件和包括所述超结器件的半导体结构 | |
| CN105609545B (zh) | 半导体装置 | |
| CN109638069A (zh) | 半导体装置 | |
| CN101233615A (zh) | 半导体元件和电气设备 | |
| CN103872127A (zh) | 半导体装置 | |
| CN104145341A (zh) | 用于高压应用的具有改进端子结构的沟槽型dmos器件 | |
| US9818743B2 (en) | Power semiconductor device with contiguous gate trenches and offset source trenches | |
| CN102694014A (zh) | 半导体装置及其制造方法 | |
| US9502512B2 (en) | Trench power metal oxide semiconductor field effect transistor and edge terminal structure including an L-shaped electric plate capable of raising a breakdown voltage | |
| US9048215B2 (en) | Semiconductor device having a high breakdown voltage | |
| CN103022130A (zh) | 半导体装置 | |
| JP5687582B2 (ja) | 半導体素子およびその製造方法 | |
| CN103681785A (zh) | 半导体装置 | |
| CN103681668A (zh) | 半导体装置 | |
| TW201635538A (zh) | 半導體裝置 | |
| JP2013069852A (ja) | 半導体装置 | |
| US20140097447A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4895890B2 (ja) | 横型高耐圧素子を有する半導体装置の製造方法 | |
| CN203659870U (zh) | 超结器件和包括该超结器件的半导体结构 | |
| CN203659876U (zh) | 超结器件和包括所述超结器件的半导体结构 | |
| JP6271078B2 (ja) | 半導体装置および電力変換装置 | |
| Agarwal et al. | Power MOSFETs in 4 H-SiC: Device Design and Technology | |
| CN109994549B (zh) | 半导体功率器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200629 Address after: Ai Erlandubailin Patentee after: Argona Technology Co.,Ltd. Address before: Tokyo, Japan Patentee before: Mitsubishi Electric Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130605 |