JP2010251553A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010251553A
JP2010251553A JP2009099997A JP2009099997A JP2010251553A JP 2010251553 A JP2010251553 A JP 2010251553A JP 2009099997 A JP2009099997 A JP 2009099997A JP 2009099997 A JP2009099997 A JP 2009099997A JP 2010251553 A JP2010251553 A JP 2010251553A
Authority
JP
Japan
Prior art keywords
electrode
guard ring
field plate
main surface
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009099997A
Other languages
English (en)
Other versions
JP5376365B2 (ja
Inventor
Tetsuo Takahashi
徹雄 高橋
Takami Otsuki
高実 大月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2009099997A priority Critical patent/JP5376365B2/ja
Priority to US12/651,055 priority patent/US9236436B2/en
Priority to KR1020100021139A priority patent/KR101121045B1/ko
Priority to DE102010011259.3A priority patent/DE102010011259B4/de
Priority to CN2010101500942A priority patent/CN101866946B/zh
Publication of JP2010251553A publication Critical patent/JP2010251553A/ja
Application granted granted Critical
Publication of JP5376365B2 publication Critical patent/JP5376365B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

【課題】耐圧の安定化をはかることができる半導体装置を提供する。
【解決手段】半導体装置２０は、主表面１ａに素子形成領域１４を有する半導体基板１と、ガードリング２ｂ，２ｃ，２ｄ，２ｅと、ガードリング電極７ｂ，７ｃ，７ｄ，７ｅと、チャネルストッパ領域３と、チャネルストッパ電極７ｆと、半導体基板１上に絶縁状態で配置されたフィールドプレート９ａ，９ｂ，１０とを備え、フィールドプレート９ａ，９ｂ，１０は、半導体基板１の主表面１ａとガードリング電極７ｅとの間に位置する第１の部分９ａと、半導体基板１の主表面１ａとチャネルストッパ電極７ｆとの間に位置する第２の部分９ｂとを含み、第１の部分９ａは、平面視においてガードリング電極７ｅと重なり合う部分９１を有し、第２の部分９ｂは、平面視においてチャネルストッパ電極７ｆと重なり合う部分９２を有している。
【選択図】図２

Description

本発明は、半導体装置に関し、特にガードリングを有する半導体装置に関するものである。
一般に電力用半導体では高い主耐圧保持能力が要求される。このような耐圧保持にはガードリング構造が一般的に利用されている。これらの基本構造および応用構造は、たとえば単行本「Power Semiconductor Devices」（非特許文献１）などに開示されている。
ジャヤン・バリガ（B. Jayant Baliga）、「パワー半導体デバイスズ（Power Semiconductor Devices）」、（米国）、ピーダブリュエス・パブリッシング・カンパニー（PWS PUBLISHING COMPANY）ｐ．９８−１０３
ガードリング構造はエミッタを囲むようにフローティングの不純物領域を形成して表面電界の緩和を行いつつ、耐圧を保持する構造である。
ガードリングが半導体基板の端まで設けられている場合には、素子形成領域が設けられている半導体基板の中央部の近くで電界のピークが発生するおそれがある。したがって、ガードリングを半導体基板の端までは形成しない。
そして最外周のガードリングに付随するガードリング電極の直下で電界のピークが最大となるようにガードリング間隔が調整される。そのため、最外周のガードリングに付随するガードリング電極の直下で耐圧向上が律速されるという問題がある。
また、このガードリング構造は耐圧を保持するために必要な面積が大きいという問題がある。
本発明は、上記の課題を鑑みてなされたものであり、その目的は、耐圧の安定化をはかることができる半導体装置を提供することである。
本発明の半導体装置は、主表面を有し、主表面に素子形成領域を有する半導体基板と、平面視において素子形成領域の周囲を取り囲むように半導体基板の主表面に形成されたガードリングと、半導体基板の主表面上に形成され、かつガードリングに電気的に接続されたガードリング電極と、平面視においてガードリングの外周側に位置するように半導体基板の主表面に形成されたチャネルストッパ領域と、半導体基板の主表面上に形成され、かつチャネルストッパ領域に電気的に接続されたチャネルストッパ電極と、半導体基板上に絶縁状態で配置されたフィールドプレートとを備え、フィールドプレートは、半導体基板の主表面とガードリング電極との間に位置する第１の部分と、半導体基板の主表面とチャネルストッパ電極との間に位置する第２の部分とを含み、第１の部分は、平面視においてガードリング電極と重なり合う部分を有し、第２の部分は、平面視においてチャネルストッパ電極と重なり合う部分を有している。
本発明によれば、フィールドプレートは、半導体基板の主表面とガードリング電極との間に位置する第１の部分と、半導体基板の主表面とチャネルストッパ電極との間に位置する第２の部分とを含み、第１の部分は、平面視においてガードリング電極と重なり合う部分を有し、第２の部分は、平面視においてチャネルストッパ電極と重なり合う部分を有している。これにより、フィールドプレートがガードリング電極およびチャネルストッパ電極と容量結合しており、最外周のガードリングに付随するガードリング電極の直下に電界集中することを防ぐことができる。したがって、耐圧の安定化をはかることができる。
本発明の実施の形態１における半導体装置を概略的に示す平面図である。 図１のＩＩ−ＩＩ線に沿う概略断面図である。 本発明の実施の形態２における半導体装置を概略的に示す平面図である。 図３のＩＶ−ＩＶ線に沿う概略断面図である。 本発明の実施の形態３における半導体装置の概略断面図であって、図３のＩＶ−ＩＶ線に対応する断面の概略断面図である。 本発明の実施の形態４における半導体装置の概略断面図であって、図３のＩＶ−ＩＶ線に対応する断面の概略断面図である。 比較例の半導体装置の概略断面図であって、図３のＩＶ−ＩＶ線に対応する断面の概略断面図である。 本発明の実施の形態１と比較例との表面電界分布（電界および距離）を示す図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に、本発明の実施の形態１の半導体装置の構成について説明する。
図１および図２を参照して、本実施の形態の半導体装置２０は、半導体基板１と、コレクタ電極５と、フィールド酸化膜６と、エミッタ電極７ａと、ガードリング電極７ｂ，７ｃ，７ｄ，７ｅと、チャネルストッパ電極７ｆと、フィールドプレート９ａ，９ｂ，１０とを主に有している。なお、図１では、見やすくするためパッシベーション膜８が省略されている。
主に図１を参照して、半導体装置２０の平面視における中央部にはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用半導体素子の形成領域１４が配置されている。平面視において素子形成領域１４の周囲を取り囲むようにガードリング電極７ｂ，７ｃ，７ｄ，７ｅが形成されている。平面視においてガードリング電極７ｅの周囲を取り囲むようにフィールドプレート１０と、チャネルストッパ電極７ｆとが形成されている。
主に図２を参照して、半導体基板１は、ｎ-基板１ｂと、ｐ型埋め込み層２ａと、ガードリング２ｂ，２ｃ，２ｄ，２ｅと、チャネルストッパ領域３と、ｎ型バッファ層４とを有している。半導体基板１は、主表面１ａを有している。半導体基板１の主表面１ａにｐ型埋め込み層２ａと、ガードリング２ｂ，２ｃ，２ｄ，２ｅと、チャネルストッパ領域３とが形成されている。
ｐ型埋め込み層２ａは、素子形成領域１４に形成されており、たとえばＩＧＢＴのベース領域を構成するものである。ｐ型埋め込み層２ａとｎ-基板１ｂとの境が主接合を形成している。
ガードリング２ｂ，２ｃ，２ｄ，２ｅは、耐圧を保持するために設けられている。最外周のガードリング２ｅの外周側にチャネルストッパ領域３が形成されている。チャネルストッパ領域３は、主表面１ａの端まで空乏層が伸びることを抑えるために設けられている。
半導体基板１の上にフィールド酸化膜６と層間絶縁膜１２とが形成されている。エミッタ電極７ａ、ガードリング電極７ｂ，７ｃ，７ｄ，７ｅおよびチャネルストッパ電極７ｆは層間絶縁膜１２上に形成されている。エミッタ電極７ａは、フィールド酸化膜６および層間絶縁膜１２に設けられたコンタクトホールを介してｐ型埋め込み層２ａと電気的に接続されている。
ガードリング電極７ｂ，７ｃ，７ｄ，７ｅのそれぞれは、フィールド酸化膜６および層間絶縁膜１２に設けられたコンタクトホールを介してガードリング２ｂ，２ｃ，２ｄ，２ｅと電気的に接続されている。チャネルストッパ電極７ｆは、フィールド酸化膜６および層間絶縁膜１２に設けられたコンタクトホールを介してチャネルストッパ領域３と電気的に接続されている。
フィールド酸化膜６と層間絶縁膜１２との間にフィールドプレート９ａ，９ｂが形成されている。フィールドプレート９ａ（第１の部分）は、半導体基板１の主表面１ａとガードリング電極７ｅとの間に位置している。フィールドプレート９ａ（第１の部分）は、平面視においてガードリング電極７ｅと重なり合う部分９１を有している。重なり合う部分９１とガードリング電極７ｅとがキャパシタＣ１を構成している。
フィールドプレート９ｂ（第２の部分）は、半導体基板１の主表面１ａとチャネルストッパ電極７ｆとの間に位置している。フィールドプレート９ｂ（第２の部分）は、平面視においてチャネルストッパ電極７ｆと重なり合う部分９２を有している。重なり合う部分９２とチャネルストッパ電極７ｆとがキャパシタＣ４を構成している。
層間絶縁膜１２上にフィールドプレート１０（第３の部分）が形成されている。フィールドプレート１０（第３の部分）は、ガードリング電極７ｅおよびチャネルストッパ電極７ｆと同一の層に属している。つまり、たとえばアルミニウムからなる同一の層によって、フィールドプレート１０（第３の部分）、ガードリング電極７ｅおよびチャネルストッパ電極７ｆが形成されている。
また、フィールドプレート１０（第３の部分）は、平面視においてフィールドプレート９ａ（第１の部分）と重なり合う部分９３ａを有している。重なり合う部分９３ａとフィールドプレート９ａとがキャパシタＣ２を構成している。フィールドプレート１０（第３の部分）は、平面視においてフィールドプレート９ｂ（第２の部分）と重なり合う部分９３ｂを有している。重なり合う部分９３ｂとフィールドプレート９ｂとがキャパシタＣ３を構成している。
フィールドプレート９ａ，９ｂ，１０が半導体基板１、ガードリング電極７ｅおよびチャネルストッパ電極７ｆと電気的に絶縁されている。
ガードリング２ｂ，２ｃ，２ｄ，２ｅのそれぞれと、ガードリング電極７ｂ，７ｃ，７ｄ，７ｅのそれぞれとはフローティング電位となっている。また、ガードリング電極７ｅとフィールドプレート９ａ、フィールドプレート９ａとフィールドプレート１０、フィールドプレート１０とフィールドプレート９ｂ、フィールドプレート９ｂとチャネルストッパ電極７ｆのそれぞれは、フローティング電位となっている。
キャパシタＣ１によってガードリング電極７ｅとフィールドプレート９ａとが容量結合している。キャパシタＣ４によってフィールドプレート９ｂとチャネルストッパ電極７ｆとが容量結合している。キャパシタＣ２によってフィールドプレート９ａとフィールドプレート１０とが容量結合している。キャパシタＣ３によってフィールドプレート９ｂとフィールドプレート１０とが容量結合している。
なお、フィールドプレート９ａ，９ｂとフィールドプレート１０との距離より、半導体基板１とフィールドプレート９ａ，９ｂとの距離の方が長く形成されていることが好ましい。これにより、フィールドフィールドプレート９ａ，９ｂとフィールドプレート１０との間の容量結合より、半導体基板１とフィールドプレート９ａ，９ｂとの間の容量結合が小さくなる。よって、半導体基板１の主表面１ａの電位の影響を受けてフィールドプレート９ａ，９ｂ，１０の電位が動くことが抑制される。
エミッタ電極７ａと、ガードリング電極７ｂ，７ｃ，７ｄ，７ｅと、チャネルストッパ電極７ｆと、フィールドプレート１０と、層間絶縁膜１２上にはパッシベーション膜８が形成されている。
半導体基板１の主表面１ａと対向する面にｎ型バッファ層４が形成されている。ｎ型バッファ層４上にコレクタ電極５が形成されている。
エミッタ電極７ａと、ガードリング電極７ｂ，７ｃ，７ｄ，７ｅと、チャネルストッパ電極７ｆと、フィールドプレート１０とは、たとえばアルミニウムからなっている。また、フィールドプレート９ａ，９ｂは、たとえば、ポリシリコンからなっている。これらは、上記の材質に限定されず、異なる材質からなっていてもよい。
この半導体装置２０の構成は、一般的なＩＧＢＴなどの半導体のプロセスフローで形成することが可能である。たとえば、プロセスフローにおけるゲート電極埋め込み工程およびエミッタ電極作成工程が適用され得る。
次に、本実施の形態の半導体装置の動作について説明する。
本実施の形態の半導体装置２０では、キャパシタＣ１によってガードリング電極７ｅとフィールドプレート９ａとが容量結合している。キャパシタＣ４によってフィールドプレート９ｂとチャネルストッパ電極７ｆとが容量結合している。キャパシタＣ２によってフィールドプレート９ａとフィールドプレート１０とが容量結合している。キャパシタＣ３によってフィールドプレート９ｂとフィールドプレート１０とが容量結合している。
このようにして、キャパシタＣ１〜Ｃ４によって、ガードリング電極７ｅ、フィールドプレート９ａ，９ｂ，１０およびチャネルストッパ電極７ｆは容量結合している。ガードリング電極７ｅ、フィールドプレート９ａ，９ｂ，１０およびチャネルストッパ電極７ｆは、外周側ほど電位が高い。
本実施の形態の半導体装置２０では、複数のガードリング２ｂ，２ｃ，２ｄ，２ｅを設けているため、まず空乏層がガードリング２ｂに向かって伸びる。これにより、ｐ型埋め込み層２ａとｎ-基板１ｂとの境の主接合のコーナー部の電界が緩和される。続いて、空乏層がガードリング２ｃに向かって伸びるため、ガードリング２ｂに付随するガードリング電極７ｂの直下の電界が緩和される。このようにして、複数のガードリング２ｂ、２ｃ、２ｄ、２ｅによって、最外周のガードリング２ｅ側に空乏層を伸ばすことにより電界が緩和される。
このままでは、最外周のガードリング２ｅに付随するガードリング電極７ｅの直下で電
界のピークが発生する。しかし、フィールドプレート９ａ，９ｂ，１０によって、最外周のガードリング２ｅに付随するガードリング電極７ｅの直下での電界集中が緩和され、半導体基板１の表面電位が安定する。
次に本実施の形態の半導体装置の作用効果について比較例と対比して説明する。
図７を参照して、比較例の半導体装置は、本実施の形態と比較して、フィールドプレート９ａ，９ｂ，１０が形成されていない点で主に異なっている。この比較例の半導体装置２０では、最外周のガードリング２ｅに付随するガードリング電極７ｅの直下の点Ｘで電界のピークが最大となる。
図８を参照して、図８の実線が比較例の半導体装置の表面電界分布を示している。なお、図８の破線は本実施の形態の半導体装置の表面電界分布を示している。点Ｘは、図７の最外周のガードリング２ｅに付随するガードリング電極７ｅの直下の点Ｘの電界と距離とを示している。図８に示すように、比較例では点Ｘにおいて、電界のピークが最大となっている。
これに対して、本実施の形態の半導体装置２０によれば、最外周のガードリング２ｅに付随するガードリング電極７ｅの外周側にフィールドプレート９ａ，９ｂ，１０が形成されている。そして、キャパシタＣ１〜Ｃ４によって、ガードリング電極７ｅ、フィールドプレート９ａ，９ｂ，１０およびチャネルストッパ電極７ｆが容量結合している。これにより、最外周のガードリング２ｅに付随するガードリング電極７ｅの直下にかかる電界を緩和させて電界集中することを防ぐことができる。そのため、耐圧を上昇させることができる。したがって、耐圧の安定化をはかることができる。図８に示すように、最外周のガードリング２ｅに付随するガードリング電極７ｅの直下で電界のピークが最大にならない。
また、本実施の形態の半導体装置２０によれば、最外周のガードリング２ｅとチャネルストッパ領域３との間の電界を安定化させることができる。これにより、最外周のガードリング２ｅとチャネルストッパ領域３との間の幅を狭めることができるので、半導体基板１の面積を縮小することができる。
（実施の形態２）
本発明の実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、フィールドプレートの構成が主に異なっている。
図３および図４を参照して、半導体基板１の主表面１ａ上にフィールド酸化膜６を介在してフィールドプレート９ａ，９ｂが形成されている。なお、図３では、見やすくするためパッシベーション膜８が省略されている。
フィールドプレート９ａ，９ｂ上に絶縁膜１３を介在してフィールドプレート９ｃ（第３の部分）が形成されている。フィールドプレート９ｃ上に層間絶縁膜１２が形成されている。層間絶縁膜１２上にガードリング電極７ｅおよびチャネルストッパ電極７ｆが形成されている。つまり、フィールドプレート９ｃ（第３の部分）は、ガードリング電極７ｅおよびチャネルストッパ電極７ｆより下層に形成されている。
フィールドプレート９ｃ（第３の部分）は、平面視においてフィールドプレート９ａ（第１の部分）と重なり合う部分９３ａを有している。重なり合う部分９３ａとフィールドプレート９ａとがキャパシタＣ２を構成している。フィールドプレート９ｃ（第３の部分）は、平面視においてフィールドプレート９ｂ（第２の部分）と重なり合う部分９３ｂを有している。重なり合う部分９３ｂとフィールドプレート９ｂとがキャパシタＣ３を構成
している。
フィールドプレート９ｃは、たとえば高濃度に不純物がドープされたポリシリコンからなっている。
なお、本実施の形態のこれ以外の構成は上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を省略する。
この半導体装置２０の構成は、一般的な半導体のプロセスフローで形成することが可能であり、フィールドプレート９ａ，９ｂとフィールドプレート９ｃとを絶縁膜１３を介在して２層に形成することにより所望の構造に形成することが可能である。
以上により、本実施の形態の半導体装置によれば、実施の形態１と同様の作用効果を有する。
また、フィールドプレート９ａ，９ｂ，９ｃがフィールド酸化膜６、層間絶縁膜１２および絶縁膜１３の内部に形成されているため、樹脂モールドされたチップで問題となるアルミスライドによる電圧変動を防止することができる。ここでアルミスライドとは、樹脂との熱膨張率の差による熱応力によりアルミニウム配線が力を受けて、剥がれたり、ずれたりすることである。
（実施の形態３）
本発明の実施の形態３の半導体装置は、実施の形態１の半導体装置と比較して、フィールドプレートの構成が主に異なっている。
図５を参照して、半導体基板１の主表面１ａ上にフィールド酸化膜６を介在してフィールドプレート９ａ，９ｂが形成されている。フィールドプレート９ａ，９ｂの間に層間絶縁膜１２を介在してフィールドプレート９ｃ（第３の部分）が形成されている。本実施の形態では２つのフィールドプレート９ｃ（第３の部分）が記載されているが、これに限定されず単数および複数の少なくともいずれかであればよい。フィールドプレート９ａ，９ｂ，９ｃは、半導体基板１の主表面１ａの伸びる方向に沿って並んでいる。フィールドプレート９ａ，９ｂ，９ｃは、互いに隣り合うフィールドプレート９ａ，９ｂ，９ｃと主表面１ａの伸びる方向で重なっている。
フィールドプレート９ｃ（第３の部分）は、主表面１ａの伸びる方向においてフィールドプレート９ａ（第１の部分）と重なり合う部分９３ａを有している。重なり合う部分９３ａとフィールドプレート９ａとがキャパシタＣ２を構成している。フィールドプレート９ｃ（第３の部分）は、主表面１ａの伸びる方向においてフィールドプレート９ｂ（第２の部分）と重なり合う部分９３ｂを有している。重なり合う部分９３ｂとフィールドプレート９ｂとがキャパシタＣ３を構成している。また、フィールドプレート９ｃ（第３の部分）同士は、主表面１ａの伸びる方向において互いに重なり合う部分９３ｃを有している。双方の重なり合う部分９３ｃがキャパシタＣ５を構成している。
フィールドプレート９ｃは、たとえば高濃度に不純物がドープされたポリシリコンからなっている。
なお、本実施の形態のこれ以外の構成は上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を省略する。
この半導体装置２０の構成は、一般的な半導体のプロセスフローで形成することが可能
であり、フィールドプレート９ａ，９ｂとフィールドプレート９ｃとを１層で形成することが可能である。
以上により、本実施の形態の半導体装置によれば、実施の形態１と同様の作用効果を有する。
また、フィールドプレート９ａ，９ｂ，９ｃがフィールド酸化膜６、層間絶縁膜１２および絶縁膜１３の内部に形成されているため、アルミスライドによる電圧変動を防止することができる。
また、フィールドプレート９ａ，９ｂとフィールドプレート９ｃとを１層で形成することができるため、プロセスの工程数を減らすことができるのでプロセスの工程を簡素化することができる。
（実施の形態４）
本発明の実施の形態４の半導体装置は、実施の形態１の半導体装置と比較して、フィールドプレートの構成が主に異なっている。
図６を参照して、フィールドプレート９ａ（第１の部分），９ｂ（第２の部分），９ｃ（第３の部分）は、上層埋め込み電極１１ａと、下層電極１１ｂとを含んでいる。上層埋め込み電極１１ａは、下層電極１１ｂ上に接して配置されている。
半導体基板１の主表面１ａ上にフィールド酸化膜６を介在してフィールドプレート９ａ，９ｂ，９ｃのそれぞれの下層電極１１ｂが形成されている。各下層電極１１ｂは、絶縁膜１３を介在して互いに隣り合って配置されている。各下層電極１１ｂ上に接して上層埋め込み電極１１ａが配置されている。各上層埋め込み電極１１ａは、層間絶縁膜１２を介在して互いに隣り合って配置されている。
本実施の形態では２つのフィールドプレート９ｃ（第３の部分）が記載されているが、これに限定されず単数および複数の少なくともいずれかであればよい。フィールドプレート９ａ，９ｂ，９ｃは、半導体基板１の主表面１ａの伸びる方向に沿って並んでいる。
フィールドプレート９ｃ（第３の部分）は、主表面１ａの伸びる方向においてフィールドプレート９ａ（第１の部分）と重なり合う部分９３ａを有し、重なり合う部分９３ａとフィールドプレート９ａとがキャパシタＣ２を構成している。フィールドプレート９ｃ（第３の部分）は、主表面１ａの伸びる方向においてフィールドプレート９ｂ（第２の部分）と重なり合う部分９３ｂを有し、重なり合う部分９３ｂとフィールドプレート９ｂとがキャパシタＣ３を構成している。また、フィールドプレート９ｃ（第３の部分）同士は、主表面１ａの伸びる方向において互いに重なり合う部分９３ｃを有し、双方の重なり合う部分９３ｃがキャパシタＣ５を構成している。
フィールドプレート９ａ，９ｂの各上層埋め込み電極１１ａは、各下層電極１１ｂ上の一部にあってもよく、また全部にあってもよい。各下層電極１１ｂ上の全部に設けた場合、ガードリング電極７ｅとフィールドプレート９ａとの電気容量およびチャネルストッパ電極７ｆとフィールドプレート９ｂとの電気容量を大きくすることができる。ただし電気容量は、大きければよいわけではなく、電界の分布など全体の状況を鑑みて決定される。
上層埋め込み電極１１ａは、フィールド酸化膜６、層間絶縁膜１２、絶縁膜１３により絶縁されているが、その一部がパッシベーション膜と繋がっていてもよい。
なお、本実施の形態のこれ以外の構成は上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を省略する。
この半導体装置２０の構成は、一般的な半導体のプロセスフローで形成することが可能であり、上層埋め込み電極１１ａを下層電極１１ｂ上に接して形成することが可能である。
以上により、本実施の形態の半導体装置によれば、実施の形態１と同様の作用効果を有する。
また、フィールドプレート９ａ，９ｂ，９ｃがフィールド酸化膜６、層間絶縁膜１２および絶縁膜１３の内部に形成されているため、アルミスライドによる電圧変動を防止することができる。
また、フィールドプレート９ａ，９ｂ，９ｃが上層埋め込み電極１１ａと、下層電極１１ｂの２層で形成されているので、半導体基板１の主表面１ａに沿った方向に対向する部分の厚さを厚くすることが容易である。したがって、フィールドプレート９ａ，９ｂ，９ｃが互いに対向する面積を大きくすることができる。これにより、耐圧の安定化をはかることができる。
上記の各実施の形態は、適時組み合わせることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
本発明は、ガードリングを有する半導体装置に特に有利に適用され得る。
１ 半導体基板、１ａ 主表面、５ コレクタ電極、６ フィールド酸化膜、７ａ エミッタ電極、７ｂ，７ｃ，７ｄ，７ｅ ガードリング電極、７ｆ チャネルストッパ電極、８ パッシベーション膜、９ａ，９ｂ，９ｃ，１０ フィールドプレート、１１ａ 上層埋め込み電極、１１ｂ 下層電極、１２ 層間絶縁膜、１３ 絶縁膜、１４ 素子形成領域、２０ 半導体装置。

Claims (7)

  1. 主表面を有し、前記主表面に素子形成領域を有する半導体基板と、
    平面視において前記素子形成領域の周囲を取り囲むように前記半導体基板の前記主表面に形成されたガードリングと、
    前記半導体基板の前記主表面上に形成され、かつ前記ガードリングに電気的に接続されたガードリング電極と、
    平面視において前記ガードリングの外周側に位置するように前記半導体基板の前記主表面に形成されたチャネルストッパ領域と、
    前記半導体基板の前記主表面上に形成され、かつ前記チャネルストッパ領域に電気的に接続されたチャネルストッパ電極と、
    前記半導体基板上に絶縁状態で配置されたフィールドプレートとを備え、
    前記フィールドプレートは、前記半導体基板の前記主表面と前記ガードリング電極との間に位置する第１の部分と、前記半導体基板の前記主表面と前記チャネルストッパ電極との間に位置する第２の部分とを含み、
    前記第１の部分は、平面視において前記ガードリング電極と重なり合う部分を有し、
    前記第２の部分は、平面視において前記チャネルストッパ電極と重なり合う部分を有している、半導体装置。
  2. 前記フィールドプレートは、前記第１の部分および前記第２の部分以外の第３の部分を含み、
    前記第３の部分は、平面視において前記第１の部分および前記第２の部分の少なくともいずれかと重なり合う部分を有している、請求項１に記載の半導体装置。
  3. 前記フィールドプレートの前記第３の部分は、前記ガードリング電極および前記チャネルストッパ電極と同一の層に属している、請求項２に記載の半導体装置。
  4. 前記フィールドプレートの前記第３の部分は、前記ガードリング電極および前記チャネルストッパ電極より下層に形成されている、請求項２に記載の半導体装置。
  5. 前記フィールドプレートは、前記第１の部分および前記第２の部分以外の第３の部分を含み、
    前記第１の部分、前記第２の部分および前記第３の部分は、前記主表面の延びる方向に沿って並んでいる、請求項１に記載の半導体装置。
  6. 前記フィールドプレートは、下層電極と、前記下層電極上に接して配置された上層埋め込み電極とを含んでいる、請求項５に記載の半導体装置。
  7. 前記フィールドプレートは、前記ガードリング電極と容量結合しており、かつ前記チャネルストッパ電極と容量結合している、請求項１〜６のいずれかに記載の半導体装置。
JP2009099997A 2009-04-16 2009-04-16 半導体装置 Expired - Fee Related JP5376365B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009099997A JP5376365B2 (ja) 2009-04-16 2009-04-16 半導体装置
US12/651,055 US9236436B2 (en) 2009-04-16 2009-12-31 Semiconductor device
KR1020100021139A KR101121045B1 (ko) 2009-04-16 2010-03-10 반도체장치
DE102010011259.3A DE102010011259B4 (de) 2009-04-16 2010-03-12 Halbleitervorrichtung
CN2010101500942A CN101866946B (zh) 2009-04-16 2010-03-15 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009099997A JP5376365B2 (ja) 2009-04-16 2009-04-16 半導体装置

Publications (2)

Publication Number Publication Date
JP2010251553A true JP2010251553A (ja) 2010-11-04
JP5376365B2 JP5376365B2 (ja) 2013-12-25

Family

ID=42779806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009099997A Expired - Fee Related JP5376365B2 (ja) 2009-04-16 2009-04-16 半導体装置

Country Status (5)

Country Link
US (1) US9236436B2 (ja)
JP (1) JP5376365B2 (ja)
KR (1) KR101121045B1 (ja)
CN (1) CN101866946B (ja)
DE (1) DE102010011259B4 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030501A (ja) * 2011-07-26 2013-02-07 Mitsubishi Electric Corp 半導体装置
WO2014084124A1 (ja) * 2012-11-29 2014-06-05 富士電機株式会社 半導体装置
JP2014236124A (ja) * 2013-06-03 2014-12-15 三菱電機株式会社 半導体装置、半導体装置の検査方法
JP2015008281A (ja) * 2013-05-29 2015-01-15 三菱電機株式会社 半導体装置及びその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202940B2 (en) * 2011-09-28 2015-12-01 Mitsubishi Electric Corporation Semiconductor device
JP5640969B2 (ja) * 2011-12-26 2014-12-17 三菱電機株式会社 半導体素子
WO2013105350A1 (ja) * 2012-01-12 2013-07-18 トヨタ自動車株式会社 半導体装置とその製造方法
US9818742B2 (en) * 2012-05-11 2017-11-14 Polar Semiconductor, Llc Semiconductor device isolation using an aligned diffusion and polysilicon field plate
CN102723278B (zh) * 2012-06-26 2017-03-29 上海华虹宏力半导体制造有限公司 半导体结构形成方法
JP2014204038A (ja) * 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置及びその製造方法
JP6231778B2 (ja) * 2013-06-05 2017-11-15 キヤノン株式会社 電気デバイスおよび放射線検査装置
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN111106168B (zh) * 2018-10-26 2022-07-01 珠海零边界集成电路有限公司 半导体器件的终端耐压结构、半导体器件及其制造方法
CN111554677B (zh) * 2020-05-06 2024-02-27 四川立泰电子有限公司 电磁干扰低的功率器件终端结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448652A (ja) * 1990-06-14 1992-02-18 Mitsubishi Electric Corp シリコンプレーナ型半導体装置
JPH06232426A (ja) * 1993-02-05 1994-08-19 Toshiba Corp 半導体装置
JP2005005443A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 高耐圧半導体装置
JP2005209983A (ja) * 2004-01-26 2005-08-04 Mitsubishi Electric Corp 半導体装置
JP2007324261A (ja) * 2006-05-31 2007-12-13 Mitsubishi Electric Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2739004B2 (ja) 1992-01-16 1998-04-08 三菱電機株式会社 半導体装置
JP3217488B2 (ja) 1992-08-28 2001-10-09 株式会社リコー 高耐圧半導体装置
JP3591301B2 (ja) 1998-05-07 2004-11-17 富士電機デバイステクノロジー株式会社 半導体装置
JP2000269520A (ja) 1999-03-15 2000-09-29 Toshiba Corp 高耐圧型半導体装置
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
KR100535062B1 (ko) * 2001-06-04 2005-12-07 마츠시타 덴끼 산교 가부시키가이샤 고내압 반도체장치
JP2003347547A (ja) 2002-05-27 2003-12-05 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
JP4269863B2 (ja) 2003-09-25 2009-05-27 富士電機デバイステクノロジー株式会社 双方向高耐圧プレーナ型半導体装置
JP2006173437A (ja) 2004-12-17 2006-06-29 Toshiba Corp 半導体装置
US20070029573A1 (en) 2005-08-08 2007-02-08 Lin Cheng Vertical-channel junction field-effect transistors having buried gates and methods of making
JP2008187125A (ja) * 2007-01-31 2008-08-14 Toshiba Corp 半導体装置
JP2009004681A (ja) 2007-06-25 2009-01-08 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448652A (ja) * 1990-06-14 1992-02-18 Mitsubishi Electric Corp シリコンプレーナ型半導体装置
JPH06232426A (ja) * 1993-02-05 1994-08-19 Toshiba Corp 半導体装置
JP2005005443A (ja) * 2003-06-11 2005-01-06 Toshiba Corp 高耐圧半導体装置
JP2005209983A (ja) * 2004-01-26 2005-08-04 Mitsubishi Electric Corp 半導体装置
JP2007324261A (ja) * 2006-05-31 2007-12-13 Mitsubishi Electric Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030501A (ja) * 2011-07-26 2013-02-07 Mitsubishi Electric Corp 半導体装置
WO2014084124A1 (ja) * 2012-11-29 2014-06-05 富士電機株式会社 半導体装置
US9299771B2 (en) 2012-11-29 2016-03-29 Fuji Electric Co., Ltd. Semiconductor device with an electric field reduction mechanism in an edge termination region surrounding the active region
JP5949941B2 (ja) * 2012-11-29 2016-07-13 富士電機株式会社 半導体装置
JP2015008281A (ja) * 2013-05-29 2015-01-15 三菱電機株式会社 半導体装置及びその製造方法
JP2014236124A (ja) * 2013-06-03 2014-12-15 三菱電機株式会社 半導体装置、半導体装置の検査方法

Also Published As

Publication number Publication date
KR101121045B1 (ko) 2012-03-20
CN101866946B (zh) 2013-06-05
US9236436B2 (en) 2016-01-12
JP5376365B2 (ja) 2013-12-25
CN101866946A (zh) 2010-10-20
DE102010011259A1 (de) 2010-10-28
DE102010011259B4 (de) 2015-05-28
KR20100114820A (ko) 2010-10-26
US20100264507A1 (en) 2010-10-21

Similar Documents

Publication Publication Date Title
JP5376365B2 (ja) 半導体装置
JP5396756B2 (ja) 半導体装置
JP5218474B2 (ja) 半導体装置
JP6219704B2 (ja) 半導体装置
JP2020161841A (ja) 高電圧半導体素子及びその素子を製造する方法
US6825565B2 (en) Semiconductor device
JP6168961B2 (ja) 半導体装置
WO2012111285A1 (ja) 絶縁ゲート型半導体装置
TWI712174B (zh) 半導體裝置
JP6739372B2 (ja) 半導体装置
US9548294B2 (en) Semiconductor device with temperature-detecting diode
JP2014038963A (ja) 半導体装置
JP2023040134A (ja) 半導体装置
JP5512455B2 (ja) 半導体装置
TW201611274A (zh) 半導體裝置
JP5957171B2 (ja) 半導体装置及びその製造方法
JP2009004681A (ja) 半導体装置
JP7204544B2 (ja) 半導体装置
JP2009032968A (ja) 半導体装置及びその製造方法
JP2003204065A (ja) 半導体装置
JP5719407B2 (ja) 半導体装置
JP2020167178A (ja) 半導体装置
JP2012004466A (ja) 半導体装置
JP2020127017A (ja) 半導体装置
JP6224291B1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130913

R150 Certificate of patent or registration of utility model

Ref document number: 5376365

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

LAPS Cancellation because of no payment of annual fees
R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350