JP5719407B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5719407B2 JP5719407B2 JP2013116064A JP2013116064A JP5719407B2 JP 5719407 B2 JP5719407 B2 JP 5719407B2 JP 2013116064 A JP2013116064 A JP 2013116064A JP 2013116064 A JP2013116064 A JP 2013116064A JP 5719407 B2 JP5719407 B2 JP 5719407B2
- Authority
- JP
- Japan
- Prior art keywords
- sjmosfet
- region
- semiconductor device
- insulating film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 76
- 239000010410 layer Substances 0.000 claims description 64
- 230000003071 parasitic effect Effects 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 24
- 239000002344 surface layer Substances 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 239000000758 substrate Substances 0.000 description 14
- 238000011084 recovery Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
図7は、SJMOSFETを備える半導体装置の模式的な断面図である。
半導体装置101は、N+(高濃度N型)型基板102を備えている。N+型基板102上には、N型のドリフト層103が積層されている。一方、N+型基板102の裏面(ドリフト層103が積層されている側と反対側の面)には、ドレイン電極(図示せず)が形成されている。
ドリフト層103上には、SiO2(酸化シリコン)からなるゲート酸化膜106が形成されている。ゲート酸化膜106上には、ゲート電極107が形成されている。ゲート電極107は、所定方向に隣り合うベース領域104間に跨るように設けられ、所定方向と直交する方向に延びている。また、ゲート酸化膜106上には、SiO2からなる層間絶縁膜108が積層され、この層間絶縁膜108により、ゲート電極107が被覆されている。
また、ドリフト層103には、各ベース領域104に対応して、P型のリサーフ層111が形成されている。各リサーフ層111は、ベース領域104からN+型基板102に向けて延びている。これにより、ドリフト層103とリサーフ層111とが交互に並ぶ、SJ構造が形成されている。
しかし、SJMOSFETでは、寄生ダイオードに逆バイアスが印加されると、ドリフト層103が急速に空乏化するため、寄生ダイオードがオンの状態でドリフト層103に蓄積されたキャリアは、寄生ダイオードのターンオフ時に一気に消失してしまう。そのため、図8に示すように、寄生ダイオードのターンオフ時には、寄生ダイオードに逆方向電流が流れ、この逆方向電流が急激に零に戻る(逆方向電流の時間変化率が大きい)、いわゆるハードリカバリ特性が現れる。このようなハードリカバリ特性は、ノイズ(リカバリノイズ)の発生の原因となる。
この構造によれば、SJMOSFETおよびSBDを備えている。SBDは、SJMOSFETの寄生ダイオードと並列に設けられている。そのため、SBDおよびSJMOSFETの寄生ダイオードのターンオフ時にSJMOSFETのソース−ドレイン間を流れる電流の波形は、SBDを流れる電流の波形と寄生ダイオードを流れる電流の波形とを合成して得られる波形となる。SBDは、キャリアの蓄積効果がなく、ターンオフ時に逆方向電流が流れない。
したがって、ターンオフ時にSJMOSFETのソース−ドレイン間を流れる電流の波形は、逆方向電流が小さく、かつ、逆方向電流が零へ戻るときの変化が緩やかな波形となる。逆方向電流が小さいので、SBDおよびSJMOSFETの寄生ダイオードのターンオフから逆方向電流が零になるまでに要する時間(リバースリカバリ時間)が短い。また、SBDが設けられることによって、SJ構造による低オン抵抗化および高耐圧化に影響はない。よって、SJ構造による効果を損なうことなく、高速かつソフトなリカバリ特性を発揮することができる。その結果、低オン抵抗、高耐圧、高速スイッチングおよび低ノイズを並立させることができる。
また、SJMOSFETの複数のベース領域の間に、SBDのショットキー接合が形成されている。すなわち、SJMOSFETおよびSBDは、同じ領域内に混在して形成されている。したがって、SJMOSFETが形成されている領域とは別の領域にSBDを形成した構造と比較して、半導体装置のサイズを小さくすることができる。また、ベース領域が千鳥配列されている。これにより、ベース領域を効率的に配置することができ、半導体装置のサイズの縮小を図ることができる。
また、SJMOSFETのソース電極をSBDのアノード電極と兼用することにより、半導体装置の構造を簡素化することができる。
図1は、参考例に係る半導体装置の図解的な平面図である。図2は、図1に示す切断線II−IIで半導体装置を切断したときの模式的な断面図である。図3は、図1に示す切断線III−IIIで半導体装置を切断したときの模式的な断面図である。
図2および図3に示すように、半導体装置1は、N+型基板2を備えている。N+型基板2上には、N型の半導体層としてのドリフト層3が積層されている。一方、N+型基板2の裏面(ドリフト層3が積層されている側と反対側の面)には、ドレイン電極(図示せず)が形成されている。
また、ドリフト層3には、各ベース領域4に対応して、P型のリサーフ層6が形成されている。各リサーフ層6は、ベース領域4からN+型基板2に向けて延びている。これにより、N型のドリフト層3とP型のリサーフ層6とが交互に並ぶ、SJ構造が形成されている。
ゲート絶縁膜7およびゲート電極10上には、SiO2からなる層間絶縁膜11が積層(被覆)されている。層間絶縁膜11には、ゲート絶縁膜7の貫通孔8と対向する位置に、貫通孔8と同じサイズの貫通孔12が形成されている。また、層間絶縁膜11には、ゲート絶縁膜7の貫通孔9と対向する位置に、貫通孔9と同じサイズの貫通孔13が形成されている。
バリア膜14およびソース電極15は、貫通孔8,12内に入り込み、各ベース領域4の中央部およびその周囲のソース領域5の一部に接続されている。すなわち、貫通孔8,12は、ソースコンタクトホール16をなし、バリア膜14およびソース電極15は、ソースコンタクトホール16を介して、各ベース領域4の中央部およびその周囲のソース領域5の一部に接続されている。これにより、半導体装置1は、N+型基板2、ドリフト層3、ベース領域4、ソース領域5、リサーフ層6、ゲート絶縁膜7、ゲート電極10、ソース電極15およびドレイン電極からなるSJMOSFET17を備えている。ソース電極15の表面には、各ソースコンタクトホール16と対向する位置に、図1に示す平面視円形状の凹部18が形成されている。
半導体装置1では、SJMOSFET17の寄生ダイオードと並列に、SBD20が設けられている。これにより、SBD20およびSJMOSFET17の寄生ダイオードのターンオフ時に、ソース電極15とドレイン電極との間(ソース−ドレイン間)を流れる電流の波形は、SBD20を流れる電流の波形と寄生ダイオードを流れる電流の波形とを合成して得られる波形となる。SBD20は、キャリアの蓄積効果がなく、ターンオフ時に逆方向電流が流れない。したがって、ターンオフ時にソース−ドレイン間を流れる電流の波形は、逆方向電流が小さく、かつ、逆方向電流が零へ戻るときの変化が緩やかな波形となる。逆方向電流が小さいので、SBD20およびSJMOSFET17の寄生ダイオードのターンオフから逆方向電流が零になるまでに要する時間(リバースリカバリ時間)が短い。また、SBD20が設けられることによって、SJ構造による低オン抵抗化および高耐圧化に影響はない。よって、半導体装置1では、SJ構造による効果を損なうことなく、高速かつソフトなリカバリ特性を発揮することができる。その結果、低オン抵抗、高耐圧、高速スイッチングおよび低ノイズを並立させることができる。
また、半導体装置1では、SJMOSFET17のソース電極15がSBD20のアノード電極と兼用されることにより、半導体装置1の構造の簡素化が図られている。
さらにまた、半導体装置1では、図3に示すように、ドリフト層3におけるアノードコンタクトホール19と対向する領域22には、P型不純物がドーピングされている。領域22を低濃度で厚さの小さいP型領域とすることにより、そのP型の領域22とN型のドリフト層3とによる弱いPN接合を形成することができ、SBD20におけるリーク電流の発生を抑制することができる。
図5は、本発明の一実施形態に係る半導体装置の図解的な平面図である。図6は、図5に示す切断線VI−VIで半導体装置を切断したときの模式的な断面図である。図5および図6において、前述の各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
ソース電極15の表面には、図5に示すように、各ソースコンタクトホール16と対向する位置に、平面視円形状の凹部18が形成されるとともに、アノードコンタクトホール52と対向する位置に、2つの凹部18に連通する長手状の凹部53が形成されている。
以上、参考例に係る形態および本発明の実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、半導体装置1,51の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置1,51において、P型の部分がN型であり、N型の部分がP型であってもよい。
項1.互いに間隔を空けて形成された複数のベース領域を有するSJMOSFET(Super Junction Metal Oxide Semiconductor Field Effect Transistor)と、複数の前記ベース領域の間にショットキー接合を有し、前記SJMOSFETが有する寄生ダイオードと並列に設けられたSBD(Schottky Barrier Diode)とを含む半導体装置であって、第1導電型の半導体層と、前記半導体層上に形成された層間絶縁膜とを含み、前記ベース領域は、第2導電型を有し、前記半導体層の表層部に配列され、前記SJMOSFETは、前記層間絶縁膜上に形成されたソース電極と、前記ベース領域の表層部に形成され、前記ソース電極が前記層間絶縁膜に形成されたソースコンタクトホールを介して接続された第1導電型のソース領域とを有し、前記層間絶縁膜には、互いに隣り合う前記ベース領域を頂点とする平面視多角形状の領域内に、アノードコンタクトホールが形成され、前記半導体層の表層部における前記アノードコンタクトホールと対向する領域には、第2導電型不純物のドーピングによって第2導電型不純物領域が形成され、前記ショットキー接合は、前記ソース電極が前記アノードコンタクトホールに入り込み、前記第2導電型不純物領域に接続されることにより形成されている、半導体装置。
項2.前記ショットキー接合は、隣り合う2つの前記ベース領域の間に形成されている、項1に記載の半導体装置。
項3.前記ソースコンタクトホールおよび前記アノードコンタクトホールの孔径が同一である、項1または2に記載の半導体装置。
項4.互いに間隔を空けて形成された複数のベース領域を有するSJMOSFET(Super Junction Metal Oxide Semiconductor Field Effect Transistor)と、複数の前記ベース領域の間にショットキー接合を有し、前記SJMOSFETが有する寄生ダイオードと並列に設けられたSBD(Schottky Barrier Diode)とを含む半導体装置であって、第1導電型の半導体層と、前記半導体層上に形成された層間絶縁膜とを含み、前記ベース領域は、第2導電型を有し、前記半導体層の表層部に千鳥配列され、前記SJMOSFETは、前記層間絶縁膜上に形成されたソース電極と、前記ベース領域の表層部に形成され、前記ソース電極が前記層間絶縁膜に形成されたソースコンタクトホールを介して接続された第1導電型のソース領域とを有し、前記層間絶縁膜には、前記千鳥配列の列方向に隣り合う少なくとも2つの前記ベース領域の間において、前記列方向に延び、各前記ベース領域に臨む各前記ソースコンタクトホールを連通させるアノードコンタクトホールが形成され、前記ショットキー接合は、前記ソース電極が前記アノードコンタクトホールに入り込み、前記半導体層に接続されることにより形成されている、半導体装置。
項1によれば、SJMOSFETおよびSBDを備えている。SBDは、SJMOSFETの寄生ダイオードと並列に設けられている。そのため、SBDおよびSJMOSFETの寄生ダイオードのターンオフ時にSJMOSFETのソース−ドレイン間を流れる電流の波形は、SBDを流れる電流の波形と寄生ダイオードを流れる電流の波形とを合成して得られる波形となる。SBDは、キャリアの蓄積効果がなく、ターンオフ時に逆方向電流が流れない。
したがって、ターンオフ時にSJMOSFETのソース−ドレイン間を流れる電流の波形は、逆方向電流が小さく、かつ、逆方向電流が零へ戻るときの変化が緩やかな波形となる。逆方向電流が小さいので、SBDおよびSJMOSFETの寄生ダイオードのターンオフから逆方向電流が零になるまでに要する時間(リバースリカバリ時間)が短い。また、SBDが設けられることによって、SJ構造による低オン抵抗化および高耐圧化に影響はない。よって、SJ構造による効果を損なうことなく、高速かつソフトなリカバリ特性を発揮することができる。その結果、低オン抵抗、高耐圧、高速スイッチングおよび低ノイズを並立させることができる。
また、SJMOSFETの複数のベース領域の間に、SBDのショットキー接合が形成されている。すなわち、SJMOSFETおよびSBDは、同じ領域内に混在して形成されている。したがって、SJMOSFETが形成されている領域とは別の領域にSBDを形成した構造と比較して、半導体装置のサイズを小さくすることができる。前記ベース領域は、千鳥配列されている。これにより、ベース領域を効率的に配置することができ、半導体装置のサイズの縮小を図ることができる。また、SJMOSFETのソース電極をSBDのアノード電極と兼用することにより、半導体装置の構造を簡素化することができる。
前記半導体層の表層部における前記アノードコンタクトホールと対向する領域には、第2導電型不純物がドーピングされていてもよい。半導体層の表層部におけるアノードコンタクトホールと対向する領域を、低濃度で厚さの小さい第2導電型領域とすることにより、その第2導電型領域と第1導電型の半導体層とによる弱いPN接合を形成することができ、SBDにおけるリーク電流の発生を抑制することができる。
3 ドリフト層
4 ベース領域
5 ソース領域
11 層間絶縁膜
15 ソース電極
16 ソースコンタクトホール
17 SJMOSFET
19 アノードコンタクトホール
20 SBD
22 領域
51 半導体装置
52 アノードコンタクトホール
Claims (1)
- 互いに間隔を空けて形成された複数のベース領域を有するSJMOSFET(Super Junction Metal Oxide Semiconductor Field Effect Transistor)と、
複数の前記ベース領域の間にショットキー接合を有し、前記SJMOSFETが有する寄生ダイオードと並列に設けられたSBD(Schottky Barrier Diode)とを含む半導体装置であって、
第1導電型の半導体層と、
前記半導体層上に形成された層間絶縁膜とを含み、
前記ベース領域は、第2導電型を有し、前記半導体層の表層部に千鳥配列され、
前記SJMOSFETは、前記層間絶縁膜上に形成されたソース電極と、前記ベース領域の表層部に形成され、前記ソース電極が前記層間絶縁膜に形成されたソースコンタクトホールを介して接続された第1導電型のソース領域とを有し、
前記層間絶縁膜には、前記千鳥配列の列方向に隣り合う少なくとも2つの前記ベース領域の間において、前記列方向に延び、各前記ベース領域に臨む各前記ソースコンタクトホールを連通させるアノードコンタクトホールが形成され、
前記ショットキー接合は、前記ソース電極が前記アノードコンタクトホールに入り込み、前記半導体層に接続されることにより形成されている、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013116064A JP5719407B2 (ja) | 2013-05-31 | 2013-05-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013116064A JP5719407B2 (ja) | 2013-05-31 | 2013-05-31 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007222839A Division JP5290549B2 (ja) | 2007-08-29 | 2007-08-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013201450A JP2013201450A (ja) | 2013-10-03 |
JP5719407B2 true JP5719407B2 (ja) | 2015-05-20 |
Family
ID=49521373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013116064A Active JP5719407B2 (ja) | 2013-05-31 | 2013-05-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5719407B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106129119A (zh) * | 2016-08-31 | 2016-11-16 | 西安龙腾新能源科技发展有限公司 | 集成肖特基二极管的超结功率vdmos的版图结构及其制作方法 |
US11005354B2 (en) * | 2017-11-17 | 2021-05-11 | Shindengen Electric Manufacturing Co., Ltd. | Power conversion circuit |
JP7421455B2 (ja) * | 2020-09-18 | 2024-01-24 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04261065A (ja) * | 1991-01-29 | 1992-09-17 | Mitsubishi Electric Corp | 半導体装置 |
JP3826828B2 (ja) * | 2001-11-27 | 2006-09-27 | 日産自動車株式会社 | 炭化珪素半導体を用いた電界効果トランジスタ |
JP2003258252A (ja) * | 2001-12-27 | 2003-09-12 | Toshiba Corp | 半導体装置及びその製造方法 |
JP5011634B2 (ja) * | 2003-08-29 | 2012-08-29 | 富士電機株式会社 | 半導体装置およびその半導体装置を用いた双方向スイッチ素子 |
JP5135666B2 (ja) * | 2005-04-14 | 2013-02-06 | 株式会社日立製作所 | 電力変換装置 |
JP5098300B2 (ja) * | 2005-11-25 | 2012-12-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
2013
- 2013-05-31 JP JP2013116064A patent/JP5719407B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013201450A (ja) | 2013-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4967236B2 (ja) | 半導体素子 | |
JP5781191B2 (ja) | 炭化珪素半導体装置 | |
JP6277814B2 (ja) | 半導体装置 | |
JP6022774B2 (ja) | 半導体装置 | |
JP2019169597A (ja) | 半導体装置 | |
JP6392133B2 (ja) | 半導体装置 | |
JP6146486B2 (ja) | 半導体装置 | |
JP5297706B2 (ja) | 半導体装置 | |
JP2005136099A (ja) | 半導体装置 | |
JP5290549B2 (ja) | 半導体装置 | |
JPWO2012124056A1 (ja) | 半導体装置 | |
JP5652409B2 (ja) | 半導体素子 | |
JP2014038963A (ja) | 半導体装置 | |
JP2012089824A (ja) | 半導体素子およびその製造方法 | |
JP5719407B2 (ja) | 半導体装置 | |
JP6168513B2 (ja) | 半導体装置およびその製造方法 | |
JP2016207829A (ja) | 絶縁ゲート型スイッチング素子 | |
JP2003204065A (ja) | 半導体装置 | |
US8853775B2 (en) | Insulated gate bipolar transistor having control electrode disposed in trench | |
JP3651449B2 (ja) | 炭化珪素半導体装置 | |
WO2013179820A1 (ja) | 半導体装置 | |
JP7147510B2 (ja) | スイッチング素子 | |
JP2013175607A (ja) | ショットキーバリアダイオード | |
JP2020127017A (ja) | 半導体装置 | |
JP6458994B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140619 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150320 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5719407 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |