KR20100114820A - 반도체장치 - Google Patents

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Abstract

반도체장치(20)는, 주표면(1a)에 소자 형성 영역(140을 갖는 반도체 기판(1)과, 가드 링(2b, 2c, 2d, 2e)과, 가드 링 전극(7b, 7c, 7d, 7e)과, 채널 스톱퍼 영역(3)과, 채널 스톱퍼 전극(7f)과, 반도체 기판(1) 위에 절연 상태로 배치된 필드 플레이트(9a, 9b, 10)를 구비하고, 필드 플레이트(9a, 9b, 10)는, 반도체 기판(1)의 주표면(1a)과 가드 링 전극(7e) 사이에 위치하는 제 1 부분(9a)과, 반도체 기판(1)의 주표면(1a)과 채널 스톱퍼 전극(7f) 사이에 위치하는 제 2 부분을 포함하고, 제 1 부분(9a)은, 평면에서 볼 때 가드 링 전극(7e)과 중첩되는 부분(91)을 갖고, 제 2 부분(9b)는, 평면에서 볼 때 채널 스톱퍼 전극(7f)과 중첩되는 부분(92)을 갖고 있다. 이에 따라, 내압의 안정화를 도모할 수 있는 반도체장치(20)를 얻을 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 특히 가드 링을 갖는 반도체장치에 관한 것이다.
일반적으로 전력용 반도체에서는 높은 주내압 유지능력이 요구된다. 이와 같은 내압 유지에는 가드 링 구조가 일반적으로 이용되고 있다. 이들의 기본 구조 및 응용 구조는, 예를 들면 이하의 문헌 등에 개시되어 있다.
b. Jayant Baliga, Power Semiconductor Devices, 미국, PWS PUBLISHING COMPANY, PP. 98-103
가드 링 구조는 에미터를 둘러싸도록 플로팅의 불순물 영역을 형성해서 표면전계의 완화를 행하면서, 내압을 유지하는 구조이다.
가드 링이 반도체 기판의 끝까지 설치되어 있는 경우에는, 소자 형성 영역이 설치되어 있는 반도체 기판의 중앙부의 부근에서 전계의 피크가 발생할 우려가 있다. 따라서, 가드 링을 반도체 기판의 끝까지는 형성하지 않는다.
그리고, 최외주의 가드 링에 부착되는 가드 링 전극의 바로 아래에서 전계의 피크가 최대가 되도록 가드 링 간격이 조정된다. 그 때문에, 최외주의 가드 링에 부착되는 가드 링 전극의 바로 아래에서 내압 향상이 제한된다고 하는 문제가 있다.
또한, 이 가드 링 구조는 내압을 유지하기 위해 필요한 면적이 크다고 하는 문제가 있다.
본 발명은, 상기의 과제를 감안해서 이루어진 것으로서, 그것의 목적은, 내압의 안정화를 도모할 수 있는 반도체장치를 제공하는 것이다.
본 발명의 반도체장치는, 주표면을 갖고, 주표면에 소자 형성 영역을 갖는 반도체 기판과, 평면에서 볼 때 소자 형성 영역의 주위를 둘러싸도록 반도체 기판의 주표면에 형성된 가드 링과, 반도체 기판의 주표면 위에 형성되고, 또한 가드 링에 전기적으로 접속된 가드 링 전극과, 평면에서 볼 때 가드 링의 외주측에 위치하도록 반도체 기판의 주표면에 형성된 채널 스톱퍼 영역과, 반도체 기판의 주표면 위에 형성되고, 또한 채널 스톱퍼 영역에 전기적으로 접속된 채널 스톱퍼 전극과, 반도체 기판 위에 절연 상태로 배치된 필드 플레이트를 구비하고, 필드 플레이트는, 반도체 기판의 주표면과 가드 링 전극 사이에 위치하는 제1 부분과, 반도체 기판의 주표면과 채널 스톱퍼 전극 사이에 위치하는 제2 부분을 포함하고, 제1 부분은, 평면에서 볼 때 가드 링 전극과 중첩되는 부분을 갖고, 제2 부분은, 평면에서 볼 때 채널 스톱퍼 전극과 중첩되는 부분을 갖고 있다.
본 발명에 따르면, 필드 플레이트는, 반도체 기판의 주표면과 가드 링 전극 사이에 위치하는 제1 부분과, 반도체 기판의 주표면과 채널 스톱퍼 전극 사이에 위치하는 제2 부분을 포함하고, 제1 부분은, 평면에서 볼 때 가드 링 전극과 중첩되는 부분을 갖고, 제2 부분은, 평면에서 볼 때 채널 스톱퍼 전극과 중첩되는 부분을 갖고 있다. 이에 따라, 필드 플레이트가 가드 링 전극 및 채널 스톱퍼 전극과 용량결합하고 있어, 최외주의 가드 링에 부착되는 가드 링 전극의 바로 아래에 전계집중하는 것을 방지할 수 있다. 따라서, 내압의 안정화를 도모할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 II-II선에 따른 개략적인 단면도이다.
도 3은 본 발명의 실시예 2에 있어서의 반도체장치를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 IV-IV선에 따른 개략적인 단면도이다.
도 5는 본 발명의 실시예 3에 있어서의 반도체장치의 개략적인 단면도이며, 도 3의 IV-IV선에 대응하는 단면의 개략적인 단면도이다.
도 6은 본 발명의 실시예 4에 있어서의 반도체장치의 개략적인 단면도이며, 도 3의 IV-IV선에 대응하는 단면의 개략적인 단면도이다.
도 7은 비교예의 반도체장치의 개략적인 단면도이며, 도 3의 IV-IV선에 대응하는 단면의 개략적인 단면도이다.
도 8은 본 발명의 실시예 1과 비교예의 표면전계 분포(전계 및 거리)를 도시한 도면이다.
이하, 본 발명의 실시예에 대해 도면에 근거하여 설명한다.
(실시예 1)
최초에, 본 발명의 실시예 1의 반도체장치의 구성에 대해 설명한다.
도 1 및 도 2를 참조하여, 본 실시예의 반도체장치(20)는, 반도체 기판(1)과, 콜렉터 전극(5)과, 필드 산화막(6)과, 에미터 전극(7a)과, 가드 링 전극(7b, 7c, 7d, 7e)과, 채널 스톱퍼 전극(7f)과, 필드 플레이트(9a, 9b, 10)를 주로 갖고 있다. 이때, 도 1에서는, 보기 쉽게 하기 위해 패시베이션막(8)이 생략되어 있다.
주로 도 1을 참조하여, 반도체장치(20)의 평면에서 볼 때의 중앙부에는 IGBT(Insulated Gate Bipolar Transistor) 등의 전력용 반도체소자의 형성 영역(14)이 배치되어 있다. 평면에서 볼 때 소자 형성 영역(14)의 주위를 둘러싸도록 가드 링 전극(7b, 7c, 7d, 7e)이 형성되어 있다. 평면에서 볼 때 가드 링 전극 7e의 주위를 둘러싸도록 필드 플레이트 10과, 채널 스톱퍼 전극(7f)이 형성되어 있다.
주로 도 2를 참조하여, 반도체 기판(1)은, n- 기판(1b)과, p형 매립층(2a)과, 가드 링(2b, 2c, 2d, 2e)과, 채널 스톱퍼 영역(3)과, n형 버퍼층(4)을 갖고 있다. 반도체 기판(1)은, 주표면(1a)을 갖고 있다. 반도체 기판(1)의 주표면(1a)에 p형 매립층(2a)과, 가드 링(2b, 2c, 2d, 2e)과, 채널 스톱퍼 영역(3)이 형성되어 있다.
p형 매립층(2a)은, 소자 형성 영역(14)에 형성되어 있고, 예를 들면 IGBT의 베이스 영역을 구성하는 것이다. p형 매립층(2a)과 n- 기판(1b)의 경계가 주접합을 형성하고 있다.
가드 링(2b, 2c, 2d, 2e)은, 내압을 유지하기 위해 설치되어 있다. 최외주의 가드 링 2e의 외주측에 채널 스톱퍼 영역(3)이 형성되어 있다. 채널 스톱퍼 영역(3)은, 주표면(1a)의 끝까지 공핍층이 신장되는 것을 억제하기 위해 설치되어 있다.
반도체 기판(1) 위에 필드 산화막(6)과 층간 절연막(12)이 형성되어 있다. 에미터 전극(7a), 가드 링 전극(7b, 7c, 7d, 7e) 및 채널 스톱퍼 전극(7f)은 층간 절연막(12) 위에 형성되어 있다. 에미터 전극(7a)은, 필드 산화막(6) 및 층간 절연막(12)에 설치된 콘택홀을 통해 p형 매립층(2a)과 전기적으로 접속되어 있다.
가드 링 전극(7b, 7c, 7d, 7e)의 각각은, 필드 산화막(6) 및 층간 절연막(12)에 설치된 콘택홀을 통해 가드 링(2b, 2c, 2d, 2e)과 전기적으로 접속되어 있다. 채널 스톱퍼 전극(7f)은, 필드 산화막(6) 및 층간 절연막(12)에 설치된 콘택홀을 통해 채널 스톱퍼 영역(3)과 전기적으로 접속되어 있다.
필드 산화막(6)과 층간 절연막(12) 사이에 필드 플레이트 9a, 9b가 형성되어 있다. 필드 플레이트 9a(제1 부분)는, 반도체 기판(1)의 주표면(1a)과 가드 링 전극 7e 사이에 위치하고 있다. 필드 플레이트 9a(제1 부분)는, 평면에서 볼 때 가드 링 전극 7e와 중첩되는 부분 91을 갖고 있다. 중첩되는 부분 91과 가드 링 전극 7e가 커패시터 C1을 구성하고 있다.
필드 플레이트 9b(제2 부분)는, 반도체 기판(1)의 주표면(1a)과 채널 스톱퍼 전극(7f) 사이에 위치하고 있다. 필드 플레이트 9b(제2 부분)는, 평면에서 볼 때 채널 스톱퍼 전극(7f)과 중첩되는 부분 92를 갖고 있다. 중첩되는 부분 92와 채널 스톱퍼 전극(7f)이 커패시터 C4를 구성하고 있다.
층간 절연막(12) 위에 필드 플레이트 10(제3 부분)이 형성되어 있다. 필드 플레이트 10(제3 부분)은, 가드 링 전극 7e 및 채널 스톱퍼 전극(7f)과 동일한 층에 속해 있다. 즉, 예를 들면 알루미늄으로 이루어진 동일한 층에 의해, 필드 플레이트 10(제3 부분), 가드 링 전극 7e 및 채널 스톱퍼 전극(7f)이 형성되어 있다.
또한, 필드 플레이트 10(제3 부분)은, 평면에서 볼 때 필드 플레이트 9a(제1 부분)와 중첩되는 부분 93a를 갖고 있다. 중첩되는 부분 93a와 필드 플레이트 9a가 커패시터 C2를 구성하고 있다. 필드 플레이트 10(제3 부분)은, 평면에서 볼 때 필드 플레이트 9b(제2 부분)와 중첩되는 부분 93b를 갖고 있다. 중첩되는 부분 93b와 필드 플레이트 9b가 커패시터 C3을 구성하고 있다.
필드 플레이트(9a, 9b, 10)가 반도체 기판(1), 가드 링 전극 7e 및 채널 스톱퍼 전극(7f)과 전기적으로 절연되어 있다.
가드 링(2b, 2c, 2d, 2e)의 각각과, 가드 링 전극(7b, 7c, 7d, 7e)의 각각은 플로팅 전위로 되어 있다. 또한, 가드 링 전극 7e와 필드 플레이트 9a, 필드 플레이트 9a와 필드 플레이트 10, 필드 플레이트 10과 필드 플레이트 9b, 필드 플레이트 9b와 채널 스톱퍼 전극(7f)의 각각은, 플로팅 전위로 되어 있다.
커패시터 C1에 의해 가드 링 전극 7e와 필드 플레이트 9a가 용량결합하고 있다. 커패시터 C4에 의해 필드 플레이트 9b와 채널 스톱퍼 전극(7f)이 용량결합하고 있다. 커패시터 C2에 의해 필드 플레이트 9a와 필드 플레이트 10이 용량결합하고 있다. 커패시터 C3에 의해 필드 플레이트 9b와 필드 플레이트 10이 용량결합하고 있다.
이때, 필드 플레이트 9a, 9b와 필드 플레이트 10의 거리보다, 반도체 기판(1)과 필드 플레이트 9a, 9b의 거리 쪽이 길게 형성되어 있는 것이 바람직하다. 이에 따라, 필드 플레이트 9a, 9b와 필드 플레이트 10 사이의 용량결합보다, 반도체 기판(1)과 필드 플레이트 9a, 9b 사이의 용량결합이 작아진다. 따라서, 반도체 기판(1)의 주표면(1a)의 전위의 영향을 받아 필드 플레이트(9a, 9b, 10)의 전위가 변동하는 것이 억제된다.
에미터 전극(7a)과, 가드 링 전극(7b, 7c, 7d, 7e)과, 채널 스톱퍼 전극(7f)과, 필드 플레이트 10과, 층간 절연막(12) 위에는 패시베이션막(8)이 형성되어 있다.
반도체 기판(1)의 주표면(1a)과 대향하는 면에 n형 버퍼층(4)이 형성되어 있다. n형 버퍼층(4) 위에 콜렉터 전극(5)이 형성되어 있다.
에미터 전극(7a)과, 가드 링 전극(7b, 7c, 7d, 7e)과, 채널 스톱퍼 전극(7f)과, 필드 플레이트 10은, 예를 들면 알루미늄으로 되어 있다. 또한, 필드 플레이트 9a, 9b는, 예를 들면, 폴리실리콘으로 되어 있다. 이들은, 상기한 재질에 한정되지 않으며, 다른 재질로 되어 있어도 된다.
이 반도체장치(20)의 구성은, 일반적인 IGBT 등의 반도체의 프로세스 플로우로 형성하는 것이 가능하다. 예를 들면, 프로세스 플로우에 있어서의 게이트 전극 매립공정 및 에미터 전극 작성공정이 적용될 수 있다.
다음에, 본 실시예의 반도체장치의 동작에 대해 설명한다.
본 실시예의 반도체장치(20)에서는, 커패시터 C1에 의해 가드 링 전극 7e와 필드 플레이트 9a가 용량결합하고 있다. 커패시터 C4에 의해 필드 플레이트 9b와 채널 스톱퍼 전극(7f)이 용량결합하고 있다. 커패시터 C2에 의해 필드 플레이트 9a와 필드 플레이트 10이 용량결합하고 있다. 커패시터 C3에 의해 필드 플레이트 9b와 필드 플레이트 10이 용량결합하고 있다.
이와 같이 하여, 커패시터 C1∼C4에 의해, 가드 링 전극 7e, 필드 플레이트(9a, 9b, 10) 및 채널 스톱퍼 전극(7f)은 용량결합하고 있다. 가드 링 전극 7e, 필드 플레이트(9a, 9b, 10) 및 채널 스톱퍼 전극(7f)은, 외주측일수록 전위가 높다.
본 실시예의 반도체장치(20)에서는, 복수의 가드 링(2b, 2c, 2d, 2e)을 설치하고 있기 때문에, 우선 공핍층이 가드 링 2b를 향해 신장한다. 이에 따라, p형 매립층(2a)과 n- 기판(1b)의 경계의 주접합의 코너 일부의 전계가 완화된다. 이어서, 공핍층이 가드 링 2c를 향해서 신장하기 때문에, 가드 링 2b에 부착되는 가드 링 전극 7b의 바로 아래의 전계가 완화된다. 이와 같이 하여, 복수의 가드 링(2b, 2c, 2d, 2e)에 의해, 최외주의 가드 링 2e측으로 공핍층을 신장하는 것에 의해 전계가 완화된다.
이 대로는, 최외주의 가드 링 2e에 부착되는 가드 링 전극 7e의 바로 아래에서 전계의 피크가 발생한다. 그러나, 필드 플레이트(9a, 9b, 10)에 의해, 최외주의 가드 링 2e에 부착되는 가드 링 전극 7e의 바로 아래에서의 전계집중이 완화되어, 반도체 기판(1)의 표면전위가 안정된다.
다음에, 본 실시예의 반도체장치의 작용 효과에 대해 비교예와 대비하여 설명한다.
도 7을 참조하여, 비교예의 반도체장치는, 본 실시예와 비교하여, 필드 플레이트(9a, 9b, 10)가 형성되지 않고 있는 점에서 주로 다르다. 이 비교예의 반도체장치(20)에서는, 최외주의 가드 링 2e에 부착되는 가드 링 전극 7e의 바로 아래의 점 X에서 전계의 피크가 최대가 된다.
도 8을 참조하여, 도 8의 실선이 비교예의 반도체장치의 표면전계 분포를 나타내고 있다. 이때, 도 8의 파선은 본 실시예의 반도체장치의 표면전계 분포를 나타내고 있다. 점 X는, 도 7의 최외주의 가드 링 2e에 부착되는 가드 링 전극 7e의 바로 아래의 점 X의 전계와 거리를 나타내고 있다. 도 8에 도시된 것과 같이, 비교예에서는 점 X에서, 전계의 피크가 최대로 되어 있다.
이에 대하여, 본 실시예의 반도체장치(20)에 따르면, 최외주의 가드 링 2e에 부착되는 가드 링 전극 7e의 외주측에 필드 플레이트(9a, 9b, 10)가 형성되어 있다. 그리고, 커패시터 C1∼C4에 의해, 가드 링 전극 7e, 필드 플레이트(9a, 9b, 10) 및 채널 스톱퍼 전극(7f)이 용량결합하고 있다. 이에 따라, 최외주의 가드 링 2e에 부착되는 가드 링 전극 7e의 바로 아래에 걸리는 전계를 완화시켜 전계집중되는 것을 방지할 있다. 그 때문에, 내압을 상승시킬 수 있다. 따라서, 내압의 안정화를 도모할 수 있다. 도 8에 나타낸 것과 같이 최외주의 가드 링 2e에 부착되는 가드 링 전극 7e의 바로 아래에서 전계의 피크가 최대가 되지 않는다.
또한, 본 실시예의 반도체장치(20)에 따르면, 최외주의 가드 링 2e와 채널 스톱퍼 영역(3) 사이의 전계를 안정화시킬 수 있다. 이에 따라, 최외주의 가드 링 2e와 채널 스톱퍼 영역(3) 사이의 폭을 좁힐 수 있으므로, 반도체 기판(1)의 면적을 축소할 수 있다.
(실시예 2)
본 발명의 실시예 2의 반도체장치는, 실시예 1의 반도체장치와 비교하여, 필드 플레이트의 구성이 주로 다르다.
도 3 및 도 4를 참조하여, 반도체 기판(1)의 주표면(1a) 위에 필드 산화막(6)을 개재하여 필드 플레이트 9a, 9b가 형성되어 있다. 이때, 도 3에서는, 보기 쉽게 하기 위해 패시베이션막(8)이 생략되어 있다.
필드 플레이트 9a, 9b 위에 절연막(13)을 개재하여 필드 플레이트 9c(제3 부분)가 형성되어 있다. 필드 플레이트 9c 위에 층간 절연막(12)이 형성되어 있다. 층간 절연막(12) 위에 가드 링 전극 7e 및 채널 스톱퍼 전극(7f)이 형성되어 있다. 즉, 필드 플레이트 9c(제3 부분)는, 가드 링 전극 7e 및 채널 스톱퍼 전극(7f)보다 하층에 형성되어 있다.
필드 플레이트 9c(제3 부분)는, 평면에서 볼 때 필드 플레이트 9a(제1 부분)와 중첩되는 부분 93a를 갖고 있다, 중첩되는 부분 93a와 필드 플레이트 9a가 커패시터 C2를 구성하고 있다. 필드 플레이트 9c(제3 부분)는, 평면에서 볼 때 필드 플레이트 9b(제2 부분)와 중첩되는 부분 93b를 갖고 있다. 중첩되는 부분 93b와 필드 플레이트 9b가 커패시터 C3을 구성하고 있다.
필드 플레이트 9c는, 예를 들면 고농도로 불순물이 도프된 폴리실리콘으로 이루어져 있다.
이때, 본 실시예의 이 이외의 구성은 전술한 실시예 1과 동일하기 때문에, 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
이 반도체장치(20)의 구성은, 일반적인 반도체의 프로세스 플로우로 형성하는 것이 가능하며, 필드 플레이트 9a, 9b와 필드 플레이트 9c를 절연막(13)을 개재하여 2층으로 형성함으로써 원하는 구조로 형성하는 것이 가능하다.
이상에 의해, 본 실시예의 반도체장치에 따르면, 실시예 1과 동일한 작용 효과를 갖는다.
또한, 필드 플레이트 9a, 9b, 9c가 필드 산화막(6), 층간 절연막(12) 및 절연막(13)의 내부에 형성되어 있기 때문에, 수지 몰드된 칩에서 문제가 되는 알루미늄 슬라이드에 의한 전압변동을 방지할 수 있다. 여기에서 알루미늄 슬라이드란, 수지와의 열팽창율의 차이에 의한 열응력에 의해 알루미늄 배선이 힘을 받아, 벗겨지거나, 어긋나는 것이다.
(실시예 3)
본 발명의 실시예 3의 반도체장치는, 실시예 1의 반도체장치와 비교하여, 필드 플레이트의 구성이 주로 다르다.
도 5를 참조하여, 반도체 기판(1)의 주표면(1a) 위에 필드 산화막(6)을 개재하여 필드 플레이트 9a, 9b가 형성되어 있다. 필드 플레이트 9a, 9b 사이에 층간 절연막(12)을 개재하여 필드 플레이트 9c(제3 부분)가 형성되어 있다. 본 실시예에서는 2개의 필드 플레이트 9c(제3 부분)가 기재되어 있지만, 이것에 한정되지 않고 단수 및 복수의 적어도 어느 한 개이면 된다. 필드 플레이트 9a, 9b, 9c는, 반도체 기판(1)의 주표면(1a)의 신장 방향을 따라 나란하게 늘어서 있다. 필드 플레이트 9a, 9b, 9c는, 서로 인접하는 필드 플레이트 9a, 9b, 9c와 주표면(1a)이 신장 방향에서 중첩하고 있다.
필드 플레이트 9c(제3 부분)는, 주표면(1a)의 신장 방향에 있어서 필드 플레이트 9a(제1 부분)와 중첩되는 부분 93a를 갖고 있다. 중첩되는 부분 93a와 필드 플레이트 9a가 커패시터 C2를 구성하고 있다. 필드 플레이트 9c(제3 부분)는, 주표면(1a)의 신장 방향에 있어서 필드 플레이트 9b(제2 부분)와 중첩되는 부분 93b를 갖고 있다. 중첩되는 부분 93b와 필드 플레이트 9b가 커패시터 C3을 구성하고 있다. 또한, 필드 플레이트 9c(제3 부분)끼리는, 주표면(1a)의 신장 방향에 있어서 서로 중첩되는 부분 93c를 갖고 있다. 양쪽이 중첩되는 부분 93c가 커패시터 C5를 구성하고 있다.
필드 플레이트 9c는, 예를 들면 고농도로 불순물이 도프된 폴리실리콘으로 이루어져 있다.
이때, 본 실시예의 이 이외의 구성은 전술한 실시예 1과 동일하기 때문에, 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
이 반도체장치(20)의 구성은, 일반적인 반도체의 프로세스 플로우로 형성하는 것이 가능하며, 필드 플레이트 9a, 9b와 필드 플레이트 9c를 1층으로 형성하는 것이 가능하다.
이상에 의해, 본 실시예의 반도체장치에 따르면, 실시예 1과 동일한 작용 효과를 갖는다.
또한, 필드 플레이트 9a, 9b, 9c가 필드 산화막(6) 및 층간 절연막(12)의 내부에 형성되어 있기 때문에, 알루미늄 슬라이드에 의한 전압변동을 방지할 수 있다.
또한, 필드 플레이트 9a, 9b와 필드 플레이트 9c를 1층으로 형성할 수 있기 때문에, 프로세스의 공정수를 줄일 수 있으므로 프로세스의 공정을 간소화할 수 있다.
(실시예 4)
본 발명의 실시예 4의 반도체장치는, 실시예 1의 반도체장치와 비교하여, 필드 플레이트의 구성이 주로 다르다.
도 6을 참조하여, 필드 플레이트 9a(제1 부분), 9b(제2 부분), 9c(제3 부분>은, 상층 매립 전극(11a)과, 하층 전극(11b)을 포함하고 있다. 상층 매립 전극(11a)은, 하층 전극(11b) 위에 접하여 배치되어 있다.
반도체 기판(1)의 주표면(1a) 위에 필드 산화막(6)을 개재하여 필드 플레이트 9a, 9b, 9c의 각각의 하층 전극(11b)이 형성되어 있다. 각 하층 전극(11b)은, 절연막(13)을 개재하여 서로 인접하여 배치되어 있다. 각 하층 전극(11b) 위에 접하여 상층 매립 전극(11a)이 배치되어 있다. 각 상층 매립 전극(11a)은, 층간 절연막(12)을 개재하여 서로 인접하여 배치되어 있다.
본 실시예에서는 2개의 필드 플레이트 9c(제3 부분)가 기재되어 있지만, 이것에 한정되지 않고 단수 및 복수의 적어도 어느 한 개이면 된다. 필드 플레이트 9a, 9b, 9c는, 반도체 기판(1)의 주표면(1a)의 신장 방향을 따라 나란하게 늘어서 있다.
필드 플레이트 9c(제3 부분)는, 주표면(1a)이 신장 방향에 있어서 필드 플레이트 9a(제1 부분)와 중첩되는 부분 93a를 갖고, 중첩되는 부분 93a와 필드 플레이트 9a가 커패시터 C2를 구성하고 있다. 필드 플레이트 9c(제3 부분)는, 주표면(1a)의 신장 방향에 있어서 필드 플레이트 9b(제2 부분)와 중첩되는 부분 93b를 갖고, 중첩되는 부분 93b와 필드 플레이트 9b가 커패시터 C3을 구성하고 있다. 또한, 필드 플레이트 9c(제3 부분)끼리는, 주표면(1a)의 신장 방향에 있어서 서로 중첩되는 부분 93c를 갖고, 양쪽이 중첩되는 부분 93c가 커패시터 C5를 구성하고 있다.
필드 플레이트 9a, 9b의 각 상층 매립 전극(11a)은, 각 하층 전극(11b) 위의 일부에 있어도 되고, 또한 전부에 있어서 된다. 각 하층 전극(11b) 위의 전부에 설치한 경우, 가드 링 전극 7e와 필드 플레이트 9a의 전기 용량 및 채널 스톱퍼 전극(7f)과 필드 플레이트 9b의 전기 용량을 크게 할 수 있다. 단, 전기 용량은, 크면 좋은 것은 아니고, 전계의 분포 등 전체의 상황을 감안하여 결정된다.
상층 매립 전극(11a)은, 필드 산화막(6), 층간 절연막(12), 절연막(13)에 의해 절연되어 있지만, 그 일부가 패시베이션막과 연결되어 있어도 된다.
이때, 본 실시예의 이 이외의 구성은 전술한 실시예 1과 동일하기 때문에, 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
이 반도체장치(20)의 구성은, 일반적인 반도체의 프로세스 플로우로 형성하는 것이 가능하며, 상층 매립 전극(11a)을 하층 전극(11b) 위에 접하여 형성하는 것이 가능하다.
이상에 의해, 본 실시예의 반도체장치에 따르면, 실시예 1과 동일한 작용 효과를 갖는다.
또한, 필드 플레이트 9a, 9b, 9c가 필드 산화막(6), 층간 절연막(12) 및 절연막(13)의 내부에 형성되어 있기 때문에, 알루미늄 슬라이드에 의한 전압변동을 방지할 수 있다.
또한, 필드 플레이트 9a, 9b, 9c가 상층 매립 전극(11a)과, 하층 전극(11b)의 2층으로 형성되어 있으므로, 반도체 기판(1)의 주표면(1a)을 따른 방향으로 대향하는 부분의 두께를 두껍게 하는 것이 용이하다. 따라서, 필드 플레이트 9a, 9b, 9c가 서로 대향하는 면적을 크게 할 수 있다. 이에 따라, 내압의 안정화를 도모할 수 있다.
상기한 각 실시예는, 적절히 조합할 수 있다.
본 발명은, 가드 링을 갖는 반도체장치에 특히 유리하게 적용될 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니고 특허청구범위에 의해 표시되고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (7)

  1. 주표면을 갖고, 상기 주표면에 소자 형성 영역을 갖는 반도체 기판과,
    평면에서 볼 때 상기 소자 형성 영역의 주위를 둘러싸도록 상기 반도체 기판의 상기 주표면에 형성된 가드 링과,
    상기 반도체 기판의 상기 주표면 위에 형성되고, 또한 상기 가드 링에 전기적으로 접속된 가드 링 전극과,
    평면에서 볼 때 상기 가드 링의 외주측에 위치하도록 상기 반도체 기판의 상기 주표면에 형성된 채널 스톱퍼 영역과,
    상기 반도체 기판의 상기 주표면 위에 형성되고, 또한 상기 채널 스톱퍼 영역에 전기적으로 접속된 채널 스톱퍼 전극과,
    상기 반도체 기판 위에 절연 상태로 배치된 필드 플레이트를 구비하고,
    상기 필드 플레이트는, 상기 반도체 기판의 상기 주표면과 상기 가드 링 전극 사이에 위치하는 제1 부분과, 상기 반도체 기판의 상기 주표면과 상기 채널 스톱퍼 전극 사이에 위치하는 제2 부분을 포함하고,
    상기 제1 부분은, 평면에서 볼 때 상기 가드 링 전극과 중첩되는 부분을 갖고,
    상기 제2 부분은, 평면에서 볼 때 상기 채널 스톱퍼 전극과 중첩되는 부분을 갖고 있는, 반도체장치.

  2. 제 1항에 있어서,
    상기 필드 플레이트는, 상기 제 1 부분 및 상기 제 2 부분 이외의 제 3 부분을 포함하고,
    상기 제 3 부분은, 평면에서 볼 때 상기 제 1 부분 및 상기 제 2 부분의 적어도 한쪽과 중첩하는 부분을 갖고 있는, 반도체장치.
  3. 제 2항에 있어서,
    상기 필드 플레이트의 상기 제 3 부분은, 상기 가드 링 전극 및 상기 채널 스톱퍼 전극과 동일한 층에 속해 있는, 반도체장치.
  4. 제 2항에 있어서,
    상기 필드 플레이트의 상기 제 3 부분은, 상기 가드 링 전극 및 상기 채널 스톱퍼 전극보다 하층에 형성되어 있는, 반도체장치.
  5. 제 1항에 있어서,
    상기 필드 플레이트는, 상기 제 1 부분 및 상기 제 2 부분 이외의 제 3 부분을 포함하고,
    상기 제 1 부분, 상기 제 2 부분 및 상기 제 3 부분은, 상기 주표면의 신장 방향을 따라 나란하게 늘어서 있는, 반도체장치.
  6. 제 5항에 있어서,
    상기 필드 플레이트는, 하층 전극과, 상기 하층 전극 위에 접하여 배치된 상층 매립 전극을 포함하고 있는, 반도체장치.
  7. 제 1항에 있어서,
    상기 필드 플레이트는, 상기 가드 링 전극과 용량결합하고 있고, 또한 상기 채널 스톱퍼 전극과 용량결합하고 있는, 반도체장치.
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